JP5723880B2 - 共通浮遊拡散部を用いた画像センサ・ピクセル構造体 - Google Patents
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Description
本発明は、半導体構造体に関し、より具体的には、共通浮遊拡散部を用いた画像センサ・ピクセルを含む半導体構造体、それを動作させる方法、及びその設計構造体に関する。
画像センサは、視像を、画像として表すことができるデジタル・データに変換する。画像センサは、ピクセルのアレイを含み、これらのピクセルは、視像をデジタル・データに変換するための単位デバイスである。デジタル・カメラ及び光学撮像装置には、画像センサが用いられる。画像センサには、電荷結合素子（ＣＣＤ）又は相補型金属酸化膜半導体（ＣＭＯＳ）センサが含まれる。
ＣＭＯＳ画像センサは、ＣＣＤに比べると開発されて間もないものであるが、ＣＭＯＳ画像センサは、ＣＣＤよりも低い電力消費、小さいサイズ、速いデータ処理、ＣＣＤでは得られない直接デジタル出力の利点を備える。また、多くの標準的製造プロセスを用いてＣＭＯＳ画像センサを製造することができるので、ＣＭＯＳ画像センサの製造コストはＣＣＤよりも低い。これらの理由によって、近年、ＣＭＯＳ画像センサの商業的使用が着実に増加している。
画像センサのピクセルの重要な性能判定基準は、フォトダイオードから基板内の電気接地又は隣接する半導体デバイスへの漏れ電流のレベルである。こうした漏れ電流は、フォトダイオードの周囲の長さ、即ち、フォトダイオードと浅いトレンチ分離構造体との間の界面の長さに比例することが知られている。
画像センサのピクセルの別の重要な性能判定基準は、基板の表面上の半導体デバイスの密度である。特に、半導体プロセス中に一様なパターン因子を維持するためにある面積を占めるダミー・デバイスを使用する設計は、半導体基板の全ての利用可能な面積を完全には使用していない。
画像センサのピクセルのさらに別の重要な性能判定基準は、金属配線の密度であり、特に、フォトダイオードに最も接近し、フォトダイオードに当たる光を遮断する第１レベルの金属配線の密度である。一般に、金属配線が占める面積が小さいほど、半導体基板の上の誘電体層の上面からフォトダイオードへの光の透過が多くなり、その結果、フォトダイオードの効率がより大きくなる。
共通浮遊拡散部を用いた画像センサ・ピクセルを含む半導体構造体、それを動作させる方法、及びその設計構造体を提供する。
本発明の一実施形態において、画像センサのピクセル構造体が、同一平面上の連続的な半導体表面を有し、かつ、４つのフォトダイオード、４つのチャネル領域、及び共通浮遊拡散領域を含んだ半導体材料部分を含む。４つのチャネル領域の各々は、４つのフォトダイオードのうちの１つ及び共通浮遊拡散領域に直接隣接している。４つのフォトダイオードは、共通浮遊拡散領域のある点を通る垂直線を中心軸として用いるように定められた４つの異なる四分円の内部に配置される。共通浮遊拡散領域、リセット・ゲート・トランジスタ、ソース・フォロワ・トランジスタ、及び行選択トランジスタは、１つのフォトダイオード内のある点を通る垂直線を中心軸として用いるように定められた４つの四分円の内部に配置される。第１の連続的な金属配線構造体が、共通浮遊拡散領域の一部分、リセット・ゲート・トランジスタのソース領域、及びソース・フォロワ・トランジスタのゲート電極の上に重なる。第２の連続的な金属配線構造体が、ソース・フォロワ・トランジスタのソース領域及び行選択トランジスタのドレイン領域の上に重なる。このピクセル構造体は、従来技術のピクセル構造体と比べて、４つのフォトダイオードと浅いトレンチ分離領域との間の低減された周囲長、半導体デバイスのピクセル領域の高効率の利用、及び低減された金属配線領域をもたらす。
本発明の一態様によると、画像センサ・ピクセル構造体が提供され、該画像センサ・ピクセル構造体は、浅いトレンチ分離構造体及び半導体材料部分を含む半導体基板を備え、浅いトレンチ分離構造体は半導体材料部分を横方向に囲み、半導体材料部分は連続的な半導体表面を有し、かつ、４つのフォトダイオード、４つのチャネル領域、及び共通浮遊拡散領域を含み、連続的半導体表面は半導体材料部分の全体にわたって延び、４つのチャネル領域の各々は４つのフォトダイオードのうちの１つ及び共通浮遊拡散領域に直接隣接しており、４つのフォトダイオードは、共通浮遊拡散領域内の第１の点を通る第１の垂直線を中心軸として用いるように定められた４つの異なる四分円の内部に配置され、第１の垂直線は連続的半導体表面に垂直である。
本発明の別の態様によると、半導体構造体内に具体化された半導体回路を動作させる方法が提供される。この方法は、上述の画像センサ・ピクセルを含む半導体構造体を準備することと、４つのフォトダイオードの中の第１のフォトダイオード内に電荷を生成することと、４つのフォトダイオードの中の第２のフォトダイオード、第３のフォトダイオード、及び第４のフォトダイオードを共通浮遊拡散領域から電気的に絶縁しながら、電荷を第１のフォトダイオードから共通浮遊拡散領域に転送することとを含む。
本発明のさらに別の態様によると、設計構造体を具体化する機械可読記憶媒体が提供される。この設計構造体は、浅いトレンチ分離構造体を表す第１のデータ及び半導体材料部分を表す第２のデータを含み、第２のデータは、４つのフォトダイオードを表す第３のデータ、４つのチャネル領域を表す第４のデータ、及び共通浮遊拡散領域を表す第５のデータを含み、半導体材料部分は、浅いトレンチ分離構造体によって横方向に囲まれ、かつ、半導体材料部分の全体にわたって延びる連続的半導体表面を有し、４つのチャネル領域の各々は、４つのフォトダイオードのうちの１つ及び共通浮遊拡散領域に直接隣接しており、４つのフォトダイオードは、共通浮遊拡散領域内の第１の点を通る第１の垂直線を中心軸として用いるように定められた４つの異なる四分円の内部に配置され、第１の垂直線は連続的半導体表面に垂直である。
前述のように、本発明は、共通浮遊拡散部を用いた画像センサ・ピクセルを含む半導体構造体、それを動作させる方法、及びその設計構造体に関し、これらをここで添付図面により詳細に説明する。本明細書で述べられ、図面に示される同様の対応する要素は、同様の参照数字によって言及されることに留意されたい。
本明細書で定義されるように、「画像センサ・ピクセル」は、入射する光信号から電気信号を生成する画像センサの単位要素を指す。
本明細書で定義されるように、「画像センサ・ピクセル構造体」は、少なくとも１つの画像センサ・ピクセルと、少なくとも１つの画像センサ・ピクセルのいずれかからの電気信号を処理する随意的なデバイスとを含む物理的構造体である。
本明細書で定義されるように、四分円は、３次元デカルト座標においてｘ座標に関する同じ符号及びｙ座標に関する同じ符号を有する全ての点の集合を指す。
本明細書で定義されるように、第１の四分円は、３次元デカルト座標系において正のｘ座標及び正のｙ座標を有する全ての点の集合を指す。
本明細書で定義されるように、第２の四分円は、３次元デカルト座標系において負のｘ座標及び正のｙ座標を有する全ての点の集合を指す。
本明細書で定義されるように、第３の四分円は、３次元デカルト座標系において負のｘ座標及び負のｙ座標を有する全ての点の集合を指す。
本明細書で定義されるように、第４の四分円は、３次元デカルト座標系において正のｘ座標及び負のｙ座標を有する全ての点の集合を指す。
図１−図４を参照すると、本発明の実施形態による例示的なピクセル・アレイ構造体が示される。図１及び図２は、第１の光学的に透明な誘電体層８０及び第２の光学的に透明な誘電体層９０が示されていない、透視上面図である。図１及び図２において、ゲート・レベルにおける構造体は点線で示され、第１の金属配線レベルにおける構造体及びコンタクト・ビア・レベルにおける構造体は、実線で示されている。図３は、明確にするために、半導体基板８の上面より上の全ての構造体が取り除かれている、例示的なピクセル・アレイ構造体の上面図である。図４は、図１−図３の面Ｘ−Ｘ’に沿った、例示的なピクセル・アレイ構造体の垂直断面図である。
例示的なピクセル・アレイ構造体は、半導体基板８の上に配置された単位セルＵの２次元アレイを含む。単位セルＵは、画像センサ・ピクセル構造体、即ち、４つの画像センサ・ピクセルと、４つの画像センサ・ピクセルからの電気信号を処理するデバイスとを含む物理的構造体である。半導体基板８は、半導体材料層３０と、半導体材料層３０の上面からある深さまで半導体基板８内に延びる浅いトレンチ分離構造体２０とを含む。半導体材料層３０は、これらに限定されるものではないが、シリコン、ゲルマニウム、シリコン−ゲルマニウム合金、シリコン炭素合金、シリコン−ゲルマニウム−炭素合金、ガリウムヒ素、インジウムヒ素、リン化インジウム、ＩＩＩ−Ｖ族化合物半導体材料、ＩＩ−ＶＩ族化合物半導体材料、有機半導体材料、及び他の化合物半導体材料から選択することができる半導体材料を含む。半導体材料層３０の全体が、単結晶半導体材料であることが好ましい。例えば、半導体材料層３０の全体は、単結晶シリコン含有材料とすることができる。
浅いトレンチ分離構造体２０は、酸化シリコン、窒化シリコン、酸窒化シリコン、又はこれらの組み合わせのような誘電体材料を含む。典型的には、浅いトレンチ分離構造体２０は、例示的なピクセル・アレイ構造体の領域全体にわたって横方向に延び、複数の半導体材料部分を横方向に囲む。単位セルＵ内では、例えば、浅いトレンチ分離構造体２０が、第１の半導体材料部分、第２の半導体材料部分３４、第３の半導体材料部分３６、及び第４の半導体材料部分３８を横方向に囲み、これらの部分の全てが半導体材料層３０の部分である。
第１の半導体材料部分は、第１のフォトダイオード３０Ａ、第２のフォトダイオード３０Ｂ、第３のフォトダイオード３０Ｃ、第４のフォトダイオード３０Ｄ、第１のゲート・スタック４０Ａの下にある第１のチャネル領域３１Ａ、第２のゲート・スタック４０Ｂの下にある第２のチャネル領域３１Ｂ、第３のゲート・スタック４０Ｃの下にある第３のチャネル領域３１Ｃ、第４のゲート・スタック４０Ｄの下にある第４のチャネル領域３１Ｄ、及び共通の浮遊拡散領域３２を含む。第１の半導体材料部分（３０Ａ、３０Ｂ、３０Ｃ、３０Ｄ、３１Ａ、３１Ｂ、３１Ｃ、３１Ｄ、３２）は、半導体基板８の上面の一部分である、連続的な同一平面上の半導体表面を有する。第１の半導体材料部分（３０Ａ、３０Ｂ、３０Ｃ、３０Ｄ、３１Ａ、３１Ｂ、３１Ｃ、３１Ｄ、３２）の連続的な同一平面上の半導体表面は、第１の半導体材料部分（３０Ａ、３０Ｂ、３０Ｃ、３０Ｄ、３１Ａ、３１Ｂ、３１Ｃ、３１Ｄ、３２）の全体にわたって延びる。換言すれば、第１の半導体材料部分（３０Ａ、３０Ｂ、３０Ｃ、３０Ｄ、３１Ａ、３１Ｂ、３１Ｃ、３１Ｄ、３２）の上面の全体は、同じ水平面内に配置され、浅いトレンチ分離構造体２０との界面における第１の半導体材料部分（３０Ａ、３０Ｂ、３０Ｃ、３０Ｄ、３１Ａ、３１Ｂ、３１Ｃ、３１Ｄ、３２）の側壁は、第１の半導体材料部分（３０Ａ、３０Ｂ、３０Ｃ、３０Ｄ、３１Ａ、３１Ｂ、３１Ｃ、３１Ｄ、３２）の連続的な同一平面上の半導体表面の外周と垂直方向に一致する。第１の半導体材料部分（３０Ａ、３０Ｂ、３０Ｃ、３０Ｄ、３１Ａ、３１Ｂ、３１Ｃ、３１Ｄ、３２）の全体は連続的であり、かつ、途切れることなく浅いトレンチ分離構造体に横方向に接触する外周を有する。
４つのチャネル領域（３１Ａ、３１Ｂ、３１Ｃ、３１Ｄ）の各々は、４つのフォトダイオード（３０Ａ、３０Ｂ、３０Ｃ、３０Ｄ）のうちの１つ及び共通の浮遊拡散領域３２に直接隣接している。具体的には、第１のチャネル領域３１Ａは、第１のフォトダイオード３０Ａ及び共通浮遊拡散領域３２に直接隣接し、第２のチャネル領域３１Ｂは、第２のフォトダイオード３０Ｂ及び共通浮遊拡散領域３２に直接隣接し、第３のチャネル領域３１Ｃは、第３のフォトダイオード３０Ｃ及び共通浮遊拡散領域３２に直接隣接し、第４のチャネル領域３１Ｄは、第４のフォトダイオード３０Ｄ及び共通浮遊拡散領域３２に直接隣接している。
第１の半導体材料部分（３０Ａ、３０Ｂ、３０Ｃ、３０Ｄ、３１Ａ、３１Ｂ、３１Ｃ、３１Ｄ、３２）、第２の半導体材料部分３４、第３の半導体材料部分３６、及び第４の半導体材料部分３８の各々は、他の半導体部分のいずれにも直接接触せず、かつ、いずれの他の半導体部分からも浅いトレンチ分離領域２０によって横方向に分離されている。
単位セルＵ内の４つのフォトダイオード（３０Ａ、３０Ｂ、３０Ｃ、３０Ｄ）の各々は、共通浮遊拡散領域３２内の第１の点Ｏ１を通る第１の垂直線を中心軸として用いるように定められた４つの異なる四分円の内部に配置される。第１の垂直線は、半導体基板８の上面の一部分である、第１の半導体材料部分（３０Ａ、３０Ｂ、３０Ｃ、３０Ｄ、３１Ａ、３１Ｂ、３１Ｃ、３１Ｄ、３２）の連続的半導体表面と垂直である。第１の点Ｏ１は、第１の半導体材料部分（３０Ａ、３０Ｂ、３０Ｃ、３０Ｄ、３１Ａ、３１Ｂ、３１Ｃ、３１Ｄ、３２）の連続的表面の上に配置することができる。
例えば、第１のフォトダイオード３０Ａは、第１の点Ｏ１を原点として用いる第１の３次元デカルト座標系の第３の四分円３Ｑ＿Ｏ１内に配置することができ、第２のフォトダイオード３０Ｂは、第１の３次元デカルト座標系の第１の四分円１Ｑ＿Ｏ１内に配置することができ、第３のフォトダイオード３０Ｃは、第１の３次元デカルト座標系の第２の四分円２Ｑ＿Ｏ１内に配置することができ、第４のフォトダイオード３０Ｄは、第１の３次元デカルト座標系の第４の四分円４Ｑ＿Ｏ１内に配置することができる。第１の３次元座標系のｘ軸はｘ１と表記され、第１の３次元座標系のｙ軸はｙ１と表記される。
４つのフォトダイオード（３０Ａ、３０Ｂ、３０Ｃ、３０Ｄ）の各々は、浅いトレンチ分離構造体２０との界面領域を最小するように、凸多角形又は円形に近い水平方向断面積を有することが好ましい。
４つのフォトダイオード（３０Ａ、３０Ｂ、３０Ｃ、３０Ｄ）の各々は、第１導電型の半導体領域１３０と、第２導電型の電荷収集井戸２３０とを含むｐ−ｎ接合フォトダイオードとする。第２導電型の電荷収集井戸２３０は、フォトダイオード（３０Ａ、３０Ｂ、３０Ｃ、又は３０Ｄ）の上面の真下に配置され、第１導電型の半導体領域１３０の上に重なる。第２導電型は、第１導電型とは逆である。例えば、第１導電型がｐ型である場合、第２導電型はｎ型であり、逆もまた同様である。第１導電型の半導体領域１３０及び第２導電型の電荷収集井戸２３０は合わせてフォトダイオード（３０Ａ、３０Ｂ、３０Ｃ、３０Ｄ）を構成し、電子−正孔対を生成する。第２導電型の電荷キャリアは、フォトダイオード（３０Ａ、３０Ｂ、３０Ｃ、３０Ｄ）に入射する光子の量に比例して、第２導電型の電荷収集井戸２３０内に収集される。第１導電型がｐ型であり、第２導電型がｎ型である場合、電子が、第２導電型の電荷収集井戸２３０内に収集される。第１導電型がｎ型であり、第２導電型がｐ型である場合、正孔が、第２導電型の電荷収集井戸２３０内に収集される。光子がフォトダイオード（３０Ａ、３０Ｂ、３０Ｃ、３０Ｄ）内の半導体材料と相互作用する場合、フォトダイオード（３０Ａ、３０Ｂ、３０Ｃ、３０Ｄ）に入射する光子は電子−正孔対を生成する。電子−正孔対の生成を引き起こす光子のエネルギーは、半導体材料層３０内の半導体材料の型によって決まる。例えば、電子−正孔対の光生成のための光子の波長範囲は、シリコンについては１９０ｎｍから１，１００ｎｍまで、ゲルマニウムについては４００ｎｍから１，７００ｎｍまで、そしてインジウム・ガリウムヒ素については８００ｎｍから２，６００ｎｍまでである。
電子−正孔対がフォトダイオード（３０Ａ、３０Ｂ、３０Ｃ、３０Ｄ）の空乏領域内に生成された場合、電荷キャリア（正孔及び電子）は、光生成プロセス中に電荷キャリアに付与される運動エネルギーのために離れ離れになる。少数キャリア（第２導電型の電荷収集内の第１導電型の電荷キャリア、又は第１導電型の半導体領域内の第２導電型の電荷キャリア）がドリフトにより空乏領域内に入ると、フォトダイオード（３０Ａ、３０Ｂ、３０Ｃ、３０Ｄ）の空乏領域に内在する電場が、ｐ−ｎ接合を横切ってそのキャリアを一掃し、次いで、そのキャリアは、ｐ−ｎ接合を横切るときに、多数キャリア、即ち、第１導電型の半導体領域１３０内の第１導電型の電荷キャリア、又は、第２導電型の電荷収集井戸２３０内の第２導電型の電荷キャリアとなり、回路が閉じられた場合に光電流を生成するか又は電荷を蓄積する。具体的には、キャリアが第２導電型のキャリアである場合、キャリアは、第２導電型の電荷収集井戸２３０内に蓄積する。第２導電型の電荷収集井戸２３０内に蓄積する電荷の量は、入射する光子の数に対してほぼ直線的である（光子が同じエネルギー分布を有すると仮定して）。空乏領域に入る前に少数キャリアがフォトダイオード内の多数キャリアと再結合した場合、少数キャリアは、再結合によって「失われ」、電流も又は電荷蓄積も生じない。
例示的な画像センサ・ピクセル構造体はまた、４つのフォトダイオード（３０Ａ、３０Ｂ、３０Ｃ、３０Ｄ）から共通浮遊ドレイン領域３２への電荷の転送を制御するために用いられる転送ゲート・トランジスタも含む。４つの第２導電型の電荷収集井戸２３０、４つのチャネル領域（３１Ａ、３１Ｂ、３１Ｃ、３１Ｄ）、共通浮遊拡散領域３２、及び４つのゲート・スタック（４０Ａ、４０Ｂ、４０Ｃ、４０Ｄ）が、４つの転送ゲート・トランジスタを構成する。第１のゲート・スタック４０Ａは、第１のゲート誘電体３９Ａ及び第１のゲート電極４１Ａの垂直スタックであり、第２のゲート・スタック４０Ｂは、第２のゲート誘電体３９Ｂ及び第２のゲート電極４１Ｂの垂直スタックであり、第３のゲート・スタック４０Ｃは、第３のゲート誘電体（図示せず）及び第３のゲート電極（図示せず）の垂直スタックであり、第４のゲート・スタック４０Ｄは、第４のゲート誘電体（図示せず）及び第４のゲート電極（図示せず）の垂直スタックである。
第１のゲート電極４１Ａは、第１のゲート・コンタクト・ビア５０Ａに接触し、この第１のゲート・コンタクト・ビア５０Ａは、第１のゲート金属線６０Ａの底面に接触する。第２のゲート電極４１Ｂは、第２のゲート・コンタクト・ビア５０Ｂに接触し、この第２のゲート・コンタクト・ビア５０Ｂは、第２のゲート金属線６０Ｂの底面に接触する。第３のゲート電極（４０Ｃの部分、別個に表記されていない）は、第３のゲート・コンタクト・ビア５０Ｃに接触し、この第３のゲート・コンタクト・ビア５０Ｃは、第３のゲート金属線６０Ｃの底面に接触する。第４のゲート電極（４０Ｄの部分、別個に表記されていない）は、第４のゲート・コンタクト・ビア５０Ｄに接触し、この第４のゲート・コンタクト・ビア５０Ｄは、第４のゲート金属線６０Ｄの底面に接触する。ゲート電極の各々は互いから電気的に絶縁される。
第１のゲート・スタック４０Ａ、第１のチャネル領域３１Ａ、第１のフォトダイオード３０Ａ内の第２導電型の電荷収集井戸２３０、及び共通浮遊ドレイン領域３２は、第１の転送ゲート・トランジスタ（４０Ａ、３１Ａ、２３０、３２）を構成する。第２のゲート・スタック４０Ｂ、第２のチャネル領域３１Ｂ、第２のフォトダイオード３０Ｂ内の第２導電型の電荷収集井戸２３０、及び共通浮遊ドレイン領域３２は、第２の転送ゲート・トランジスタ（４０Ｂ、３１Ｂ、２３０、３２）を構成する。第３のゲート・スタック４０Ｃ、第３のチャネル領域３１Ｃ、第３のフォトダイオード３０Ｃ内の第２導電型の電荷収集井戸２３０、及び共通浮遊ドレイン領域３２は、第３の転送ゲート・トランジスタ（４０Ｃ、３１Ｃ、２３０、３２）を構成する。第４のゲート・スタック４０Ｄ、第４のチャネル領域３１Ｄ、第４のフォトダイオード３０Ｄ内の第２導電型の電荷収集井戸２３０、及び共通浮遊ドレイン領域３２は、第４の転送ゲート・トランジスタ（４０Ｄ、３１Ｄ、２３０、３２）を構成する。
４つのゲート・スタック（４０Ａ、４０Ｂ、４０Ｃ、４０Ｄ）は、４つのチャネル領域（３１Ａ、３１Ｂ、３１Ｃ、３１Ｄ）の上に重なる。４つのフォトダイオード（３０Ａ、３０Ｂ、３０Ｃ、３０Ｄ）、４つのチャネル領域（３１Ａ、３１Ｂ、３１Ｃ、３１Ｄ）、共通浮遊拡散領域３２、及び４つのゲート・スタック（４０Ａ、４０Ｂ、４０Ｃ、４０Ｄ）は、共通浮遊拡散領域３２と電気接地との間に並列接続した４つの転送ゲート・トランジスタを構成する。共通浮遊拡散領域３２は、４つの転送ゲート・トランジスタの間で共有される共通のドレインを構成する。
４つのゲート・スタック（４０Ａ、４０Ｂ、４０Ｃ、４０Ｄ）の４つのゲード電極の各々は、ゲート・スタック（４０Ａ、４０Ｂ、４０Ｃ、４０Ｄ）内の４つのゲート電極のうちのいずれの他のものにも抵抗接続されないことが好ましい。換言すれば、４つのゲート・スタック（４０Ａ、４０Ｂ、４０Ｃ、４０Ｄ）の各ゲート電極は、４つのゲート・スタック（４０Ａ、４０Ｂ、４０Ｃ、４０Ｄ）のいずれの他のゲート電極にも直接接続されない独立した電極である。
各々の転送ゲート・トランジスタは、フォトダイオード（３０Ａ、３０Ｂ、３０Ｃ、３０Ｄ）と一体形成され、その結果、ドープされた第２導電型の半導体材料を含む第２導電型の電荷収集井戸２３０はまた、転送ゲート・トランジスタのソースにもなる。光子がフォトダイオード（３０Ａ、３０Ｂ、３０Ｃ、３０Ｄ）に入射したとき、第２導電型の電荷キャリア、即ち、第２導電型がｎ型である場合は電子、又は第２導電型がｐ型である場合には正孔が、第２導電型の電荷収集内に蓄積する。転送ゲート・トランジスタがオン状態になると、第２導電型の電荷収集内の電荷キャリアは、浮遊ドレイン４０内に転送され、この浮遊ドレイン４０が電荷収集井戸２３０であり、読み出し回路が格納された電荷量を検出するまで、フォトダイオード（３０Ａ、３０Ｂ、３０Ｃ、３０Ｄ）からの電荷をデータとして格納する。従って、転送ゲート・トランジスタがオン状態である間、第２導電型の電荷収集は、転送ゲート・トランジスタのソースとして機能する。
単位セルＵ内の画像センサ・ピクセル構造体は、半導体基板８の上に配置されたリセット・ゲート・トランジスタＲＧ、ソース・フォロワ（follower）トランジスタＳＦ、及び行選択（row select）トランジスタＲＳを含む。リセット・ゲート・トランジスタＲＧのソース及びドレイン領域並びにチャネルは、第２の半導体材料部分３４内に配置される。ソース・フォロワ・トランジスタＳＦのソース及びドレイン領域並びにチャネルは、第３の半導体材料部分３６内に配置される。行選択トランジスタＲＳのソース及びドレイン領域並びにチャネルは、第４の半導体材料部分３８内に配置される。
共通浮遊拡散領域３２、リセット・ゲート・トランジスタＲＧ、ソース・フォロワ・トランジスタＳＦ、及び行選択トランジスタＲＳは、４つのフォトダイオードのうちの１つの内部の第２の点Ｏ２を通る第２の垂直線を中心軸として用いるように定められた４つの異なる四分円の内部に配置される。第２の垂直線は、半導体基板８の上面の一部分である、第１の半導体材料部分（３０Ａ、３０Ｂ、３０Ｃ、３０Ｄ、３１Ａ、３１Ｂ、３１Ｃ、３１Ｄ、３２）の連続的半導体表面に垂直である。第２の点Ｏ２は、第１の半導体材料部分（３０Ａ、３０Ｂ、３０Ｃ、３０Ｄ、３１Ａ、３１Ｂ、３１Ｃ、３１Ｄ、３２）の連続的表面の上に配置することができる。
具体的には、共通浮遊拡散領域３２は、第２の点Ｏ２を原点として用いる第２の３次元デカルト座標系の第１の四分円１Ｑ＿Ｏ２内に配置することができ、リセット・ゲート・トランジスタＲＧは、第２の３次元デカルト座標系の第２の四分円２Ｑ＿Ｏ２内に配置することができ、ソース・フォロワ・トランジスタＳＦは、第２の３次元デカルト座標系の第３の四分円３Ｑ＿Ｏ２内に配置することができ、行選択トランジスタＲＳは、第２の３次元デカルト座標系の第４の四分円４Ｑ＿Ｏ２内に配置することができる。第２の３次元座標系のｘ軸はｘ２と表記され、第２の３次元デカルト座標系のｙ軸はｙ２と表記される。
共通浮遊拡散領域３２、リセット・ゲート・トランジスタＲＧ、ソース・フォロワ・トランジスタＳＦ、及び行選択トランジスタＲＳは、４つのフォトダイオード（３０Ａ、３０Ｂ、３０Ｃ、３０Ｄ）のうちの１つの周りに時計回り又は反時計回りに配置されることが好ましい。従って、第２の垂直線を用いるように定められ、共通浮遊拡散領域３２を含む四分円、例えば、第２の３次元デカルト座標系の第１の四分円１Ｑ＿Ｏ２は、第２の垂直線を用いるように定められ、リセット・ゲート・トランジスタＲＧを含む四分円、例えば、第２の３次元デカルト座標系の第２の四分円２Ｑ＿Ｏ２に直接隣接して配置され、かつ、第２の垂直線を用いるように定められ、行選択トランジスタＲＳを含む別の四分円、例えば、第２の３次元デカルト座標系の第４の四分円４Ｑ＿Ｏ２に直接隣接して配置される。
単位セルＵ内の画像センサ・ピクセル構造体はまた、連続的金属配線構造体を埋め込む第１の光学的に透明な誘電体層８０の上を覆う部分も含み、これが、共通浮遊拡散領域３２、リセット・ゲート・トランジスタＲＧ、ソース・フォロワ・トランジスタＳＦ、及び行選択トランジスタＲＳの間の電気抵抗接続をもたらす。この連続的な金属配線構造体は、その光透過率を最大にするために、４つのフォトダイオード（３０Ａ、３０Ｂ、３０Ｃ、３０Ｄ）のいずれの上も覆わないことが好ましい。第２の光学的に透明な誘電体層９０を含む少なくとも別の光学的に透明な誘電体層が、第１の光学的に透明な誘電体層８０の上を覆ってもよい。第１及び第２の光学的に透明な誘電体層（８０、９０）は、検出のために４つのフォトダイオード（３０Ａ、３０Ｂ、３０Ｃ、３０Ｄ）が設計された波長範囲において光学的に透明な材料を含む。例えば、第１及び第２の光学的に透明な誘電体層（８０、９０）は、酸化シリコン層とすることができる。
単位セルＵ内の画像センサ・ピクセル構造体は、共通浮遊拡散領域３２の一部分、リセット・ゲート・トランジスタＲＧのソース領域、及びソース・フォロワ・トランジスタＳＦのゲート電極４６の上に重なる第１の連続的金属配線構造体６２を含む。第１のコンタクト・ビア５２が、共通浮遊拡散領域３２、リセット・ゲート・トランジスタＲＧのソース領域、及びソース・フォロワ・トランジスタＳＦのゲート電極４６の間の電気抵抗接続を与える。第１のコンタクト・ビア５２の各々は、第１の連続的金属配線構造体６２と、共通浮遊拡散領域３２、リセット・ゲート・トランジスタＲＧのソース領域、及びソース・フォロワ・トランジスタＳＦのゲート電極４６のうちの１つとを垂直に接触させる。
単位セルＵ内の画像センサ・ピクセル構造体は、ソース・フォロワ・トランジスタＳＦのソース領域及び行選択トランジスタＲＳのドレイン領域の上に重なる第２の連続的金属配線構造体６３をさらに含む。第２のコンタクト・ビア５３が、ソース・フォロワ・トランジスタＳＦのソース領域と行選択トランジスタＲＳのドレイン領域との間の電気抵抗接続を与える。第２のコンタクト・ビア５３の各々は、第２の連続的金属配線構造体６３と、ソース・フォロワ・トランジスタＳＦのソース領域及び行選択トランジスタＲＳのドレイン領域のうちの１つとを垂直に接触させる。
他の連続的金属配線構造体６４及び付加的なコンタクト・ビア５４が、リセット・ゲート・トランジスタＲＧのドレイン領域とソース・フォロワ・トランジスタＳＦのドレイン領域との間の電気抵抗接続を与える。リセット・ゲート・トランジスタＲＧのドレイン領域及びソース・フォロワ・トランジスタＳＦのドレイン領域を電源ノードに接続することができる。他の連続的金属配線構造体６４及び付加的なコンタクト・ビア５４を用いて、リセット・ゲート・トランジスタＲＧをリセットする入力ノードであるリセット・ゲート・トランジスタＲＧのゲート電極４４への電気接続をもたらすこともできる。さらに、他の連続的金属配線構造体６４及び付加的なコンタクト・ビア５４を用いて、行選択トランジスタＲＳのゲート電極４８及び行選択トランジスタＲＳのソース領域への電気的接続をもたらすこともでき、これが単位セルＵ内の画像センサ・ピクセル構造体の出力ノードとなる。
図５を参照すると、本発明の実施形態による、図１−図４の例示的なピクセル・アレイ構造体の単位セルＵの回路図が示される。この回路図は、４つのフォトダイオード（ＰＤ１、ＰＤ２、ＰＤ３、ＰＤ４）、４つの転送ゲート・トランジスタ（ＴＧ１、ＴＧ２、ＴＧ３、ＴＧ４）、リセット・ゲート・トランジスタＲＧ、ソース・フォロワ・トランジスタＳＦ、及び行選択トランジスタＲＳを含む。４つのフォトダイオード（ＰＤ１、ＰＤ２、ＰＤ３、ＰＤ４）の各々の一端は接地され、同時にフォトダイオード（ＰＤ１、ＰＤ２、ＰＤ３、ＰＤ４）の各々のもう一方の端部は、転送ゲート・トランジスタ（ＴＧ１、ＴＧ２、ＴＧ３、ＴＧ４）のソースに直接接続される。転送ゲート・トランジスタ（ＴＧ１、ＴＧ２、ＴＧ３、ＴＧ４）の共通ドレインは、転送ゲート・トランジスタ（ＴＧ１、ＴＧ２、ＴＧ３、ＴＧ４）及びリセット・ゲート・トランジスタＲＧがオフ状態である間は電気的に浮遊する、浮遊拡散ノードＦＤである。浮遊拡散ノードＦＤは、本明細書ではリセット・ゲート・トランジスタ・ソースと呼ぶリセット・ゲート・トランジスタＲＧのソース、及び、本明細書ではソース・フォロワ・トランジスタ・ゲートと呼ぶソース・フォロワ・トランジスタＳＦのゲートに直接接続される。
４つのフォトダイオード（ＰＤ１、ＰＤ２、ＰＤ３、ＰＤ４）の各々は、例示的なピクセル・アレイ構造体の単位セルＵ内において、それぞれ、４つのフォトダイオード（３０Ａ、３０Ｂ、３０Ｃ、３０Ｄ）のうちの１つとして物理的に実装される。４つの転送ゲート・トランジスタ（ＴＧ１、ＴＧ２、ＴＧ３、ＴＧ４）の各々は、例示的なピクセル・アレイ構造体に単位セルＵ内において、４つのゲート電極（４０Ａ、４０Ｂ、４０Ｃ、４０Ｄ）のうちの１つを含む転送ゲート・トランジスタとして実装される。浮遊拡散ノードＦＤは、例示的なピクセル・アレイ構造体に単位セルＵにおいて、共通浮遊ドレイン３２として実装される。図５中のリセット・ゲート・トランジスタＲＧ、ソース・フォロワ・トランジスタＳＦ、及び行選択トランジスタＲＳの各々は、それぞれ、図１−図３中のリセット・ゲート・トランジスタＲＧ、ソース・フォロワ・トランジスタＳＦ、及び行選択トランジスタＲＳとして実装される。
ソース・フォロワ・トランジスタＳＦのソースは、本明細書では行選択トランジスタ・ドレインと呼ぶ、行選択トランジスタＲＳのドレインに直接接続される。本明細書では行選択トランジスタ・ソース呼ぶ、行選択トランジスタＲＳのソースは、「データ出力」ノード、即ち、画像センサ・ピクセルの出力のノードとなる。
本明細書ではリセット・ゲート・トランジスタ・ドレインと呼ぶ、リセット・ゲート・トランジスタＲＧのドレインは、一般的には正電圧であるシステム電源電圧Ｖｄｄに直接接続される。さらに、本明細書ではソース・フォロワ・トランジスタ・ドレインと呼ぶ、ソース・フォロワ・トランジスタＳＦのドレインもシステム電源電圧Ｖｄｄに直接接続される。本明細書においてシステム電源電圧Ｖｄｄは、通常の動作モードにある画像センサ・ピクセルを含む一般的な半導体回路の動作のために用いられる電源電圧を指す。
回路図によって示される回路の動作中、電荷は、図１−図４の例示的なピクセル・アレイ構造体の単位セルＵ内の４つのフォトダイオード（３０Ａ、３０Ｂ、３０Ｃ、３０Ｄ）の中の少なくとも１つのフォトダイオード内で生成される。電荷は、４つの転送ゲート・トランジスタ（ＴＧ１、ＴＧ２、ＴＧ３、ＴＧ４）のうちの１つをオン状態にすることによって、フォトダイオード（３０Ａ、３０Ｂ、３０Ｃ、３０Ｄ）のうちの１つから共通浮遊拡散領域３２へ転送され、この間、４つの転送ゲート・トランジスタ（ＴＧ１、ＴＧ２、ＴＧ３、ＴＧ４）のうちの残りの３つは、オフ状態のままにすることによって共通浮遊拡散領域から電気的に分離される。
同じ動作を、４つのフォトダイオード（３０Ａ、３０Ｂ、３０Ｃ、３０Ｄ）のうちの残りの３つ、及び４つの転送ゲート・トランジスタ（ＴＧ１、ＴＧ２、ＴＧ３、ＴＧ４）のうちの残りの３つに対して実行することができる。具体的には、４つのフォトダイオード（３０Ａ、３０Ｂ、３０Ｃ、３０Ｄ）のうちの残りの３つの各々の中で電荷を生成することができ、この電荷を、４つのフォトダイオード（３０Ａ、３０Ｂ、３０Ｃ、３０Ｄ）のうちの残りの３つの各々から共通浮遊拡散領域３２へ順次転送することができる。４つのフォトダイオードのうちの３つは、共通浮遊拡散領域３２へのそれぞれの電荷転送の間、３つの対応する転送ゲート・トランジスタは、オフ状態のままにすることによって電気的に絶縁される。
典型的には、共通浮遊拡散領域３２への電荷のそれぞれの転送に先立って、リセット・ゲート・トランジスタＲＧをオン状態及びオフ状態にし、共通浮遊拡散領域３２内の電荷を空にする、即ちリセットする。共通浮遊拡散領域３２への電荷のそれぞれの転送の後、行選択トランジスタＲＳのソース領域の電圧レベルを決定し、この電圧レベルが、４つのフォトダイオード（３０Ａ、３０Ｂ、３０Ｃ、３０Ｄ）のうちの１つの内部で生成された電荷量を表す回路の出力となる。
この回路をアレイ構成内で用いて、画像をキャプチャする画像センサのアレイを形成することができる。こうした画像センサのアレイは、デジタル・カメラを含む任意の光学、赤外線、又は紫外線撮像装置内で用いることができる。典型的には、画像センサのアレイの動作には、露光シーケンス及び読み出しシーケンスが含まれる。
図６は、本発明の実施形態による、例えば、半導体設計及び半導体回路の製造のために用いられる例示的な設計フロー９００のブロック図を示す。設計フロー９００は、設計される集積回路（ＩＣ）の種類に応じて変えることができる。例えば、特定用途向け集積回路（ＡＳＩＣ）を構築するための設計フローは、標準的な集積回路コンポーネントを設計するための設計フローとは異なり得る。設計構造体９２０は、好ましくは設計プロセス９１０への入力であり、知的財産（ＩＰ）供給者、コア開発者、若しくは設計会社からのものとすることができ、又は設計フローのオペレータによって生成することができ、或いは他のソースからのものとすることもできる。
設計構造体９２０は、図１−図５のいずれかに示される本発明の実施形態を、回路図又はハードウェア記述言語（ＨＤＬ：例えば、Ｖｅｒｉｌｏｇ、ＶＨＤＬ、Ｃなど）の形態で含むことができる。設計構造体９２０は、１つ又は複数の機械可読媒体上に収容され得る。例えば、設計構造体９２０は、図１−図５に示される本発明の実施形態のテキストファイル又は図形的表現とすることができる。
設計構造体を具体化する機械可読記憶媒体を提供することができる。例えば、設計構造体は、浅いトレンチ分離構造体を表す第１のデータと、半導体材料部分を表す第２のデータとを含むことができる。第２のデータは、４つのフォトダイオードを表す第３のデータと、４つのチャネル領域を表す第４のデータと、共通浮遊拡散領域を表す第５のデータとを含むことができる。設計構造体はさらに、半導体基板上に配置されたリセット・ゲート・トランジスタを表す第６のデータと、半導体基板上に配置されたソース・フォロワ・トランジスタを表す第７のデータと、半導体基板上に配置された行選択トランジスタを表す第８のデータと、共通浮遊拡散領域の一部分、リセット・ゲート・トランジスタのソース領域、及びソース・フォロワ・トランジスタのゲート電極の上に重なる第１の連続的金属配線構造体を表す第９のデータと、ソース・フォロワ・トランジスタのソース領域及び行選択トランジスタのドレイン領域の上に重なる第２の連続的金属配線構造体を表す第１０のデータと、４つのチャネル領域の各々の上に重なる４つのゲート・スタックを表す第１１のデータとを含むことができる。データの各々によって表される物理的構造体は、前述した物理的構造体とすることができる。
設計プロセス９１０は、図１−図５に示されるような本発明の実施形態を合成して（又は翻訳）してネットリスト９８０にすることが好ましく、ここでネットリスト９８０は、例えば、集積回路設計内の他の素子及び回路に対する接続を記述する、配線、トランジスタ、論理ゲート、制御回路、Ｉ／Ｏ、モデルなどのリストであり、少なくとも１つの機械可読媒体上に記録される。例えば、媒体は、ＣＤ、コンパクトフラッシュ、他のフラッシュメモリ、インターネット介して送信されるデータのパケット、又は他のネットワーク化に適した手段とすることができる。合成は、設計仕様及び回路のためのパラメータに応じてネットリスト９８０が１回又は複数回にわたって再合成される反復プロセスとすることができる。
設計プロセス９１０は、種々の入力、例えば、所与の製造技術（例えば、３２ｎｍ、４５ｎｍ、及び９０ｎｍなどの異なる技術ノード）に対して共通に用いられる、モデル、レイアウト、及び記号表示を含めた素子、回路、及びデバイスのセットを収容することができるライブラリ要素９３０、設計仕様９４０、特性データ９５０、検証データ９６０、設計ルール９７０、及び試験データ・ファイル９８５（例えば、タイミング解析、検証、設計ルール照合、配置及びルートの操作などを含むことができる）からの入力を使用することを含むことができる。集積回路設計の当業者は、本発明の範囲及び趣旨から逸脱することなく設計プロセス９１０において用いられる、可能な電子設計自動化ツール及び応用の範囲を認識することができる。本発明の設計構造体は、いかなる特定の設計フローにも限定されるものではない。
設計プロセス９１０は、図１−図５に示されるような本発明の実施形態を、いずれかの付加的な集積回路設計又はデータ（該当する場合）と共に、第２の設計構造体９９０に翻訳することが好ましい。設計構造体９９０は、集積回路のレイアウト・データの交換のために用いられるデータ形式及び／又は記号データ形式（例えば、ＧＤＳＩＩ（ＧＤＳ２）、ＧＬ１、ＯＡＳＩＳ、マップ・ファイル、又はそのような設計構造体を格納するのに適した他のいずれかの形式で格納された情報）で記憶媒体上に存在する。設計構造体９９０は、例えば、記号データ、マップ・ファイル、試験データ・ファイル、設計内容ファイル、製造データ、レイアウト・パラメータ、配線、金属のレベル、ビア、形状、製造ラインを通してのルーティング用のデータ、及び半導体製造業者が、図１−図５に示されるような本発明の実施形態の１つを製造するために必要とする他のいずれかのデータのような情報を含むことができる。次に、設計構造体９９０は、段階９９５に進むことができ、その段階で、例えば、設計構造体９９０は、テープに出力され、製造に向けてリリースされ、マスク会社に向けてリリースされ、別の設計会社に送られ、顧客に送り返される、などする。
本発明が特定の実施形態に関して説明されたが、前述の説明を考慮すれば、当業者には、多くの代替物、修正物及び変形物が明らかであることは明白である。従って、本発明は、本発明の範囲及び趣旨、並びに以下の特許請求の範囲に入る全てのそうした代替物、修正物及び変形物を含むことが意図されている。
８：半導体基板
２０：浅いトレンチ分離構造体
３０：半導体材料層
３０Ａ、３０Ｂ、３０Ｃ、３０Ｄ、３１Ａ、３１Ｂ、３１Ｃ、３１Ｄ、３２、３４、３６、３８：半導体材料部分
３０Ａ、３０Ｂ、３０Ｃ、３０Ｄ：フォトダイオード
３１Ａ、３１Ｂ、３１Ｃ、３１Ｄ：チャネル領域
３２：共通浮遊拡散領域
４０Ａ、４０Ｂ、４０Ｃ、４０Ｄ：ゲート・スタック
４１Ａ、４１Ｂ、４１Ｃ、４１Ｄ、４４、４６、４８：ゲート電極
５０Ａ、５０Ｂ、５０Ｃ、５０Ｄ：ゲート・コンタクト・ビア
５２、５３、５４：コンタクト・ビア
６０Ａ、６０Ｂ、６０Ｃ、６０Ｄ：ゲート金属線
６２、６３、６４：金属配線構造体
８０、９０：光学的に透明な誘電体層
１３０：第１導電型の半導体領域
２３０：第２導電型の電荷収集井戸
９００：設計フロー
９１０：設計プロセス
９２０：設計構造体
９３０：ライブラリ要素
９４０：設計仕様
９５０：特性データ
９６０：検証データ
９７０：設計ルール
９８０：ネットリスト
９８５：試験データ・ファイル
９９０：設計構造体
９９５：段階
１Ｑ＿０１、２Ｑ＿０１、３Ｑ＿０１、４Ｑ＿０１、１Ｑ＿０２、２Ｑ＿０２、３Ｑ＿０２、４Ｑ＿０２：四分円
Ｏ１：第１の点
Ｏ２：第２の点
ＲＧ：リセット・ゲート・トランジスタ
ＲＳ：行選択トランジスタ
ＳＦ：ソース・フォロワ・トランジスタ
Ｕ：単位セル
ＰＤ１、ＰＤ２、ＰＤ３、ＰＤ４：フォトダイオード
ＴＧ１、ＴＧ２、ＴＧ３、ＴＧ４：転送ゲート・トランジスタ
Ｖｄｄ：電源電圧
２０：浅いトレンチ分離構造体
３０：半導体材料層
３０Ａ、３０Ｂ、３０Ｃ、３０Ｄ、３１Ａ、３１Ｂ、３１Ｃ、３１Ｄ、３２、３４、３６、３８：半導体材料部分
３０Ａ、３０Ｂ、３０Ｃ、３０Ｄ：フォトダイオード
３１Ａ、３１Ｂ、３１Ｃ、３１Ｄ：チャネル領域
３２：共通浮遊拡散領域
４０Ａ、４０Ｂ、４０Ｃ、４０Ｄ：ゲート・スタック
４１Ａ、４１Ｂ、４１Ｃ、４１Ｄ、４４、４６、４８：ゲート電極
５０Ａ、５０Ｂ、５０Ｃ、５０Ｄ：ゲート・コンタクト・ビア
５２、５３、５４：コンタクト・ビア
６０Ａ、６０Ｂ、６０Ｃ、６０Ｄ：ゲート金属線
６２、６３、６４：金属配線構造体
８０、９０：光学的に透明な誘電体層
１３０：第１導電型の半導体領域
２３０：第２導電型の電荷収集井戸
９００：設計フロー
９１０：設計プロセス
９２０：設計構造体
９３０：ライブラリ要素
９４０：設計仕様
９５０：特性データ
９６０：検証データ
９７０：設計ルール
９８０：ネットリスト
９８５：試験データ・ファイル
９９０：設計構造体
９９５：段階
１Ｑ＿０１、２Ｑ＿０１、３Ｑ＿０１、４Ｑ＿０１、１Ｑ＿０２、２Ｑ＿０２、３Ｑ＿０２、４Ｑ＿０２：四分円
Ｏ１：第１の点
Ｏ２：第２の点
ＲＧ：リセット・ゲート・トランジスタ
ＲＳ：行選択トランジスタ
ＳＦ：ソース・フォロワ・トランジスタ
Ｕ：単位セル
ＰＤ１、ＰＤ２、ＰＤ３、ＰＤ４：フォトダイオード
ＴＧ１、ＴＧ２、ＴＧ３、ＴＧ４：転送ゲート・トランジスタ
Ｖｄｄ：電源電圧
Claims (6)
- 共通の浮遊拡散領域、該共通の浮遊拡散領域内の第１の点を、ｘ軸及びｙ軸を有するデカルト座標の原点とする第１の四分円内に配置された第２のフォトダイオード、前記第１の点を原点とする第２の四分円内に配置された第３のフォトダイオード、前記第１の点を原点とする第３の四分円内に配置された第１のフォトダイオード、前記第１の点を原点とする第４の四分円内に配置された第４のフォトダイオード、並びに前記第１，第２，第３及び第４のフォトダイオードのそれぞれと前記共通の浮遊拡散領域との間のチャネル領域を含む第１の半導体材料部分と、
前記第１のフォトダイオード内の第２の点を原点とする第２の四分円内に配置された第２の半導体材料部分と、
前記第２の点を原点とする第３の四分円内に配置された第３の半導体材料部分と、
前記第２の点を原点とする第４の四分円内に配置された第４の半導体材料部分と、
前記第１の半導体材料部分、前記第２の半導体材料部分、前記第３の半導体材料部分及び前記第４の半導体材料部分に隣接し、前記第１の半導体材料部分、前記第２の半導体材料部分、前記第３の半導体材料部分及び前記第４の半導体材料部分を互いに分離するトレンチ分離構造体と、
前記第２の半導体材料部分内に配置され、且つ前記ｘ軸の方向に沿って右側から左側に向かって配置されたソース領域、ゲート電極及びドレイン領域を有するリセット・ゲート・トランジスタと、
前記第３の半導体材料部分内に配置され、且つ前記ｘ軸の方向に沿って右側から左側に向かって配置されたソース領域、ゲート電極及びドレイン領域を有するソース・フォロワ・トランジスタと、
前記第４の半導体材料部分内に配置され、且つ前記ｘ軸の方向に沿って右側から左側に向かって配置されたソース領域、ゲート電極及びドレイン領域を有する行選択トランジスタと、
前記第２の半導体材料部分と前記第３の半導体材料部分との間の前記トレンチ分離構造体の上と、前記第２の半導体材料部分と前記共通の浮遊拡散領域との間の前記トレンチ分離構造体の上に配置され、且つコンタクト・ビアを介して前記ソース・フォロワ・トランジスタの前記ゲート電極と、前記リセット・ゲート・トランジスタの前記ソース領域と、前記共通の浮遊拡散領域とを接続する第１の金属配線構造体と、
前記第３の半導体材料部分と前記第４の半導体材料部分との間の前記トレンチ分離構造体の上に配置され、且つコンタクト・ビアを介して前記ソース・フォロワ・トランジスタの前記ソース領域と前記行選択トランジスタの前記ドレイン領域とを接続する第２の金属配線構造体とを備える、画素センサ・ピクセル構造体。 - 前記ｙ軸の方向に沿って前記第２の半導体材料部分に隣接し、且つ前記第３の半導体材料部分とは反対側に配置されたトレンチ分離構造体の上に配置され、コンタクト・ビアを介して前記リセット・ゲート・トランジスタの前記ドレイン領域をシステム電源電圧に接続する第３の金属配線構造体を備える、請求項１の記載の画素センサ・ピクセル構造体。
- 前記ｙ軸の方向に沿って前記第３の半導体材料部分に隣接し、且つ前記第２の半導体材料部分とは反対側に配置されたトレンチ分離構造体の上に配置され、コンタクト・ビアを介して前記ソース・フォロワ・トランジスタの前記ドレイン領域をシステム電源電圧に接続する第４の金属配線構造体を備える、請求項１の記載の画素センサ・ピクセル構造体。
- 前記リセット・ゲート・トランジスタの前記ゲート電極にコンタクト・ビアを介して接続する第５の金属配線構造体を備える、請求項１の記載の画素センサ・ピクセル構造体。
- 前記行選択トランジスタの前記ゲート電極にコンタクト・ビアを介して接続する第６の金属配線構造体を備える、請求項１の記載の画素センサ・ピクセル構造体。
- 前記行選択トランジスタの前記ソース領域にコンタクト・ビアを介して接続する第７の金属配線構造体を備える、請求項１の記載の画素センサ・ピクセル構造体。
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