JP5715002B2 - 回路基板の製造方法、半導体パワーモジュールの製造方法 - Google Patents
回路基板の製造方法、半導体パワーモジュールの製造方法 Download PDFInfo
- Publication number
- JP5715002B2 JP5715002B2 JP2011168296A JP2011168296A JP5715002B2 JP 5715002 B2 JP5715002 B2 JP 5715002B2 JP 2011168296 A JP2011168296 A JP 2011168296A JP 2011168296 A JP2011168296 A JP 2011168296A JP 5715002 B2 JP5715002 B2 JP 5715002B2
- Authority
- JP
- Japan
- Prior art keywords
- multilayer substrate
- semiconductor element
- bonding
- insulating
- bonding layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 271
- 238000004519 manufacturing process Methods 0.000 title claims description 37
- 239000000758 substrate Substances 0.000 claims description 176
- 239000000919 ceramic Substances 0.000 claims description 110
- 238000000034 method Methods 0.000 claims description 36
- 239000011521 glass Substances 0.000 claims description 25
- 229910010272 inorganic material Inorganic materials 0.000 claims description 16
- 239000011147 inorganic material Substances 0.000 claims description 16
- 239000000203 mixture Substances 0.000 claims description 13
- 238000002844 melting Methods 0.000 claims description 8
- 230000008018 melting Effects 0.000 claims description 8
- 238000005979 thermal decomposition reaction Methods 0.000 claims description 7
- 239000000853 adhesive Substances 0.000 claims description 4
- 230000001070 adhesive effect Effects 0.000 claims description 4
- 239000010410 layer Substances 0.000 description 131
- 238000009792 diffusion process Methods 0.000 description 33
- 229910052751 metal Inorganic materials 0.000 description 21
- 239000002184 metal Substances 0.000 description 21
- 230000004048 modification Effects 0.000 description 20
- 238000012986 modification Methods 0.000 description 20
- 238000010438 heat treatment Methods 0.000 description 16
- 239000011230 binding agent Substances 0.000 description 10
- 239000000843 powder Substances 0.000 description 9
- 238000007650 screen-printing Methods 0.000 description 9
- 238000010586 diagram Methods 0.000 description 8
- 239000000945 filler Substances 0.000 description 6
- 238000009413 insulation Methods 0.000 description 6
- 239000000463 material Substances 0.000 description 6
- NDVLTYZPCACLMA-UHFFFAOYSA-N silver oxide Chemical compound [O-2].[Ag+].[Ag+] NDVLTYZPCACLMA-UHFFFAOYSA-N 0.000 description 6
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 5
- 239000003960 organic solvent Substances 0.000 description 4
- 239000002904 solvent Substances 0.000 description 4
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 4
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 3
- 150000001875 compounds Chemical class 0.000 description 3
- 229910052802 copper Inorganic materials 0.000 description 3
- 239000010949 copper Substances 0.000 description 3
- 230000007547 defect Effects 0.000 description 3
- 239000010931 gold Substances 0.000 description 3
- 238000007639 printing Methods 0.000 description 3
- 229910001923 silver oxide Inorganic materials 0.000 description 3
- 239000002002 slurry Substances 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- XLOMVQKBTHCTTD-UHFFFAOYSA-N Zinc monoxide Chemical compound [Zn]=O XLOMVQKBTHCTTD-UHFFFAOYSA-N 0.000 description 2
- 239000000956 alloy Substances 0.000 description 2
- 229910045601 alloy Inorganic materials 0.000 description 2
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 2
- 229910010293 ceramic material Inorganic materials 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 230000000994 depressogenic effect Effects 0.000 description 2
- 230000006866 deterioration Effects 0.000 description 2
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 2
- 229910052737 gold Inorganic materials 0.000 description 2
- 230000017525 heat dissipation Effects 0.000 description 2
- 238000005304 joining Methods 0.000 description 2
- 238000004898 kneading Methods 0.000 description 2
- 239000000155 melt Substances 0.000 description 2
- 239000011368 organic material Substances 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 238000005240 physical vapour deposition Methods 0.000 description 2
- 238000007747 plating Methods 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 229910000679 solder Inorganic materials 0.000 description 2
- 239000010409 thin film Substances 0.000 description 2
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 1
- PIGFYZPCRLYGLF-UHFFFAOYSA-N Aluminum nitride Chemical compound [Al]#N PIGFYZPCRLYGLF-UHFFFAOYSA-N 0.000 description 1
- ZTQSAGDEMFDKMZ-UHFFFAOYSA-N Butyraldehyde Chemical compound CCCC=O ZTQSAGDEMFDKMZ-UHFFFAOYSA-N 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 1
- 229910007472 ZnO—B2O3—SiO2 Inorganic materials 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 238000005266 casting Methods 0.000 description 1
- 239000012141 concentrate Substances 0.000 description 1
- PMHQVHHXPFUNSP-UHFFFAOYSA-M copper(1+);methylsulfanylmethane;bromide Chemical compound Br[Cu].CSC PMHQVHHXPFUNSP-UHFFFAOYSA-M 0.000 description 1
- 238000007606 doctor blade method Methods 0.000 description 1
- 238000001125 extrusion Methods 0.000 description 1
- -1 for example Inorganic materials 0.000 description 1
- 230000020169 heat generation Effects 0.000 description 1
- 239000011256 inorganic filler Substances 0.000 description 1
- 229910003475 inorganic filler Inorganic materials 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000003754 machining Methods 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000003825 pressing Methods 0.000 description 1
- 239000011241 protective layer Substances 0.000 description 1
- 230000005855 radiation Effects 0.000 description 1
- 239000003566 sealing material Substances 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 229910052709 silver Inorganic materials 0.000 description 1
- 239000004332 silver Substances 0.000 description 1
- 239000011787 zinc oxide Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16111—Disposition the bump connector being disposed in a recess of the surface
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
Landscapes
- Wire Bonding (AREA)
Description
本発明は、セラミックス多層基板により構成される回路基板、回路基板に半導体素子が搭載された半導体パワーモジュール、および、それらの製造方法に関する。
近年パワーモジュールパッケージにおいては小型、低背、高密度実装化が進み、その実現のために、従来のワイヤーボンドによる実装方式から、セラミックス多層基板等を用いて半導体素子をフリップチップ接続する実装方式を用いた半導体モジュールが提案されている。フリップチップ接続とは、半導体素子上にバンプと呼ばれる導電性の突起を配置し、セラミックス多層基板上の半導体素子を搭載する位置に、バンプを合わせて、セラミックス多層基板に直接接合する接合方法であり、半導体素子の実装に必要な面積を２０〜３０%程度減らす事ができ、高密度実装に寄与する事ができる。
このようなフリップチップ実装方式を用いた半導体モジュールには、セラミックス多層基板と半導体素子との間のバンプ間の空隙に、従来の有機材料を封止材として用いたものに加えて、無機系材料が充填されたものがある（例えば、特許文献１）。
フリップチップ実装により更に高密度実装化が進む半導体素子パワーモジュールにおいては、半導体素子とセラミックス多層基板間の接合は主にフリップチップにて結合される電気的接合部のみであり、その接合部へ応力が集中することになる。そのため、従来の半導体素子パワーモジュールでは、接合部への応力集中に起因する接合部分へのクラックの発生などによりセラミックス多層基板と半導体素子との間に空間が発生し、セラミックス多層基板と半導体素子の接合強度の低下を招くおそれがある。また空間に空気が入り込むなどして、半導体素子からセラミックス多層基板への熱拡散性能の低下による半導体素子の放熱性能の低下を招くおそれがある。このように、従来の半導体素子パワーモジュールでは、信頼特性が著しく劣化する恐れがある。
本発明は上述の課題に鑑みてなされたものであり、セラミックス多層基板と半導体素子との接合強度の向上、および、半導体素子からセラミックス多層基板への熱拡散性能の向上を目的とする。さらに、セラミックス多層基板の微小な反り等に起因する構成部材の製造ばらつきによる、電気接続不良などの信頼性劣化を起しにくいモジュール構造、及び製造プロセスを提供するものである。
本発明は、上述の課題の少なくとも一部を解決するためになされたものであり、以下の
形態又は適用例として実現することが可能である。
ビアおよび配線パターンを有するセラミックス多層基板である多層基板を製作し、
前記多層基板の第１の面上に、前記多層基板と半導体素子とを接合するための接合層を配置し、
前記半導体素子を、前記接合層上に配置し、
前記多層基板、前記接合層および前記半導体素子を、加熱圧着する、
半導体パワーモジュールの製造方法であって、
前記接合層の配置は、
前記多層基板と前記半導体素子とを絶縁する無機系材料からなる絶縁接合部であって、ガラス組成物を含む絶縁接合部を、前記第１の面上に配置し、
前記絶縁接合部における、前記ビアに対応する部位に、開口部を形成し、
前記絶縁接合部より薄い導電接合部を、前記開口部内に配置する工程を含み、
前記半導体素子の配置は、
前記半導体素子に形成されている突状部と前記導電接合部とが導通可能となるように、前記開口部内に前記突状部を嵌りこませて、前記半導体素子を前記接合層上に配置する工程を含み、
前記加熱圧着は、前記ガラス組成物の融点以上の温度であって、有機成分を熱分解により除去可能な温度で実行され、
前記導電接合部の厚みを表すｄ１、前記絶縁接合部の厚みを表すｄ２、および、前記突状部の高さを表すｄ３が、ｄ３＞ｄ２−ｄ１ を満たす、
半導体パワーモジュールの製造方法。
ビアおよび配線パターンを有するセラミックス多層基板である多層基板を製作し、
前記多層基板の第１の面上に、前記多層基板と半導体素子とを接合するための接合層を配置し、
前記半導体素子を、前記接合層上に配置し、
前記多層基板、前記接合層および前記半導体素子を、加熱圧着する、
半導体パワーモジュールの製造方法であって、
前記接合層の配置は、
前記多層基板と前記半導体素子とを絶縁する無機系材料からなる絶縁接合部であって、ガラス組成物を含む絶縁接合部を、前記第１の面上に配置し、
前記半導体素子が接合される端部から前記多層基板が接合される端部に向けて先細な形状となるように、前記絶縁接合部における、前記ビアに対応する部位に、開口部を形成し、
前記絶縁接合部より薄い導電接合部を、前記開口部内に配置する工程を含み、
前記半導体素子の配置は、
前記半導体素子に形成されている導電性の突状部と、前記導電接合部とが導通可能となるように、前記開口部内に前記突状部を嵌りこませて、前記半導体素子を前記接合層上に配置する工程を含み、
前記加熱圧着は、前記ガラス組成物の融点以上の温度であって、有機成分を熱分解により除去可能な温度で実行され、
前記導電接合部の厚みを表すｄ１、前記絶縁接合部の厚みを表すｄ２、および、前記突状部の高さを表すｄ３が、ｄ３＞ｄ２−ｄ１を満たす、
半導体パワーモジュールの製造方法。
ビアおよび配線パターンを有するセラミックス多層基板である多層基板を製作し、
前記多層基板の第１の面上に、半導体素子を前記多層基板に接合するための接合層であって、ガラス組成物を含む接合層を配置し、
前記多層基板と前記接合層とを、前記接合層に含まれる有機成分の粘着力により接着し、
前記多層基板、前記接合層および前記半導体素子を、前記ガラス組成物の融点以上の温度で加熱圧着して前記有機成分を熱分解により除去する、
半導体素子の実装に用いられる回路基板の製造方法であって、
前記接合層の配置は、
前記多層基板と前記半導体素子とを絶縁するための、無機系材料からなる絶縁接合部を、前記第１の面上に配置し、
前記絶縁接合部の、前記ビアに対応する部位に、開口部を形成し、
前記絶縁接合部より薄い導電接合部を、前記開口部内に配置する工程を含み、
前記導電接合部の厚みを表すｄ１、前記絶縁接合部の厚みを表すｄ２、および、前記半導体素子に形成されている突状部の高さを表すｄ３が、ｄ３＞ｄ２−ｄ１ を満たす、
回路基板の製造方法。
形態又は適用例として実現することが可能である。
ビアおよび配線パターンを有するセラミックス多層基板である多層基板を製作し、
前記多層基板の第１の面上に、前記多層基板と半導体素子とを接合するための接合層を配置し、
前記半導体素子を、前記接合層上に配置し、
前記多層基板、前記接合層および前記半導体素子を、加熱圧着する、
半導体パワーモジュールの製造方法であって、
前記接合層の配置は、
前記多層基板と前記半導体素子とを絶縁する無機系材料からなる絶縁接合部であって、ガラス組成物を含む絶縁接合部を、前記第１の面上に配置し、
前記絶縁接合部における、前記ビアに対応する部位に、開口部を形成し、
前記絶縁接合部より薄い導電接合部を、前記開口部内に配置する工程を含み、
前記半導体素子の配置は、
前記半導体素子に形成されている突状部と前記導電接合部とが導通可能となるように、前記開口部内に前記突状部を嵌りこませて、前記半導体素子を前記接合層上に配置する工程を含み、
前記加熱圧着は、前記ガラス組成物の融点以上の温度であって、有機成分を熱分解により除去可能な温度で実行され、
前記導電接合部の厚みを表すｄ１、前記絶縁接合部の厚みを表すｄ２、および、前記突状部の高さを表すｄ３が、ｄ３＞ｄ２−ｄ１ を満たす、
半導体パワーモジュールの製造方法。
ビアおよび配線パターンを有するセラミックス多層基板である多層基板を製作し、
前記多層基板の第１の面上に、前記多層基板と半導体素子とを接合するための接合層を配置し、
前記半導体素子を、前記接合層上に配置し、
前記多層基板、前記接合層および前記半導体素子を、加熱圧着する、
半導体パワーモジュールの製造方法であって、
前記接合層の配置は、
前記多層基板と前記半導体素子とを絶縁する無機系材料からなる絶縁接合部であって、ガラス組成物を含む絶縁接合部を、前記第１の面上に配置し、
前記半導体素子が接合される端部から前記多層基板が接合される端部に向けて先細な形状となるように、前記絶縁接合部における、前記ビアに対応する部位に、開口部を形成し、
前記絶縁接合部より薄い導電接合部を、前記開口部内に配置する工程を含み、
前記半導体素子の配置は、
前記半導体素子に形成されている導電性の突状部と、前記導電接合部とが導通可能となるように、前記開口部内に前記突状部を嵌りこませて、前記半導体素子を前記接合層上に配置する工程を含み、
前記加熱圧着は、前記ガラス組成物の融点以上の温度であって、有機成分を熱分解により除去可能な温度で実行され、
前記導電接合部の厚みを表すｄ１、前記絶縁接合部の厚みを表すｄ２、および、前記突状部の高さを表すｄ３が、ｄ３＞ｄ２−ｄ１を満たす、
半導体パワーモジュールの製造方法。
ビアおよび配線パターンを有するセラミックス多層基板である多層基板を製作し、
前記多層基板の第１の面上に、半導体素子を前記多層基板に接合するための接合層であって、ガラス組成物を含む接合層を配置し、
前記多層基板と前記接合層とを、前記接合層に含まれる有機成分の粘着力により接着し、
前記多層基板、前記接合層および前記半導体素子を、前記ガラス組成物の融点以上の温度で加熱圧着して前記有機成分を熱分解により除去する、
半導体素子の実装に用いられる回路基板の製造方法であって、
前記接合層の配置は、
前記多層基板と前記半導体素子とを絶縁するための、無機系材料からなる絶縁接合部を、前記第１の面上に配置し、
前記絶縁接合部の、前記ビアに対応する部位に、開口部を形成し、
前記絶縁接合部より薄い導電接合部を、前記開口部内に配置する工程を含み、
前記導電接合部の厚みを表すｄ１、前記絶縁接合部の厚みを表すｄ２、および、前記半導体素子に形成されている突状部の高さを表すｄ３が、ｄ３＞ｄ２−ｄ１ を満たす、
回路基板の製造方法。
［適用例１］
回路基板であって、
ビアおよび配線パターンが形成された多層基板と、
前記多層基板の第１の面上に配置され、前記多層基板に、導電性の突状部を有する半導体素子を接合するための接合層と、
を備え、
前記接合層は、
前記ビアに対応する部位に開口部を有し、前記多層基板を前記半導体素子から絶縁するための、無機系材料からなる絶縁接合部と、
前記開口部内に配置され、前記配線パターンを前記半導体素子に導通させるための導電接合部であって、前記絶縁接合部よりも薄い導電接合部と、を有し、
前記開口部への前記突状部の嵌りこみ前において、前記導電接合部の厚みを表すｄ１、前記絶縁接合部の厚みを表すｄ２、および、前記突状部の厚みを表すｄ３は、ｄ３＞ｄ２−ｄ１ を満たす、
回路基板。
回路基板であって、
ビアおよび配線パターンが形成された多層基板と、
前記多層基板の第１の面上に配置され、前記多層基板に、導電性の突状部を有する半導体素子を接合するための接合層と、
を備え、
前記接合層は、
前記ビアに対応する部位に開口部を有し、前記多層基板を前記半導体素子から絶縁するための、無機系材料からなる絶縁接合部と、
前記開口部内に配置され、前記配線パターンを前記半導体素子に導通させるための導電接合部であって、前記絶縁接合部よりも薄い導電接合部と、を有し、
前記開口部への前記突状部の嵌りこみ前において、前記導電接合部の厚みを表すｄ１、前記絶縁接合部の厚みを表すｄ２、および、前記突状部の厚みを表すｄ３は、ｄ３＞ｄ２−ｄ１ を満たす、
回路基板。
適用例１の回路基板によれば、開口部への突状部の嵌りこみにおいて、導電接合部、絶縁接合部は、導電接合部の厚みをｄ１、絶縁接合部の厚みをｄ２、突状部の厚みをｄ３と表した際に、ｄ３＞ｄ２−ｄ１を満たすように形成されている。従って、窪み部内への半導体素子の配置時、突状部と導電接合部との電気的接続を確実に担保できる。
［適用例２］
適用例１記載の回路基板であって、
前記絶縁接合部は、前記半導体素子が接合される端部から前記多層基板が接合される端部に向けて先細な形状に形成されている、
回路基板。
適用例１記載の回路基板であって、
前記絶縁接合部は、前記半導体素子が接合される端部から前記多層基板が接合される端部に向けて先細な形状に形成されている、
回路基板。
適用例２の回路基板によれば、絶縁接合部は、半導体素子側から多層基板側に向けて細くなる形状に形成されている。従って、絶縁接合部と半導体素子との接触面積は、絶縁接合部が略柱状に形成されている場合の絶縁接合部と半導体素子との接触面積に比して広くできる。よって、多層基板と半導体素子との接合強度、絶縁性能を確保しつつ、半導体素子から多層基板への熱拡散性能を向上できる。
［適用例３］
適用例１または適用例２記載の回路基板であって、
前記絶縁接合部は、テーパー形状に形成されている、
回路基板。
適用例１または適用例２記載の回路基板であって、
前記絶縁接合部は、テーパー形状に形成されている、
回路基板。
適用例３の回路基板によれば、絶縁接合部は、テーパー形状に形成されている。従って、絶縁接合部を、簡易に、半導体素子側から多層基板側に向けて細くなる形状に形成できる。
［適用例４］
半導体パワーモジュールであって、
ビアおよび配線パターンが形成された多層基板と、
前記多層基板の第１の面側に配置される半導体素子と、
前記多層基板の第１の面上に配置され、前記多層基板と半導体素子とを接合する接合層と、を備え、
前記接合層は、
前記ビアに対応する部位に開口部を有し、前記多層基板と前記半導体素子とを絶縁するための、無機系材料からなる絶縁接合部であって、前記半導体素子が接合される端部から前記多層基板が接合される端部に向けて先細な形状に形成されている絶縁接合部と、
前記開口部内に配置され、前記配線パターンと前記半導体素子とを導通する導電接合部と、
を有する半導体パワーモジュール。
半導体パワーモジュールであって、
ビアおよび配線パターンが形成された多層基板と、
前記多層基板の第１の面側に配置される半導体素子と、
前記多層基板の第１の面上に配置され、前記多層基板と半導体素子とを接合する接合層と、を備え、
前記接合層は、
前記ビアに対応する部位に開口部を有し、前記多層基板と前記半導体素子とを絶縁するための、無機系材料からなる絶縁接合部であって、前記半導体素子が接合される端部から前記多層基板が接合される端部に向けて先細な形状に形成されている絶縁接合部と、
前記開口部内に配置され、前記配線パターンと前記半導体素子とを導通する導電接合部と、
を有する半導体パワーモジュール。
適用例４の半導体パワーモジュールによれば、絶縁接合部は、半導体素子が接合される側から多層基板側に向けて細くなる形状に形成されている。従って、絶縁接合部と半導体素子との接触面積は、絶縁接合部が略柱状に形成されている場合の絶縁接合部と半導体素子との接触面積に比して広くできる。よって、多層基板と半導体素子との接合強度、絶縁性能を確保しつつ、半導体素子から多層基板への熱拡散性能を向上できる。
［適用例５］
適用例４記載の半導体パワーモジュールであって、
前記絶縁接合部は、テーパー形状に形成されている、
半導体パワーモジュール。
適用例４記載の半導体パワーモジュールであって、
前記絶縁接合部は、テーパー形状に形成されている、
半導体パワーモジュール。
適用例５の半導体パワーモジュールによれば、絶縁接合部は、テーパー形状に形成されている。従って、絶縁接合部を、簡易に、半導体素子側から多層基板側に向けて細くなる形状に形成できる。
［適用例６］
ビアおよび配線パターンを有する多層基板を製作し、
前記多層基板の第１の面上に、前記多層基板と半導体素子とを接合するための接合層を配置し、
前記半導体素子を、前記接合層上に配置し、
前記多層基板、前記接合層および前記半導体素子を、加熱圧着する、
半導体パワーモジュールの製造方法であって、
前記接合層の配置は、
前記多層基板と前記半導体素子とを絶縁する無機系材料からなる絶縁接合部を、前記第１の面上に配置し、
前記絶縁接合部における、前記ビアに対応する部位に、開口部を形成し、
前記絶縁接合部より薄い導電接合部を、前記開口部内に配置する工程を含み、
前記半導体素子の配置は、
前記半導体素子に形成されている突状部と前記導電接合部とが導通可能となるように、前記開口部内に前記突状部を嵌りこませて、前記半導体素子を前記接合層上に配置する工程を含み、
前記絶縁接合部と、前記導電接合部を、前記導電接合部の厚みを表すｄ１、前記絶縁接合部の厚みを表すｄ２、および、前記突状部の高さを表すｄ３が、ｄ３＞ｄ２−ｄ１ を満たす、
半導体パワーモジュールの製造方法。
ビアおよび配線パターンを有する多層基板を製作し、
前記多層基板の第１の面上に、前記多層基板と半導体素子とを接合するための接合層を配置し、
前記半導体素子を、前記接合層上に配置し、
前記多層基板、前記接合層および前記半導体素子を、加熱圧着する、
半導体パワーモジュールの製造方法であって、
前記接合層の配置は、
前記多層基板と前記半導体素子とを絶縁する無機系材料からなる絶縁接合部を、前記第１の面上に配置し、
前記絶縁接合部における、前記ビアに対応する部位に、開口部を形成し、
前記絶縁接合部より薄い導電接合部を、前記開口部内に配置する工程を含み、
前記半導体素子の配置は、
前記半導体素子に形成されている突状部と前記導電接合部とが導通可能となるように、前記開口部内に前記突状部を嵌りこませて、前記半導体素子を前記接合層上に配置する工程を含み、
前記絶縁接合部と、前記導電接合部を、前記導電接合部の厚みを表すｄ１、前記絶縁接合部の厚みを表すｄ２、および、前記突状部の高さを表すｄ３が、ｄ３＞ｄ２−ｄ１ を満たす、
半導体パワーモジュールの製造方法。
適用例６の半導体パワーモジュールの製造方法によれば、導電接合部、および絶縁接合部は、導電接合部の厚みをｄ１、絶縁接合部の厚みをｄ２、突状部の厚みをｄ３と表した際に、ｄ３＞ｄ２−ｄ１を満たすように形成されている。従って、突状部と導電接合部との電気的接続を確実に担保した状態で半導体素子を窪み部内へ配置できる。なお、接合層上への半導体素子の配置時に、半導体素子が接合層の表面より浮いた状態となるが、接合時の加熱により、突状部は溶融し、溶融した状態で加圧され、半導体素子と接合層とは空隙のない面で接合される。
［適用例７］
ビアおよび配線パターンを有する多層基板を製作し、
前記多層基板の第１の面上に、前記多層基板と半導体素子とを接合するための接合層を配置し、
前記半導体素子を、前記接合層上に配置し、
前記多層基板、前記接合層および前記半導体素子を、加熱圧着する、
半導体パワーモジュールの製造方法であって、
前記接合層の配置は、
前記多層基板と前記半導体素子とを絶縁する無機系材料からなる絶縁接合部を、前記第１の面上に配置し、
前記半導体素子が接合される端部から前記多層基板が接合される端部に向けて先細な形状となるように、前記絶縁接合部における、前記ビアに対応する部位に、開口部を形成し、
前記絶縁接合部より薄い導電接合部を、前記開口部内に配置する工程を含み、
前記半導体素子の配置は、
前記半導体素子に形成されている導電性の突状部と、前記導電接合部とが導通可能となるように、前記開口部内に前記突状部を嵌りこませて、前記半導体素子を前記接合層上に配置する工程を含む、
半導体パワーモジュールの製造方法。
ビアおよび配線パターンを有する多層基板を製作し、
前記多層基板の第１の面上に、前記多層基板と半導体素子とを接合するための接合層を配置し、
前記半導体素子を、前記接合層上に配置し、
前記多層基板、前記接合層および前記半導体素子を、加熱圧着する、
半導体パワーモジュールの製造方法であって、
前記接合層の配置は、
前記多層基板と前記半導体素子とを絶縁する無機系材料からなる絶縁接合部を、前記第１の面上に配置し、
前記半導体素子が接合される端部から前記多層基板が接合される端部に向けて先細な形状となるように、前記絶縁接合部における、前記ビアに対応する部位に、開口部を形成し、
前記絶縁接合部より薄い導電接合部を、前記開口部内に配置する工程を含み、
前記半導体素子の配置は、
前記半導体素子に形成されている導電性の突状部と、前記導電接合部とが導通可能となるように、前記開口部内に前記突状部を嵌りこませて、前記半導体素子を前記接合層上に配置する工程を含む、
半導体パワーモジュールの製造方法。
適用例７の半導体パワーモジュールの製造方法によれば、導電接合部を、半導体素子が接合される側から多層基板側に向けて細くなる形状に形成できる。従って、絶縁接合部と半導体素子との接触面積を、絶縁接合部が略柱状に形成されている場合の絶縁接合部と半導体素子との接触面積に比して広くできる。よって、多層基板と半導体素子との絶縁性能を確保しつつ、半導体素子から多層基板への熱拡散性能が向上された半導体パワーモジュールを製造できる。
［適用例８］
ビアおよび配線パターンを有する多層基板を製作し、
前記多層基板の第１の面上に、半導体素子を前記多層基板に接合するための接合層を配置し、
前記多層基板と前記接合層とを、前記接合層に含まれる有機成分の粘着力により接着する、
半導体素子の実装に用いられる回路基板の製造方法であって、
前記接合層の配置は、
前記多層基板と前記半導体素子とを絶縁するための、無機系材料からなる絶縁接合部を、前記第１の面上に配置し、
前記絶縁接合部の、前記ビアに対応する部位に、開口部を形成し、
前記絶縁接合部より薄い導電接合部を、前記開口部内に配置する工程を含み、
前記絶縁接合部と、前記導電接合部を、前記導電接合部の厚みを表すｄ１、前記絶縁接合部の厚みを表すｄ２、および、前記半導体素子に形成されている突状部の高さを表すｄ３が、ｄ３＞ｄ２−ｄ１ を満たす、
回路基板の製造方法。
ビアおよび配線パターンを有する多層基板を製作し、
前記多層基板の第１の面上に、半導体素子を前記多層基板に接合するための接合層を配置し、
前記多層基板と前記接合層とを、前記接合層に含まれる有機成分の粘着力により接着する、
半導体素子の実装に用いられる回路基板の製造方法であって、
前記接合層の配置は、
前記多層基板と前記半導体素子とを絶縁するための、無機系材料からなる絶縁接合部を、前記第１の面上に配置し、
前記絶縁接合部の、前記ビアに対応する部位に、開口部を形成し、
前記絶縁接合部より薄い導電接合部を、前記開口部内に配置する工程を含み、
前記絶縁接合部と、前記導電接合部を、前記導電接合部の厚みを表すｄ１、前記絶縁接合部の厚みを表すｄ２、および、前記半導体素子に形成されている突状部の高さを表すｄ３が、ｄ３＞ｄ２−ｄ１ を満たす、
回路基板の製造方法。
適用例８の回路基板の製造方法によれば、導電接合部、および絶縁接合部は、導電接合部の厚みをｄ１、絶縁接合部の厚みをｄ２、突状部の厚みをｄ３と表した際に、ｄ３＞ｄ２−ｄ１を満たすように形成されている。従って、突状部と導電接合部との電気的接続を確実に担保した状態で、半導体素子を窪み部内へ配置できる。なお、接合層上への半導体素子の配置時に、半導体素子が接合層の表面より浮いた状態となるが、接合時の加熱により、突状部は溶融し、溶融した状態で加圧され、半導体素子と接合層とは空隙のない面で接合される。
本発明において、上述した種々の態様は、適宜、組み合わせたり、一部を省略したりして適用することができる。
Ａ．第１実施例：
Ａ１．半導体パワーモジュールの概略構成：
図１は、第１実施例における半導体パワーモジュール１０の概略構成を示す断面図である。図２は、第１実施例における半導体パワーモジュール１０について説明する説明図である。半導体パワーモジュール１０は、セラミックス多層基板１００と、接合層１１０と、半導体素子１３０とを備える。
Ａ１．半導体パワーモジュールの概略構成：
図１は、第１実施例における半導体パワーモジュール１０の概略構成を示す断面図である。図２は、第１実施例における半導体パワーモジュール１０について説明する説明図である。半導体パワーモジュール１０は、セラミックス多層基板１００と、接合層１１０と、半導体素子１３０とを備える。
セラミックス多層基板１００は、セラミックス材料により形成されている。セラミックス材料としては、例えば、酸化アルミナ（Ａｌ2Ｏ3）、窒化アルミニウム（ＡｌＮ）、窒化珪素（Ｓｉ3Ｎ4）などが用いられる。セラミックス多層基板１００は、半導体素子が実装される第１の面１０５と、該面１０５と対向し、制御回路やコンデンサなどのその他の電子部品が搭載され得るもう一方の第２の面１０６間を電気的に接続するための内層ビアホール１０１と、配線パターン１０９と、第２の面１０６上に配置された外部接続用の電極端子１０４を備える。配線パターン１０９は、セラミックス多層基板１００の表面、内部の層の表面に形成されている。図１では、セラミックス多層基板１００の表面に形成された配線パターンは省略されている。また、セラミックス多層基板１００の第１の面１０５上、および第２の面１０６上には、半導体素子１３０やその他の電子部品を搭載するための電極ランド（図示省略）が形成されている。半導体素子１３０は、内層ビアホール１０１および配線パターン１０９を介して、第２の面１０６上に配置されている電極端子１０４と電気的に接続されている。
接合層１１０は、セラミックス多層基板１００の第１の面１０５上に配置され、導電接合部１１１と、絶縁接合部１１２および後述する半導体素子１３０の突状部１３５とからなる薄膜層である。接合層１１０は、第１の面１０５側の面が平滑に形成されている。なお、実施例において、突状部１３５を含まない状態についても、接合層１１０として説明する。
絶縁接合部１１２は、半導体素子１３０とセラミックス多層基板１００とを絶縁する。絶縁接合部１１２は、図２に示すように、セラミックス多層基板１００の第１の面１０５上に配置されており、内層ビアホール１０１に対応する部位１０７（太実線で示す）に開口部１１５が形成されている。換言すれば、絶縁接合部１１２は、セラミックス多層基板１００の第１の面１０５上であって、内層ビアホール１０１に対応する部位１０７を除く部位１０８（太破線で示す）上に配置されている。絶縁接合部１１２は、絶縁性の無機系材料を主成分としたガラス組成物で形成されている。絶縁性の無機系材料として、例えば、酸化珪素、酸化亜鉛などを用いてもよい。
導電接合部１１１は、半導体素子１３０とセラミックス多層基板１００とを電気的に接続する。導電接合部１１１は、図２に示すように、開口部１１５内であって、セラミックス多層基板１００の第１の面１０５上に配置されている。換言すれば、導電接合部１１１は、内層ビアホール１０１に対応する部位１０７上に配置されている。導電接合部１１１は、導電性の金属を主成分として形成されている。導電性の金属として、例えば、銅、銀、アルミニウム金属などを用いてもよい。導電接合部１１１は、少なくとも、第１の面１０５との接合面が平面状に形成されている。
接合層１１０は、また、図１に示すように、導電接合部１１１と絶縁接合部１１２により形成された窪み部１１６を有する。窪み部１１６は、後述する半導体素子１３０に形成されている金属製の突状部１３５の合計体積以上の容積を有し、図１および図２に示すように、導電接合部１１１の厚みをｄ１、絶縁接合部１１２の厚みをｄ２、突状部１３５の高さをｄ３、セラミックス多層基板１００の反りにより発生する、突状部１３５の高さバラつきの許容値をｄ４とすると、突状部１３５の高さｄ３は、絶縁接合部１１２と導電接合部１１１により形成される窪み部１１６の高さ（ｄ２−ｄ１）に対して、ｄ４を加えた大きさよりも大きくなるように、すなわちｄ３≧（ｄ２−ｄ１）＋ｄ４を満たすように設計される。
セラミックス多層基板１００は製造時に微小な反り等が生じることがあるので、窪み部１１６の厚み方向の高さと、突状部１３５の厚み方向の高さとを等しくすると、セラミックス多層基板１００の微小な反りの影響により、突状部１３５の窪み部１１６側の先端と対向する窪み部１１６との間に隙間が生じてしまうことがある。つまり、突状部１３５と導電接合部１１１との電気的接続が担保できなくなる。そのため、窪み部１１６の厚み方向の高さは、セラミックス多層基板１００の厚み方向の高さバラつきｄ４を考慮すること、つまり、ｄ３＞ｄ２−ｄ１を満たすことで窪み部１１６内への半導体素子１３０の配置時、突状部１３５と導電接合部１１１との電気的接続を確実に担保できる。セラミックス多層基板１００に微小な反り等が生じても、ｄ３−（ｄ２−ｄ１）以下の接合面の高さバラつきが許容される。
なお、説明の便宜上、上記では、ｄ１およびｄ２を、単に厚みと表しているが、導電接合部１１１や絶縁接合部１１２は、厚みが完全に均一ではないことがあるため、測定位置によって厚みにばらつきが生じることがある。また、半導体素子１３０の突状部１３５は、第１実施例に示すような平面状に形成されるだけでなく、例えば、球状に形成されることもある。そのため、ｄ１〜ｄ３を、以下のように定義してもよい。すなわち、ｄ１は、導電接合部１１１における、セラミックス多層基板１００の第１の面１０５から、導電接合部１１１の半導体素子１３０側の面までの距離の最大値を表し、ｄ２は、セラミックス多層基板１００の第１の面１０５から、絶縁接合部１１２の、半導体素子１３０側の面までの距離の最大値を表し、ｄ３は、半導体素子１３０の、接合層１１０との接合面からの、突状部１３５の積層方向の高さの最大値である。
半導体素子１３０は、電極パッド１３１と、金属製のバンプ１３３からなる突状部１３５を備える。電極パッド１３１は、例えば、金（Ａｕ）を主成分として形成されている。バンプ１３３は、電極パッド１３１上に、突状に形成されている。バンプ１３３は、予め、バンプ形状に加工された金属柱を所望の位置に配置することにより形成してもよいし、アルミニウム金属、酸化銀等の金属種を主成分とするペーストを、電極パッド１３１上に、フォトリソパターンにより転写する方法やスクリーン印刷により印刷する方法により形成してもよい。
半導体素子１３０は、突状部１３５が窪み部１１６内に収まるように、接合層１１０上に配置される。半導体素子１３０がセラミックス多層基板１００および接合層１１０と加熱、加圧により一体的に接合されると、セラミックス多層基板１００と半導体素子１３０とは、導電接合部１１１、突状部１３５、すなわち、バンプ１３３、電極パッド１３１を介して電気的に接続される。なお、説明の便宜上、各図では、バンプ１３３および導電接合部１１１は、接合前後において形状に変化なく記載されているが、バンプ１３３と導電接合部１１１は接合時の加熱変形により、窪み部１１６内にて、その空間部を充填するように変形し、絶縁接合部１１２と半導体素子１３０の界面が平面状に形成される。図１に示される窪み部１１６の容積と突状部１３５の体積との差は、半導体素子１３０との一体化前の窪み部１１６の容積よりも小さくなる。半導体素子１３０とセラミックス多層基板１００との接合強度は突状部１３５、導電接合部１１１に加え、絶縁接合部１１２により発揮され、半導体素子１３０の駆動時に発生する熱による各部材の熱膨張差に起因する応力は、導電接合部１１１および絶縁接合部１１２に分散される。この結果、半導体モジュールの耐久信頼性が向上する。また半導体素子１３０の稼働時に発生する熱は、突状部１３５、導電接合部１１１を介してセラミックス多層基板１００へ拡散されるとともに、絶縁接合部１１２を介してセラミックス多層基板１００へ拡散される。この結果、半導体素子の温度上昇が抑制される。
なお、突状部１３５および窪み部１１６は、突状部１３５の体積と窪み部１１６の容積とが等しくなるように形成されることが好ましいが、電気的接続が担保されていれば、窪み部１１６の容積＞突状部１３５の体積 であってもよい。
Ａ２．製造方法：
半導体パワーモジュール１０の製造方法を、図３〜図７を用いて説明する。図３は、第１実施例における半導体パワーモジュール１０の製造方法を説明する工程図である。
半導体パワーモジュール１０の製造方法を、図３〜図７を用いて説明する。図３は、第１実施例における半導体パワーモジュール１０の製造方法を説明する工程図である。
内層ビアホール１０１および配線パターン１０９が形成されたセラミックス多層基板１００を作製する（ステップＳ１０）。セラミックス多層基板１００の作製には、セラミックス多層基板１００の表面に、半導体素子１３０および他の電子部品を実装するための薄膜状の電極ランドを形成することを含む。電極ランドは、導電ペーストを用いた印刷法、物理蒸着（PVD：Physical Vapor Deposition）や化学蒸着（CVD: Chemical Vapor Deposition）により形成される。
作製されたセラミックス多層基板１００の第１の面１０５上に、絶縁接合部１１２を配置する（ステップＳ１２）。絶縁接合部１１２の配置工程について、図４を参照して説明する。
図４は、ステップＳ１２における絶縁接合部１１２の配置工程について説明する説明図である。絶縁接合部１１２の主成分である粉末ガラスと熱分解性の有機結着剤とを、有機溶媒や水などの溶媒を用いて混練してガラス粉末ペースト１１８を生成し、図４に示すように、セラミックス多層基板１００の第１の面１０５上に塗布する。
セラミックス多層基板１００上に形成された絶縁接合部１１２に、開口部１１５を形成する（ステップＳ１４）。開口部１１５の形成工程において、図５を参照して説明する。
図５は、ステップＳ１４における開口部１１５の形成工程について説明する説明図である。ガラス粉末ペースト（絶縁接合部１１２）が塗布されたセラミックス多層基板１００を、レジストが熱分解する温度（例えば、３００℃以上）、かつ、ガラス粉末の軟化点以下（例えば、６００℃以下）で加熱処理し、内層ビアホール１０１に対応する部位１０７に開口部１１５を形成する。
半導体素子１３０に形成されている導電性の突状部１３５の体積よりも大きな容積を有する窪み部１１６が、絶縁接合部１１２の開口部１１５内に形成されるように、絶縁接合部１１２より薄い導電接合部１１１を、開口部１１５内に配置する（ステップＳ１６）。具体的には、後述するステップＳ２２における加熱工程により溶融する金属種を主成分とするペーストを、スクリーン印刷により、開口部１１５内の一部に充填する。この際、導電接合部１１１と絶縁接合部１１２とにより窪み部１１６が形成されるように、ペーストを印刷する。
図６は、ステップＳ１６における導電接合部１１１の配置工程を説明する説明図である。スクリーン印刷機２００は、スクリーン２０２と、スキージ２０３と、スキージホルダー２０４とを備える。スクリーン２０２には、内層ビアホール１０１に対応する部位１０７、すなわち、絶縁接合部１１２に形成されている開口部１１５に対応する部位にのみ貫通孔が形成されている。金属を主成分とするペースト２５０をスクリーン２０２に載せ、スクリーン２０２上からスキージ２０３を摺動させる。こうすることにより、ペースト２５０はスクリーンの貫通孔を通過し、絶縁接合部１１２の開口部１１５内の、セラミックス多層基板１００の第１の面１０５上に転写される。導電接合部１１１が開口部１１５内に配置されると、絶縁接合部１１２の開口部１１５の内周面１１５ａと、導電接合部１１１の、セラミックス多層基板１００側の面と反対側の面１１１ａにより、窪み部１１６が形成される。
セラミックス多層基板１００と導電接合部１１１および絶縁接合部１１２は、予め印刷用ペーストに含まれる有機結着材の接合力により仮積層（接合）され、回路基板２０を構成している。
半導体素子１３０の電極パッド１３１上に、バンプ１３３を形成する（ステップＳ１８）。バンプ１３３は、電極パッド１３１とバンプ１３３の合計の体積が、窪み部１１６の容積以下となるように形成される。具体的には、アルミニウム金属や酸化銀、銅、ナノ金蔵、ハンダ合金のような、後述するステップＳ２０の加熱工程において溶融する金属種で形成された金属製のバンプを、電極パッド１３１上に配置する。バンプは、所望の位置にボール状に形成された金属を配置し、加熱処理により柱状形状とするボール搭載法により形成しても良いし、半導体素子１３０の予め対応する位置に、バンプとなる金属を転写する方法や、既述の金属種を主成分とするペーストを、スクリーン印刷により印刷する方法、フォトリソパターンによりマスキングを施しメッキ法により所望の位置に金属バンプを形成してもよい。
半導体素子１３０の突状部１３５が接合層１１０の窪み部１１６内に配置されるように、半導体素子１３０を接合層１１０上に配置し（ステップＳ２０）、セラミックス多層基板１００、接合層１１０および半導体素子１３０を加熱圧着して、半導体パワーモジュールを製造する（ステップＳ２２）。
図７は、第１実施例における半導体パワーモジュール１０の接合工程を説明する説明図である。図７に示すように、セラミックス多層基板１００、接合層１１０および半導体素子１３０を、加圧するとともに、導電接合部１１１、絶縁接合部１１２およびバンプ１３３が熱融着する温度に加熱する。こうすることにより、導電接合部１１１、絶縁接合部１１２、セラミックス多層基板１００の第１の面１０５が溶融し、セラミックス多層基板１００と接合層１１０の間、および、接合層１１０と半導体素子１３０の間は、空隙の存在しない均一な平面で拡散接合される。導電接合部１１１、絶縁接合部１１２が熱融着する温度とは、例えば、導電接合部１１１、バンプ１３３の材料として、融点６６０℃のアルミニウム金属を用い、絶縁接合部１１２の材料として軟化点６４０℃のＺｎＯ−Ｂ2Ｏ3−ＳｉＯ2ガラスを用いた場合には、両材料が熱融着する温度６７０℃に加熱し、接合層１１０を含むセラミックス多層基板と半導体素子１３０を１００ｋPa程度の圧力で加圧接合する。
加圧および加熱により、セラミックス多層基板１００と接合層１１０との接合面で原子の拡散が生じ、セラミックス多層基板１００と接合層１１０とは接合される。また、半導体素子１３０のバンプ１３３と導電接合部１１１とについても、加熱により両材料が溶融し、接合される。
セラミックス多層基板１００、接合層１１０、半導体素子１３０と直行する方向（セラミックス多層基板１００、接合層１１０および半導体素子１３０の積層方向）に切断した切断面は、化合物半導体とその表面の保護層よりなる半導体素子１３０と接合層１１０との界面、ならびに接合層１１０とセラミックス成分（アルミナ、窒化珪素、窒化アルミニウムなど）よりなるセラミックス多層基板１００の表面との界面が、図７に太実線で示すように、それぞれ略一直線状になるよう配置されており、気泡等の微少な欠陥を含まない。ミクロンオーダーの不可避なボイド等は、実施例における欠陥には含まれない。実施例において、欠陥と判断される気泡のサイズは、例えば、１００μｍ以上としてもよい。
以上説明した第１実施例の半導体パワーモジュール１０によれば、開口部１１５への突状部１３５の嵌りこみにおいて、導電接合部１１１の厚みｄ１、絶縁接合部１１２の厚みｄ２、および、突状部１３５の積層方向の厚みｄ３が、ｄ３＞ｄ２−ｄ１を満たすように形成されている。従って、窪み部１１６内への半導体素子１３０の配置時、突状部１３５と導電接合部１１１との電気的接続を確実に担保できる。
また、第１実施例の半導体パワーモジュール１０によれば、接合層１１０は、半導体素子１３０に形成されている突状部１３５の体積以上の容積を有する窪み部１１６を有しているので、回路基板２０への半導体素子１３０の実装時において、窪み部１１６内に半導体素子の突状部１３５が収容され、接合層１１０と半導体素子１３０との接合面はほぼ平面となる。また、セラミックス多層基板１００と接合層１１０とは平面で接合される。従って、セラミックス多層基板１００と接合層１１０との接合面、および、接合層１１０と半導体素子１３０との接合面における空隙の発生を抑制できる。従って、セラミックス多層基板１００と接合層１１０との接合強度および半導体素子からセラミックス多層基板１００への熱拡散性能の向上を図ることができる。
Ｂ．第２実施例：
Ｂ１．半導体パワーモジュールの概略構成：
図８および図９は、第２実施例における半導体パワーモジュール３０の構成を説明する断面図である。図８および図９に示すように、第２実施例の半導体パワーモジュール３０は、セラミックス多層基板３００と、接合層３１０と、半導体素子３３０を備える。第２実施例において、セラミックス多層基板３００、半導体素子３３０は、それぞれ、第１実施例のセラミックス多層基板１００、半導体素子１３０と同様の構成を備える。
Ｂ１．半導体パワーモジュールの概略構成：
図８および図９は、第２実施例における半導体パワーモジュール３０の構成を説明する断面図である。図８および図９に示すように、第２実施例の半導体パワーモジュール３０は、セラミックス多層基板３００と、接合層３１０と、半導体素子３３０を備える。第２実施例において、セラミックス多層基板３００、半導体素子３３０は、それぞれ、第１実施例のセラミックス多層基板１００、半導体素子１３０と同様の構成を備える。
半導体パワーモジュール３０は、第１実施例の半導体パワーモジュール１０と、接合層３１０の構成が異なる。接合層３１０は、導電接合部３１１と、絶縁接合部３１２と、導電接合部３１１および絶縁接合部３１２により形成される窪み部３１６と、を有する。接合層３１０の、セラミックス多層基板３００との接合面は、平面状に形成されている。
絶縁接合部３１２には、セラミックス多層基板３００の内層ビアホール３０１に対応する部位に開口部３１５が形成されている、絶縁接合部３１２は、図９の円Ａに示すように、半導体素子３３０側の端部からセラミックス多層基板３００側の端部に向けて先細なテーパー形状に形成されている。
窪み部３１６は、開口部３１５内に導電接合部３１１が配置されることにより形成される。窪み部３１６は、半導体素子３３０の電極パッド３３１とバンプ３３３とからなる突状部３３５の体積以上の容積を有する。
半導体パワーモジュール３０は、第１実施例の半導体パワーモジュール１０と同様の方法により製造してもよい。絶縁接合部３１２をスクリーン印刷により配置する際、半導体素子３３０側からセラミックス多層基板３００側に向けて細いテーパー形状となる貫通孔を有するスクリーンを用い、絶縁接合部３１２の材料であるガラス粉末のペーストを印刷する。こうすることにより、内層ビアホール３０１に対応する部位に、テーパー形状の開口部３１５を有する絶縁接合部３１２を形成できる。
次に、導電接合部３１１に対応する部位に貫通孔を有するスクリーンを用いて、開口部３１５内に、内層ビアホール３０１を覆うように、導電接合部３１１の材料となる金属種を主成分とするペーストを印刷する。この際、ペーストを、開口部３１５内の一部に充填する。こうすることにより、導電接合部３１１と絶縁接合部３１２により、窪み部３１６が形成される。
半導体素子３３０の電極パッド３３１上に、金属製のバンプ３３３を形成する。バンプ３３３は、電極パッド３３１とバンプ３３３との合計の体積が、窪み部３１６の容積以下となるように形成される。突状部３３５が窪み部３１６内に配置されるように、半導体素子３３０を接合層３１０上に配置し、セラミックス多層基板３００、接合層３１０および半導体素子３３０を加熱・加圧して接合する（図３のステップＳ２０に対応）。
第２実施例の半導体パワーモジュール３０によれば、接合層３１０の絶縁接合部３１２は、半導体素子４３０側からセラミックス多層基板１００側に向けて細いテーパー形状に形成されているので、第１実施例の絶縁接合部１１２に比して、絶縁接合部３１２と半導体素子３３０との接触面積が広くなる。従って、第１実施例の半導体パワーモジュール１０に比して、半導体素子３３０から接合層３１０への熱拡散性能が高くなる。よって、セラミックス多層基板４００と半導体素子４３０との絶縁性能を確保しつつ、熱拡散性能を向上でき、半導体素子４３０の放熱を促進できる。
また、絶縁接合部３１２を半導体素子３３０と直接接合される面側の面積が広くなるように形成することで、半導体素子３３０と接合層３１０が形成されたセラミックス多層基板３００との接合時に半導体素子３３０と絶縁接合部３１２の接合面積がバンプ３３３の変形による充填度合いに左右されずに十分に補償される。この結果、半導体素子３３０とセラミックス多層基板３００の接合強度は生産ロットによるバラつきがない安定した強度が保障される。
Ｃ．変形例：
Ｃ１．変形例１：
図１０は、変形例１における半導体パワーモジュール４０の概略構成を示す説明図である。半導体パワーモジュール４０は、回路基板４５と、半導体素子４３０とを備える。回路基板４５は、セラミックス多層基板４００と、接合層４１０と、拡散層４２０とを備え、接合層４１０は、導電接合部４１１と絶縁接合部４１２を備える。変形例１において、セラミックス多層基板４００、接合層４１０、導電接合部４１１および半導体素子４３０は、第１実施例のセラミックス多層基板１００、接合層１１０、導電接合部１１１および半導体素子１３０と同様の構成を備える。
Ｃ１．変形例１：
図１０は、変形例１における半導体パワーモジュール４０の概略構成を示す説明図である。半導体パワーモジュール４０は、回路基板４５と、半導体素子４３０とを備える。回路基板４５は、セラミックス多層基板４００と、接合層４１０と、拡散層４２０とを備え、接合層４１０は、導電接合部４１１と絶縁接合部４１２を備える。変形例１において、セラミックス多層基板４００、接合層４１０、導電接合部４１１および半導体素子４３０は、第１実施例のセラミックス多層基板１００、接合層１１０、導電接合部１１１および半導体素子１３０と同様の構成を備える。
絶縁接合部４１２は、絶縁性能が低下しない程度に、金属材料もしくは無機系材料よりなるフィラー４１５を含むことが望ましい。金属フィラーもしくは無機系フィラー４１５が含有されていることにより、絶縁接合部４１２の伝熱性能が向上する。絶縁接合部４１２は、フィラー４１５が含有されていること以外は、第１実施例の絶縁接合部１１２と同様の構成を備える。
拡散層４２０は、セラミックス多層基板４００と接合層４１０との拡散接合により形成される層である。拡散層４２０は、導電拡散部４２１と絶縁拡散部４２２を備える。導電拡散部４２１は、セラミックス多層基板４００と接合層４１０の導電接合部４１１との拡散接合により形成される。絶縁拡散部４２２は、セラミックス多層基板４００と、接合層４１０の絶縁接合部４１２との拡散接合により形成される。絶縁拡散部４２２には、絶縁接合部４１２と同様に、フィラー４１５が含有されていてもよい。なお、図１０では、説明の便宜上、導電拡散部４２１と絶縁拡散部４２２の境界は明確に記載されているが、導電拡散部４２１と絶縁拡散部４２２の境界は曖昧であってもよい。
図１１は、変形例１における接合層４１０の配置工程について説明する説明図である。この配置工程は、第１実施例の図３のステップＳ１０に続く処理である。
セラミックス多層基板４００の第１の面４０５上であって、内層ビアホール４０１に対応する部位４０７に、導電接合部４１１を配置する。具体的には、図３のステップＳ２０における加熱工程により溶融する金属種を主成分とするペーストを、セラミックス多層基板４００の第１の面４０５の部位４０７に、スクリーン印刷により形成する。スクリーン印刷に代えて、フォトリソパターンにより転写する方法を用いてもよい。
導電接合部４１１を配置したセラミックス多層基板４００の第１の面４０５上であって、部位４０７とは異なる部位４０８に絶縁接合部４１２を配置する。
具体的には、粉末ガラスと熱分解性の有機結着剤とを、有機溶媒や水などの溶媒を用いて混練してガラス粉末ペーストを生成し、ガラス粉末ペーストを、セラミックス多層基板４００の第１の面４０５上の、導電接合部４１１の空隙を埋めるように、部位４０８に、スクリーン印刷によりに印刷する。この際、絶縁接合部４１２を構成するガラス粉末ペーストを、導電接合部４１１より厚みを有するように印刷する。
上述のように導電接合部４１１および絶縁接合部４１２を配置することにより、窪み部４１６（図１０）が形成される。
変形例１の半導体パワーモジュール４０によれば、セラミックス多層基板４００と接合層４１０の拡散接合時に、セラミックス多層基板４００と接合層４１０の間に、拡散層４２０が形成される。従って、セラミックス多層基板４００と接合層４１０との接合強度を向上できる。
また、変形例１の半導体パワーモジュール４０によれば、接合層４１０の絶縁接合部４１２および拡散層４２０の絶縁拡散部４２２にフィラー４１５が含まれるので、半導体素子４３０からセラミックス多層基板４００への熱拡散性能を向上できる。
Ｃ２.変形例２：
図１２は、変形例２における半導体パワーモジュール５０を示す平面図である。図１３は、変形例２における半導体パワーモジュール５０を示す断面図である。図１３は、図１２におけるＢ−Ｂ断面で切断した断面を示す。
図１２は、変形例２における半導体パワーモジュール５０を示す平面図である。図１３は、変形例２における半導体パワーモジュール５０を示す断面図である。図１３は、図１２におけるＢ−Ｂ断面で切断した断面を示す。
変形例２の半導体パワーモジュール５０は、図１２および図１３に示すように、セラミックス多層基板５００と、接合層５１０と、複数（変形例２では６個）の半導体素子５３０を備える。接合層５１０は、導電接合部５１１と絶縁接合部５１２を備える。半導体素子５３０は、電極パッド５３１とバンプ５３３とからなる突状部５３５を備える。変形例２において、セラミックス多層基板５００、接合層５１０、導電接合部５１１、絶縁接合部５１２および各半導体素子５３０は、それぞれ、第１実施例のセラミックス多層基板１００、接合層１１０、導電接合部１１１、絶縁接合部１１２および半導体素子１３０と同様の構成を備える。
一般的に、従来のＳｉ系半導体素子からＳｉＣ等の化合物半導体素子を用いる事による半導体素子の発熱許容量の増大に対応するために、半導体素子の周辺部材に対する高耐熱性、一方でモジュールとして放熱部品の小型化要求などへの対応のために高熱拡散性が求められている。変形例２の半導体パワーモジュール５０は、接合層５１０が平面状に形成されているので、半導体素子５３０とセラミックス多層基板５００とは耐熱特性や熱拡散性が低い有機系材料を介さず、耐熱特性や熱拡散性に優れる無機系材料により形成された平面で接合される。従って、半導体素子５３０からセラミックス多層基板５００への熱拡散性能が向上されるので、３００℃以下程度の高温域で使用される化合物半導体素子（半導体素子５３０）を、高密度に複数搭載した信頼性の高い半導体パワーモジュール５０を提供できる。
Ｃ３．変形例３：
第１実施例における、半導体パワーモジュール１０の製造方法（図３）に変えて、以下の方法によって、半導体パワーモジュール１０を製造してもよい。以下に、ステップＳ１０に続く処理を説明する。なお、各部材の符号は、第１実施例の符号を用いる。
第１実施例における、半導体パワーモジュール１０の製造方法（図３）に変えて、以下の方法によって、半導体パワーモジュール１０を製造してもよい。以下に、ステップＳ１０に続く処理を説明する。なお、各部材の符号は、第１実施例の符号を用いる。
絶縁接合部１１２を形成する。具体的には、粉末ガラスと熱分解性の有機結着剤（例えば８０℃程度の温度で軟化し、２５０℃程度の温度で熱分解するブチラール系バインダ）とを、有機溶媒や水などの溶媒を用いて混練してスラリーを形成し、スラリーを、ドクターブレード法によるシートキャスティング、押し出し成型などの手法により、シート形状に成型する。シートの、導電接合部１１１に対応する部位に、レーザーまたはマイコンパンチなどの機械加工により開口部１１５を形成する。このように、絶縁接合部１１２は、開口部１１５が形成されたガラスシートとして作製される。
絶縁接合部１１２の所望の面に、セラミックス多層基板１００の第１の面１０５が対向するように、セラミックス多層基板１００を配置し、両者を絶縁接合部シートに含まれる有機結着材の軟化温度以上に加熱、加圧することでシート状に形成された絶縁接合部１１２に含まれる有機結着材の結合力により仮接着させる。
次に、導電接合部１１１を形成する。具体的には、上記作製された絶縁接合部１１２の貫通孔に、導電接合部１１１を形成するペーストをスクリーン印刷により一部充填する。ペーストは、金属を主成分としており、例えば、アルミニウム金属や酸化銀、銅、ナノ金属、ハンダ合金のような、図３のステップＳ２２における加熱工程により溶融する金属種と、熱分解性の有機結着剤とを、有機溶媒や水などの溶媒を用いて混練することにより形成される。なお、ペーストの充填には、スクリーン印刷に限られず、例えば、ディスペンサーによる吐出などの方法を用いてもよい。開口部１１５内に導電接合部１１１が配置されることにより、窪み部１１６が形成される。
接合層１１０の、窪み部１１６が形成されている面に、突状部１３５を窪み部１１６に合わせ、半導体素子１３０を配置する。以上の通り積層されたセラミックス多層基板１００、導電接合部１１１、絶縁接合部１１２に対し、半導体素子１３０を絶縁接合部１１２および導電接合部１１１を構成する主成分であるガラス、金属の融点以上の温度に加熱の上、加圧接合して、絶縁接合部１１２に含まれる有機結着材成分を熱分解により除去した上で半導体パワーモジュール１０を製造する（図３のステップＳ２２）。
以上説明した製造方法によっても、平面状の接合層１１０を作製できる。従って、半導体素子１３０と接合層１１０、接合層１１０とセラミックス多層基板１００とを面で接合することができ、半導体素子１３０からセラミックス多層基板１００への熱伝導性能、および、セラミックス多層基板１００と半導体素子１３０との接合強度を向上することができる。
Ｃ４.変形例４：
第１実施例では、セラミックス多層基板１００と導電接合部１１１および絶縁接合部１１２を予め有機結着材の接合力により仮積層した上で半導体素子１３０を積層して、加圧および加熱を行い接合しているが、例えば、シート状に形成された絶縁接合部１１２に形成された空孔を導電接合部１１１で予め穴埋めして形成されたシートを作製し、セラミックス多層基板１００と半導体素子１３０で矜持した上で加熱、圧着する事で、半導体パワーモジュール１０を作製してもよい。こうすれば、接合層１１０に含まれる有機結着材の添加量を減少させる事が可能となり、有機残渣による接合層１１０の劣化などを防ぐ事ができる。
第１実施例では、セラミックス多層基板１００と導電接合部１１１および絶縁接合部１１２を予め有機結着材の接合力により仮積層した上で半導体素子１３０を積層して、加圧および加熱を行い接合しているが、例えば、シート状に形成された絶縁接合部１１２に形成された空孔を導電接合部１１１で予め穴埋めして形成されたシートを作製し、セラミックス多層基板１００と半導体素子１３０で矜持した上で加熱、圧着する事で、半導体パワーモジュール１０を作製してもよい。こうすれば、接合層１１０に含まれる有機結着材の添加量を減少させる事が可能となり、有機残渣による接合層１１０の劣化などを防ぐ事ができる。
Ｃ５．変形例５：
突状部１３５は、窪み部１１６の積層方向の深さよりも大きい高さを有していてもよい。こうすれば、窪み部１１６内への半導体素子１３０の配置時、突状部１３５と導電接合部１１１との電気的接続を確実に担保できる。なお、突状部１３５が、窪み部１１６の積層方向の深さよりも大きい高さを有するように形成されている場合、接合層１１０上への半導体素子１３０の配置時に、半導体素子１３０が接合層１１０の表面より浮いた状態となるが、接合時の加熱により、バンプ１３３は溶融し、溶融した状態で加圧され、半導体素子１３０と接合層１１０とは空隙のない面で接合される。
突状部１３５は、窪み部１１６の積層方向の深さよりも大きい高さを有していてもよい。こうすれば、窪み部１１６内への半導体素子１３０の配置時、突状部１３５と導電接合部１１１との電気的接続を確実に担保できる。なお、突状部１３５が、窪み部１１６の積層方向の深さよりも大きい高さを有するように形成されている場合、接合層１１０上への半導体素子１３０の配置時に、半導体素子１３０が接合層１１０の表面より浮いた状態となるが、接合時の加熱により、バンプ１３３は溶融し、溶融した状態で加圧され、半導体素子１３０と接合層１１０とは空隙のない面で接合される。
以上、本発明の種々の実施例について説明したが、本発明はこれらの実施例に限定されず、その趣旨を逸脱しない範囲で種々の構成をとることができる。
１０、３０、４０、５…半導体パワーモジュール
２０、４５…セラミックス回路基板
１００…セラミックス多層基板
１０１…内層ビアホール
１０４…電極端子
１０５…第１の面
１０６…第２の面
１０９…配線パターン
１１０…接合層
１１１…導電接合部
１１２…絶縁接合部
１１５…開口部
１１６…窪み部
１３０…半導体素子
１３１…電極パッド
１３３…バンプ
１３５…突状部
２００…スクリーン印刷機
２０２…スクリーン
２０３…スキージ
２０４…スキージホルダー
２５０…ペースト
３００…セラミックス多層基板
３０１…内層ビアホール
３１０…接合層
３１１…導電接合部
３１２…絶縁接合部
３１５…開口部
３１６…窪み部
３３０…半導体素子
３３１…電極パッド
３３３…バンプ
３３５…突状部
４００…セラミックス多層基板
４０１…内層ビアホール
４０５…第１の面
４１０…接合層
４１１…導電接合部
４１２…絶縁接合部
４１５…フィラー
４１６…窪み部
４２０…拡散層
４２１…導電拡散部
４２２…絶縁拡散部
４３０…半導体素子
５００…セラミックス多層基板
５１０…接合層
５１１…導電接合部
５１２…絶縁接合部
５３０…半導体素子
２０、４５…セラミックス回路基板
１００…セラミックス多層基板
１０１…内層ビアホール
１０４…電極端子
１０５…第１の面
１０６…第２の面
１０９…配線パターン
１１０…接合層
１１１…導電接合部
１１２…絶縁接合部
１１５…開口部
１１６…窪み部
１３０…半導体素子
１３１…電極パッド
１３３…バンプ
１３５…突状部
２００…スクリーン印刷機
２０２…スクリーン
２０３…スキージ
２０４…スキージホルダー
２５０…ペースト
３００…セラミックス多層基板
３０１…内層ビアホール
３１０…接合層
３１１…導電接合部
３１２…絶縁接合部
３１５…開口部
３１６…窪み部
３３０…半導体素子
３３１…電極パッド
３３３…バンプ
３３５…突状部
４００…セラミックス多層基板
４０１…内層ビアホール
４０５…第１の面
４１０…接合層
４１１…導電接合部
４１２…絶縁接合部
４１５…フィラー
４１６…窪み部
４２０…拡散層
４２１…導電拡散部
４２２…絶縁拡散部
４３０…半導体素子
５００…セラミックス多層基板
５１０…接合層
５１１…導電接合部
５１２…絶縁接合部
５３０…半導体素子
Claims (3)
- ビアおよび配線パターンを有するセラミックス多層基板である多層基板を製作し、
前記多層基板の第１の面上に、前記多層基板と半導体素子とを接合するための接合層を配置し、
前記半導体素子を、前記接合層上に配置し、
前記多層基板、前記接合層および前記半導体素子を、加熱圧着する、
半導体パワーモジュールの製造方法であって、
前記接合層の配置は、
前記多層基板と前記半導体素子とを絶縁する無機系材料からなる絶縁接合部であって、ガラス組成物を含む絶縁接合部を、前記第１の面上に配置し、
前記絶縁接合部における、前記ビアに対応する部位に、開口部を形成し、
前記絶縁接合部より薄い導電接合部を、前記開口部内に配置する工程を含み、
前記半導体素子の配置は、
前記半導体素子に形成されている突状部と前記導電接合部とが導通可能となるように、前記開口部内に前記突状部を嵌りこませて、前記半導体素子を前記接合層上に配置する工程を含み、
前記加熱圧着は、前記ガラス組成物の融点以上の温度であって、有機成分を熱分解により除去可能な温度で実行され、
前記導電接合部の厚みを表すｄ１、前記絶縁接合部の厚みを表すｄ２、および、前記突状部の高さを表すｄ３が、ｄ３＞ｄ２−ｄ１ を満たす、
半導体パワーモジュールの製造方法。
- ビアおよび配線パターンを有するセラミックス多層基板である多層基板を製作し、
前記多層基板の第１の面上に、前記多層基板と半導体素子とを接合するための接合層を配置し、
前記半導体素子を、前記接合層上に配置し、
前記多層基板、前記接合層および前記半導体素子を、加熱圧着する、
半導体パワーモジュールの製造方法であって、
前記接合層の配置は、
前記多層基板と前記半導体素子とを絶縁する無機系材料からなる絶縁接合部であって、ガラス組成物を含む絶縁接合部を、前記第１の面上に配置し、
前記半導体素子が接合される端部から前記多層基板が接合される端部に向けて先細な形状となるように、前記絶縁接合部における、前記ビアに対応する部位に、開口部を形成し、
前記絶縁接合部より薄い導電接合部を、前記開口部内に配置する工程を含み、
前記半導体素子の配置は、
前記半導体素子に形成されている導電性の突状部と、前記導電接合部とが導通可能となるように、前記開口部内に前記突状部を嵌りこませて、前記半導体素子を前記接合層上に配置する工程を含み、
前記加熱圧着は、前記ガラス組成物の融点以上の温度であって、有機成分を熱分解により除去可能な温度で実行され、
前記導電接合部の厚みを表すｄ１、前記絶縁接合部の厚みを表すｄ２、および、前記突状部の高さを表すｄ３が、ｄ３＞ｄ２−ｄ１を満たす、
半導体パワーモジュールの製造方法。
- ビアおよび配線パターンを有するセラミックス多層基板である多層基板を製作し、
前記多層基板の第１の面上に、半導体素子を前記多層基板に接合するための接合層であって、ガラス組成物を含む接合層を配置し、
前記多層基板と前記接合層とを、前記接合層に含まれる有機成分の粘着力により接着し、
前記多層基板、前記接合層および前記半導体素子を、前記ガラス組成物の融点以上の温度で加熱圧着して前記有機成分を熱分解により除去する、
半導体素子の実装に用いられる回路基板の製造方法であって、
前記接合層の配置は、
前記多層基板と前記半導体素子とを絶縁するための、無機系材料からなる絶縁接合部を、前記第１の面上に配置し、
前記絶縁接合部の、前記ビアに対応する部位に、開口部を形成し、
前記絶縁接合部より薄い導電接合部を、前記開口部内に配置する工程を含み、
前記導電接合部の厚みを表すｄ１、前記絶縁接合部の厚みを表すｄ２、および、前記半導体素子に形成されている突状部の高さを表すｄ３が、ｄ３＞ｄ２−ｄ１を満たす、
回路基板の製造方法。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2011168296A JP5715002B2 (ja) | 2011-08-01 | 2011-08-01 | 回路基板の製造方法、半導体パワーモジュールの製造方法 |
| PCT/JP2012/004865 WO2013018357A1 (ja) | 2011-08-01 | 2012-07-31 | 半導体パワーモジュール、半導体パワーモジュールの製造方法、回路基板 |
| DE112012003214.4T DE112012003214T5 (de) | 2011-08-01 | 2012-07-31 | Halbleiter-Leistungsmodul, Herstellungsverfahren für Halbleiter-Leistungsmodul und Schaltkreissubstrat |
| US14/234,323 US20140138850A1 (en) | 2011-08-01 | 2012-07-31 | Semiconductor power module, production method of semiconductor power module and circuit board |
| KR1020147002291A KR20140047097A (ko) | 2011-08-01 | 2012-07-31 | 반도체 파워 모듈, 반도체 파워 모듈의 제조 방법, 회로 기판 |
| CN201280037978.4A CN103733330A (zh) | 2011-08-01 | 2012-07-31 | 半导体功率模块、半导体功率模块的制造方法、电路板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2011168296A JP5715002B2 (ja) | 2011-08-01 | 2011-08-01 | 回路基板の製造方法、半導体パワーモジュールの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2013033803A JP2013033803A (ja) | 2013-02-14 |
| JP5715002B2 true JP5715002B2 (ja) | 2015-05-07 |
Family
ID=47789455
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2011168296A Expired - Fee Related JP5715002B2 (ja) | 2011-08-01 | 2011-08-01 | 回路基板の製造方法、半導体パワーモジュールの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP5715002B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6500562B2 (ja) * | 2015-03-31 | 2019-04-17 | アイシン・エィ・ダブリュ株式会社 | 半導体モジュール |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04345041A (ja) * | 1991-05-22 | 1992-12-01 | Nitto Denko Corp | 半導体素子の実装構造 |
| JPH10209205A (ja) * | 1997-01-27 | 1998-08-07 | Matsushita Electric Ind Co Ltd | チップの実装構造 |
| JPH11214571A (ja) * | 1998-01-28 | 1999-08-06 | Kyocera Corp | 半導体素子実装用シート |
| JP3451987B2 (ja) * | 1998-07-01 | 2003-09-29 | 日本電気株式会社 | 機能素子及び機能素子搭載用基板並びにそれらの接続方法 |
| JP2000100868A (ja) * | 1998-09-22 | 2000-04-07 | Toshiba Corp | 半導体装置およびその製造方法 |
| JP2003163323A (ja) * | 2001-11-27 | 2003-06-06 | Sony Corp | 回路モジュール及びその製造方法 |
| JP2006066582A (ja) * | 2004-08-26 | 2006-03-09 | Sumitomo Electric Ind Ltd | 半導体装置、半導体モジュール及び半導体装置の製造方法 |
| JP4353117B2 (ja) * | 2005-03-18 | 2009-10-28 | パナソニック電工株式会社 | 微小電子機械デバイスとその加工方法 |
| JP2011124368A (ja) * | 2009-12-10 | 2011-06-23 | Renesas Electronics Corp | 半導体装置及びその製造方法 |
-
2011
- 2011-08-01 JP JP2011168296A patent/JP5715002B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2013033803A (ja) | 2013-02-14 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP5100081B2 (ja) | 電子部品搭載多層配線基板及びその製造方法 | |
| US6132543A (en) | Method of manufacturing a packaging substrate | |
| WO2013035337A1 (ja) | 半導体モジュール、回路基板 | |
| US20140138850A1 (en) | Semiconductor power module, production method of semiconductor power module and circuit board | |
| WO2012096277A1 (ja) | 樹脂封止型モジュール | |
| US8274153B2 (en) | Electronic component built-in wiring substrate | |
| US9338886B2 (en) | Substrate for mounting semiconductor, semiconductor device and method for manufacturing semiconductor device | |
| WO2013027718A1 (ja) | 部品実装プリント基板及びその製造方法 | |
| JP2006302930A (ja) | 配線基板とそれを用いた電子部品実装体およびそれらの製造方法 | |
| US7827681B2 (en) | Method of manufacturing electronic component integrated substrate | |
| JP5179856B2 (ja) | 配線基板内蔵用部品及びその製造方法、配線基板 | |
| US11903120B2 (en) | Radio frequency module | |
| JP5454681B2 (ja) | モジュール基板およびその製造方法 | |
| JP4460341B2 (ja) | 配線基板およびその製造方法 | |
| JP2013051389A (ja) | 回路基板、半導体パワーモジュール、製造方法 | |
| JP2013197258A (ja) | 回路基板、半導体モジュールの製造方法 | |
| JPWO2007138771A1 (ja) | 半導体装置、電子部品モジュールおよび半導体装置の製造方法 | |
| TW201125089A (en) | Semiconductor device and manufacturing method thereof | |
| JP5397012B2 (ja) | 部品内蔵配線板、部品内蔵配線板の製造方法 | |
| JP5539453B2 (ja) | 電子部品搭載多層配線基板及びその製造方法 | |
| JP5715002B2 (ja) | 回路基板の製造方法、半導体パワーモジュールの製造方法 | |
| JP5381175B2 (ja) | 半導体装置及び半導体装置の製造方法 | |
| JP4597561B2 (ja) | 配線基板およびその製造方法 | |
| JP3618060B2 (ja) | 半導体素子搭載用配線基板およびこれを用いた半導体装置 | |
| WO2013018357A1 (ja) | 半導体パワーモジュール、半導体パワーモジュールの製造方法、回路基板 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20131001 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20140729 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20140924 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20141118 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20150203 |
|
| A911 | Transfer of reconsideration by examiner before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20150212 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20150304 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20150312 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 5715002 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| LAPS | Cancellation because of no payment of annual fees |