JP5680595B2 - コンピュータ読み取り可能なマスクシュリンク制御プロセッサ - Google Patents
コンピュータ読み取り可能なマスクシュリンク制御プロセッサ Download PDFInfo
- Publication number
- JP5680595B2 JP5680595B2 JP2012173922A JP2012173922A JP5680595B2 JP 5680595 B2 JP5680595 B2 JP 5680595B2 JP 2012173922 A JP2012173922 A JP 2012173922A JP 2012173922 A JP2012173922 A JP 2012173922A JP 5680595 B2 JP5680595 B2 JP 5680595B2
- Authority
- JP
- Japan
- Prior art keywords
- shape
- reticle
- layer
- layout
- patterned photoresist
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- G—PHYSICS
- G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
- G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
- G03F1/00—Originals for photomechanical production of textured or patterned surfaces, e.g., masks, photo-masks, reticles; Mask blanks or pellicles therefor; Containers specially adapted therefor; Preparation thereof
- G03F1/36—Masks having proximity correction features; Preparation thereof, e.g. optical proximity correction [OPC] design processes
-
- G—PHYSICS
- G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
- G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
- G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
- G03F7/70—Microphotolithographic exposure; Apparatus therefor
- G03F7/70425—Imaging strategies, e.g. for increasing throughput or resolution, printing product fields larger than the image field or compensating lithography- or non-lithography errors, e.g. proximity correction, mix-and-match, stitching or double patterning
- G03F7/70433—Layout for increasing efficiency or for compensating imaging errors, e.g. layout of exposure fields for reducing focus errors; Use of mask features for increasing efficiency or for compensating imaging errors
- G03F7/70441—Optical proximity correction [OPC]
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Preparing Plates And Mask In Photomechanical Process (AREA)
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
- Respiratory Apparatuses And Protective Means (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Apparatus For Radiation Diagnosis (AREA)
- Document Processing Apparatus (AREA)
Description
図7は、パターン化フォトレジスト層704を示す上面図である。パターン化フォトレジスト層は、3つの細い長方形の開口部708と、楕円形部分716を有する大きい長方形の開口部712と、円形部分724を有する開いた形状720とを備える。図8は、パターン化フォトレジスト層804の側壁の上に側壁層を形成した後のパターン化フォトレジスト層804を示す上面図である。それらの側壁は、一様に寸法を小さくした同じ形状が得られるような均等な方法でCDを低減していないことに注意されたい。その代わり、図8に示すように、形状の幅およびレイアウトに応じて、異なるサイズおよび形の形状について、CDのシュリンクに偏りが生じている。図8からわかるように、間隔の異なる線は、シュリンクのしかたが異なる。さらに、円形部分824は、円形状を維持するが、楕円形部分816は、短軸よりも長軸に沿った方向に大きく拡大される。また。線808の角は、x軸およびy軸方向の両方に拡大されて、線の側壁よりも大きく拡大し、丸い突出部832を形成する。同様の理由で、他の角も、他の丸い突出部836を形成する。
図4Aないし4Fに示した例において、少なくとも2つの別個のパターン化フォトレジスト層を必要とする少なくとも2つのエッチング処理を用いた場合には、レチクルおよびアライメントの問題に対処する必要がある。この例では、レチクルをピッチの約半分だけずらせば(移動させれば)、第1のエッチング用のパターン化フォトレジスト層を形成するためのレチクルを、第2のエッチングに用いてよい。2つのパターン化フォトレジスト層のアライメント(第1および第2の露光に同じレチクルを用いた場合)は、従来のボックスインボックス・アライメントを用いると、問題が生じる。例えば、第1のマスクおよびシュリンクの後に、アライメントボックスの寸法は、線および空間がシュリンクされたのと同じ200nmだけ低減される。ここで、半分のピッチを実現するために、第2のパターン化フォトレジスト層が、元々の線および空間のピッチに対して200nmずらされる場合、第2のパターン化フォトレジスト層のアライメントは、実際には、400nmだけ調整される必要がある。通常、リソグラフィのツールは、これらのアライメントキーを整列させるよう構成されており、位置ずれさせることは、従来の方法における変更を必要とし、混乱の元であって、潜在的に大きな歩留まり損失となりうる。アライメントの調整は、xおよびy方向の両方について行う必要があるため、この問題は大きくなる。
本発明の一実施形態を利用するシステムの一例として、図12に示すシステム1200が、複数マスクエッチング処理のためのレチクルの準備に用いられると共に、シュリンク制御の規則の変更についての検証を行うために用いられる。形状の配置に関する形状レイアウトが、レイアウト1204において、作成および/または提示される(工程1104)。この実施形態において、レチクルレイアウト1208は、複数エッチング処理で用いるために、形状レイアウトから少なくとも2つのレチクルレイアウトを生成する(工程1108)。レチクルレイアウトは、形状レイアウトから複数のレチクルを生成できると共に、用いられるシュリンク処理に従って形状を拡大できるコンピュータコードを必要とする。
図12に示したシステムにおいて図11の処理を利用する具体的な例では、最初に、1204において、形状レイアウトが準備される(工程1104)。図13は、形状レイアウトを示す上面図であり、ウエハ内にエッチングされる形状1308を備えた形状パターン1304を示している。形状レイアウトのピッチPFは、図に示すように、形状レイアウトの形状間の最小ピッチである。形状レイアウトは、レチクルレイアウトプロセッサ1208に供給され、レチクルレイアウトプロセッサ1208は、形状レイアウトから少なくとも2つの(複数の)レチクルレイアウトを生成する(工程1108)。
Claims (2)
- 形状レイアウトを受信する工程と、
前記形状レイアウトに対してシュリンク補正を実行して、シュリンク補正済みレチクルレイアウトを形成する工程と、
前記シュリンク補正済みレチクルレイアウトに基づいてウエハ上にパターン化層を形成する工程と、
前記パターン化層を覆うように側壁層を形成する工程と、
前記パターン化層の下に配置された基板内に形状をエッチングする工程とを備え、
前記形状レイアウトに対してシュリンク補正を実行する前記工程は、
前記形状レイアウトから複数のレチクルレイアウトとして、少なくとも第1及び第2のレチクルレイアウトを生成する工程と、
前記複数のレチクルレイアウトの各々に対してシュリンク補正を実行する工程とを備え、
前記第1のレチクルレイアウトに基づくパターン化層の形成の後に、前記側壁層を形成する工程と、前記エッチングする工程とが実行され、
前記第2のレチクルレイアウトに基づくパターン化層は、前記第1のレチクルレイアウトの後に実行されたエッチングによって形成された形状の上に形成され、
前記第2のレチクルレイアウトに基づくパターン化層の形成の後に、前記側壁層を形成する工程と、前記エッチングする工程とが実行される
方法。 - 形状レイアウトを受信する工程と、
前記形状レイアウトに対してシュリンク補正を実行して、シュリンク補正済みレチクルレイアウトを形成する工程と、
前記シュリンク補正済みレチクルレイアウトに基づいてウエハ上にパターン化層を形成する工程と、
前記パターン化層を覆うように側壁層を形成する工程と、
前記パターン化層の下に配置された基板内に形状をエッチングする工程と
を実行するためのコードを備える装置であって、
前記形状レイアウトに対してシュリンク補正を実行する前記工程は、
前記形状レイアウトから複数のレチクルレイアウトとして、少なくとも第1及び第2のレチクルレイアウトを生成する工程と、
前記複数のレチクルレイアウトの各々に対してシュリンク補正を実行する工程とを備え、
前記第1のレチクルレイアウトに基づくパターン化層の形成の後に、前記側壁層を形成する工程と、前記エッチングする工程とが実行され、
前記第2のレチクルレイアウトに基づくパターン化層は、前記第1のレチクルレイアウトの後に実行されたエッチングによって形成された形状の上に形成され、
前記第2のレチクルレイアウトに基づくパターン化層の形成の後に、前記側壁層を形成する工程と、前記エッチングする工程とが実行される
装置。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US11/126,708 | 2005-05-10 | ||
US11/126,708 US7539969B2 (en) | 2005-05-10 | 2005-05-10 | Computer readable mask shrink control processor |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2008511179A Division JP2008541171A (ja) | 2005-05-10 | 2006-05-02 | コンピュータ読み取り可能なマスクシュリンク制御プロセッサ |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2012238890A JP2012238890A (ja) | 2012-12-06 |
JP5680595B2 true JP5680595B2 (ja) | 2015-03-04 |
Family
ID=37003360
Family Applications (2)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2008511179A Pending JP2008541171A (ja) | 2005-05-10 | 2006-05-02 | コンピュータ読み取り可能なマスクシュリンク制御プロセッサ |
JP2012173922A Expired - Fee Related JP5680595B2 (ja) | 2005-05-10 | 2012-08-06 | コンピュータ読み取り可能なマスクシュリンク制御プロセッサ |
Family Applications Before (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2008511179A Pending JP2008541171A (ja) | 2005-05-10 | 2006-05-02 | コンピュータ読み取り可能なマスクシュリンク制御プロセッサ |
Country Status (7)
Country | Link |
---|---|
US (1) | US7539969B2 (ja) |
JP (2) | JP2008541171A (ja) |
KR (1) | KR101290617B1 (ja) |
CN (1) | CN101171545B (ja) |
MY (1) | MY139989A (ja) |
TW (1) | TWI502281B (ja) |
WO (1) | WO2006121741A2 (ja) |
Families Citing this family (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20090204936A1 (en) * | 2008-02-11 | 2009-08-13 | Werner Jacobs | Method of Performing Proximity Correction |
US20140357080A1 (en) * | 2013-06-04 | 2014-12-04 | Tokyo Electron Limited | Method for preferential shrink and bias control in contact shrink etch |
US9159561B2 (en) | 2013-12-26 | 2015-10-13 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method for overcoming broken line and photoresist scum issues in tri-layer photoresist patterning |
US10197908B2 (en) * | 2016-06-21 | 2019-02-05 | Lam Research Corporation | Photoresist design layout pattern proximity correction through fast edge placement error prediction via a physics-based etch profile modeling framework |
US10572697B2 (en) | 2018-04-06 | 2020-02-25 | Lam Research Corporation | Method of etch model calibration using optical scatterometry |
WO2019200015A1 (en) | 2018-04-10 | 2019-10-17 | Lam Research Corporation | Optical metrology in machine learning to characterize features |
KR20200131342A (ko) | 2018-04-10 | 2020-11-23 | 램 리써치 코포레이션 | 레지스트 및 에칭 모델링 |
US10566194B2 (en) | 2018-05-07 | 2020-02-18 | Lam Research Corporation | Selective deposition of etch-stop layer for enhanced patterning |
US11055464B2 (en) * | 2018-08-14 | 2021-07-06 | Taiwan Semiconductor Manufacturing Co., Ltd. | Critical dimension uniformity |
CN112255883B (zh) * | 2020-11-12 | 2023-11-24 | 上海华虹宏力半导体制造有限公司 | 改善光刻图形垂直度的方法 |
Family Cites Families (49)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6376330A (ja) * | 1986-09-18 | 1988-04-06 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
US4707218A (en) * | 1986-10-28 | 1987-11-17 | International Business Machines Corporation | Lithographic image size reduction |
US4801350A (en) * | 1986-12-29 | 1989-01-31 | Motorola, Inc. | Method for obtaining submicron features from optical lithography technology |
US4838991A (en) * | 1987-10-30 | 1989-06-13 | International Business Machines Corporation | Process for defining organic sidewall structures |
US5420067A (en) * | 1990-09-28 | 1995-05-30 | The United States Of America As Represented By The Secretary Of The Navy | Method of fabricatring sub-half-micron trenches and holes |
JP3050965B2 (ja) | 1991-09-27 | 2000-06-12 | 沖電気工業株式会社 | レジストパタンの形成方法 |
JPH0588353A (ja) * | 1991-09-30 | 1993-04-09 | Toshiba Corp | 露光マスクの製造方法 |
JP3325717B2 (ja) * | 1994-09-09 | 2002-09-17 | 三菱電機株式会社 | 半導体装置の製造方法 |
US5553273A (en) * | 1995-04-17 | 1996-09-03 | International Business Machines Corporation | Vertex minimization in a smart optical proximity correction system |
US5874359A (en) * | 1995-04-27 | 1999-02-23 | Industrial Technology Research Institute | Small contacts for ultra large scale integration semiconductor devices without separation ground rule |
US5654238A (en) * | 1995-08-03 | 1997-08-05 | International Business Machines Corporation | Method for etching vertical contact holes without substrate damage caused by directional etching |
US5895740A (en) * | 1996-11-13 | 1999-04-20 | Vanguard International Semiconductor Corp. | Method of forming contact holes of reduced dimensions by using in-situ formed polymeric sidewall spacers |
US5981148A (en) * | 1997-07-17 | 1999-11-09 | International Business Machines Corporation | Method for forming sidewall spacers using frequency doubling hybrid resist and device formed thereby |
US6183937B1 (en) * | 1998-05-06 | 2001-02-06 | Taiwan Semiconductor Manufacturing Company | Post photodevelopment isotropic radiation treatment method for forming patterned photoresist layer with attenuated linewidth |
US6189136B1 (en) * | 1998-07-20 | 2001-02-13 | Philips Electronics, North America Corp. | Design level optical proximity correction methods |
US6416933B1 (en) * | 1999-04-01 | 2002-07-09 | Advanced Micro Devices, Inc. | Method to produce small space pattern using plasma polymerization layer |
US6844118B2 (en) * | 1999-08-19 | 2005-01-18 | Micron Technology, Inc. | Method and layout for high density reticle |
US6500744B2 (en) * | 1999-09-02 | 2002-12-31 | Micron Technology, Inc. | Methods of forming DRAM assemblies, transistor devices, and openings in substrates |
US6610607B1 (en) * | 2000-05-25 | 2003-08-26 | International Business Machines Corporation | Method to define and tailor process limited lithographic features using a modified hard mask process |
US6444373B1 (en) * | 2000-06-16 | 2002-09-03 | Advanced Micro Devices, Inc. | Modification of mask layout data to improve mask fidelity |
JP2002057084A (ja) * | 2000-08-09 | 2002-02-22 | Sony Corp | 半導体装置の製造方法および露光用マスク |
DE10042929A1 (de) * | 2000-08-31 | 2002-03-21 | Infineon Technologies Ag | OPC-Verfahren zum Erzeugen von korrigierten Mustern für eine Phasensprungmaske und deren Trimmmaske sowie zugehörige Vorrichtung und integrierte Schaltungsstruktur |
US6528238B1 (en) * | 2000-09-22 | 2003-03-04 | David Seniuk | Methods for making patterns in radiation sensitive polymers |
JP4064617B2 (ja) * | 2000-10-26 | 2008-03-19 | 株式会社東芝 | マスクパターン補正方法、マスクパターン補正装置、マスクパターン補正プログラムを格納した記録媒体、及び半導体装置の製造方法 |
US6665856B1 (en) * | 2000-12-01 | 2003-12-16 | Numerical Technologies, Inc. | Displacing edge segments on a fabrication layout based on proximity effects model amplitudes for correcting proximity effects |
US6653026B2 (en) * | 2000-12-20 | 2003-11-25 | Numerical Technologies, Inc. | Structure and method of correcting proximity effects in a tri-tone attenuated phase-shifting mask |
US6589713B1 (en) * | 2001-01-29 | 2003-07-08 | Advanced Micro Devices, Inc. | Process for reducing the pitch of contact holes, vias, and trench structures in integrated circuits |
JP2002250999A (ja) * | 2001-02-26 | 2002-09-06 | Mitsubishi Electric Corp | パターン補正装置、方法、パターン補正を行うためのコンピュータプログラム、および、そのようなプログラムを記録した記録媒体 |
CN1180315C (zh) * | 2001-04-03 | 2004-12-15 | 华邦电子股份有限公司 | 降低光学邻近效应的方法 |
US20020182549A1 (en) * | 2001-05-31 | 2002-12-05 | Ya-Hui Chang | Alternate exposure method for improving photolithography resolution |
US6721938B2 (en) * | 2001-06-08 | 2004-04-13 | Numerical Technologies, Inc. | Optical proximity correction for phase shifting photolithographic masks |
US6528372B2 (en) * | 2001-06-27 | 2003-03-04 | Advanced Micro Devices, Inc. | Sidewall spacer definition of gates |
US6750150B2 (en) * | 2001-10-18 | 2004-06-15 | Macronix International Co., Ltd. | Method for reducing dimensions between patterns on a photoresist |
JP3808780B2 (ja) * | 2002-01-25 | 2006-08-16 | 沖電気工業株式会社 | レジストパターン製造方法 |
DE10223249A1 (de) | 2002-05-22 | 2003-12-18 | Infineon Technologies Ag | Vorrichtung, Verfahren und Maske zur Strukturierung eines Substrates |
US6774051B2 (en) * | 2002-06-12 | 2004-08-10 | Macronix International Co., Ltd. | Method for reducing pitch |
DE602004022141D1 (de) * | 2003-02-27 | 2009-09-03 | Univ Hong Kong | Mehrfachbelichtungsverfahren zur schaltungsleistungsverbesserung und maskenset |
US7326501B2 (en) * | 2003-03-10 | 2008-02-05 | Intel Corporation | Method for correcting focus-dependent line shifts in printing with sidewall chrome alternating aperture masks (SCAAM) |
US7250371B2 (en) * | 2003-08-26 | 2007-07-31 | Lam Research Corporation | Reduction of feature critical dimensions |
JP4727171B2 (ja) * | 2003-09-29 | 2011-07-20 | 東京エレクトロン株式会社 | エッチング方法 |
JP4206022B2 (ja) * | 2003-09-30 | 2009-01-07 | パナソニック株式会社 | パターン形成方法 |
US6968532B2 (en) * | 2003-10-08 | 2005-11-22 | Intel Corporation | Multiple exposure technique to pattern tight contact geometries |
JP2005150494A (ja) * | 2003-11-18 | 2005-06-09 | Sony Corp | 半導体装置の製造方法 |
US7039896B2 (en) * | 2003-12-18 | 2006-05-02 | Lsi Logic Corporation | Gradient method of mask edge correction |
US6955961B1 (en) * | 2004-05-27 | 2005-10-18 | Macronix International Co., Ltd. | Method for defining a minimum pitch in an integrated circuit beyond photolithographic resolution |
US7105099B2 (en) * | 2004-07-14 | 2006-09-12 | Macronix International Co., Ltd. | Method of reducing pattern pitch in integrated circuits |
US7271107B2 (en) * | 2005-02-03 | 2007-09-18 | Lam Research Corporation | Reduction of feature critical dimensions using multiple masks |
US7465525B2 (en) * | 2005-05-10 | 2008-12-16 | Lam Research Corporation | Reticle alignment and overlay for multiple reticle process |
US7271108B2 (en) * | 2005-06-28 | 2007-09-18 | Lam Research Corporation | Multiple mask process with etch mask stack |
-
2005
- 2005-05-10 US US11/126,708 patent/US7539969B2/en not_active Expired - Fee Related
-
2006
- 2006-05-02 CN CN200680015843.2A patent/CN101171545B/zh not_active Expired - Fee Related
- 2006-05-02 WO PCT/US2006/017067 patent/WO2006121741A2/en active Application Filing
- 2006-05-02 JP JP2008511179A patent/JP2008541171A/ja active Pending
- 2006-05-02 KR KR1020077026163A patent/KR101290617B1/ko active IP Right Grant
- 2006-05-08 TW TW095116252A patent/TWI502281B/zh not_active IP Right Cessation
- 2006-05-09 MY MYPI20062130A patent/MY139989A/en unknown
-
2012
- 2012-08-06 JP JP2012173922A patent/JP5680595B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
CN101171545A (zh) | 2008-04-30 |
TWI502281B (zh) | 2015-10-01 |
WO2006121741A2 (en) | 2006-11-16 |
KR101290617B1 (ko) | 2013-08-08 |
US20060259886A1 (en) | 2006-11-16 |
TW200710558A (en) | 2007-03-16 |
JP2008541171A (ja) | 2008-11-20 |
CN101171545B (zh) | 2014-09-03 |
WO2006121741A3 (en) | 2007-02-15 |
MY139989A (en) | 2009-11-30 |
KR20080005548A (ko) | 2008-01-14 |
JP2012238890A (ja) | 2012-12-06 |
US7539969B2 (en) | 2009-05-26 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5680595B2 (ja) | コンピュータ読み取り可能なマスクシュリンク制御プロセッサ | |
KR101275947B1 (ko) | 다중 레티클 프로세스를 위한 레티클 정렬 및 오버레이 | |
US7739651B2 (en) | Method and apparatus to determine if a pattern is robustly manufacturable | |
US20070275309A1 (en) | Patterning A Single Integrated Circuit Layer Using Multiple Masks And Multiple Masking Layers | |
JP5076025B2 (ja) | 自動作成マスク及び多重マスク層を利用した単一集積回路層のパターン形成 | |
US7560201B2 (en) | Patterning a single integrated circuit layer using multiple masks and multiple masking layers | |
CN108292593B (zh) | 使用极紫外光刻对衬底进行图案化的方法 | |
US9651855B2 (en) | Methods for optical proximity correction in the design and fabrication of integrated circuits using extreme ultraviolet lithography | |
JP2008171970A (ja) | 半導体装置の製造方法 | |
KR101033354B1 (ko) | 반도체 소자의 미세패턴 형성방법 | |
KR20060133642A (ko) | 반도체 소자의 하드 마스크 패턴 형성 방법 | |
JP2002278041A (ja) | フォトマスクデータのopc補正処理の検証方法 | |
KR20100076467A (ko) | 광학 근접 효과 보상 방법 | |
TWI236703B (en) | Method to form smaller contact via by using T-shaped pattern | |
CN116954013A (zh) | 光学邻近修正方法 | |
KR20060134234A (ko) | 미세 패턴 형성 방법 | |
JP2009283674A (ja) | 半導体装置の製造方法 | |
KR20090068638A (ko) | 반도체 소자의 패턴 형성용 마스크 제작 방법 | |
US20080090420A1 (en) | Method for Manufacturing a Semiconductor Device |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20120904 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20120904 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20130926 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20131001 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20131219 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20140415 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20140709 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20141209 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20150107 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 5680595 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |