JP5602770B2 - シリアル制御を用いるチップレットディスプレイデバイス - Google Patents

Description

本発明は、ピクセルアレイのシリアル制御を用いる、分散し、独立したチップレットを備える基板を有するディスプレイデバイスに関する。

フラットパネルディスプレイデバイスは、コンピューティングデバイスと共に、そしてポータブルデバイスにおいて、そしてテレビのような娯楽デバイス用に広く用いられている。そのようなディスプレイは通常、基板上に分散配置される複数のピクセルを用いて画像を表示する。各ピクセルは、各画素を表すために、通常赤色光、緑色光、及び青色光を放射する、一般的にサブピクセルと呼ばれるいくつかの異なる色の発光素子を組み込んでいる。ピクセル及びサブピクセルは、本明細書で用いられるとき区別されず、単一の発光素子を指す。種々のフラットパネルディスプレイ技術、たとえば、プラズマディスプレイ、液晶ディスプレイ、及び発光ダイオード（ＬＥＤ）ディスプレイが知られている。

発光素子を形成する発光材料の薄膜を組み込んだ発光ダイオード（ＬＥＤ）は、フラットパネルディスプレイデバイスにおいて数多くの利点を有し、光学システムにおいて有用である。Tang他に対する特許文献１は、有機ＬＥＤ（ＯＬＥＤ）発光素子のアレイを含む有機ＬＥＤカラーディスプレイを示している。代替的には、無機材料を用いることができ、無機材料は多結晶半導体マトリックス内に燐光性結晶又は量子ドットを含むことができる。有機材料又は無機材料の他の薄膜を用いて、発光薄膜材料への電荷の注入、輸送、又は遮断を制御することもでき、そのような薄膜が当該技術分野において知られている。それらの材料は基板上において電極間に配置され、封入カバー層又はプレートを備える。発光材料に電流が通電するときに、ピクセルから光が放射される。放射される光の周波数は、用いられる材料の特性に依存する。そのようなディスプレイでは、基板を通じて（ボトムエミッタ）、又は封入カバーを通じて（トップエミッタ）、又はその両方を通じて光を放射することができる。

ＬＥＤデバイスは、パターニングされた発光層を備えることができ、材料に電流が通電するときに異なる色の光を放射させるために、そのパターンにおいて異なる材料が用いられる。代替的には、Cokによる特許文献２において教示されているように、フルカラーディスプレイを形成するために、カラーフィルタと共に単一の発光層、たとえば、白色エミッタを用いることができる。たとえば、Cok他による特許文献３において教示されているように、カラーフィルタを含まない白色サブピクセルを用いることも知られている。デバイスの効率を改善するために、赤色、緑色、及び青色のカラーフィルタ及びサブピクセルと、フィルタを備えていない白色サブピクセルとを含む４色ピクセルと共に、パターニングされていない白色エミッタを用いる設計が教示されている（たとえば、Miller他に対する特許文献４を参照されたい）。

フラットパネルディスプレイデバイス内のピクセルを制御するための２つの異なる方法、すなわち、アクティブマトリックス制御及びパッシブマトリックス制御が一般的に知られている。パッシブマトリックスデバイスでは、基板は能動電子素子（たとえば、トランジスタ）を含まない。行電極アレイ及び別の層内にある直交する列電極アレイが基板上に形成される。行電極と列電極との間の交差部は発光ダイオードの電極を形成する。その際、外部ドライバチップが、各行（又は列）に電流を順次に供給し、その間、直交する列（又は行）が、その行（又は列）内の各発光ダイオードを点灯させるのに適した電圧を供給する。それゆえ、パッシブマトリックス設計は、２ｎ個の接続を用いて、ｎ²個の別々に制御可能な発光素子を作製する。しかしながら、パッシブマトリックス駆動デバイスでは、行（又は列）を順次に駆動する性質によってフリッカが生じるので、デバイス内に含めることができる行（又は列）の数に制限がある。含める行の数が多すぎる場合には、フリッカは知覚できるほどになる可能性がある。通常、パッシブマトリックスデバイスは約１００ラインに制限され、それは、たとえば、１０００を超えるラインを有する高精細度テレビのような最新の大型パネルディスプレイにおいて見られるライン数よりもはるかに少なく、それゆえ、パッシブマトリックス制御には適していない。さらに、パッシブマトリックスディスプレイ内の行全体（又は列全体）を駆動するために必要な電流が問題をはらむ可能性があり、パッシブマトリックスディスプレイの物理的サイズを制限する。さらに、パッシブマトリックス及びアクティブマトリックスのいずれのディスプレイの場合も、外部行ドライバチップ及び外部列ドライバチップは費用がかかる。

従来技術の図８を参照すると、アクティブマトリックスデバイスでは、フラットパネル基板１０上にコーティングされた半導体材料、たとえば、アモルファス又は多結晶シリコンの薄膜から能動制御素子３１が形成される。通常、各サブピクセル３０は１つの制御素子３１によって制御され、各制御素子３１は少なくとも１つのトランジスタを含む。たとえば、簡単なアクティブマトリックス有機発光（ＯＬＥＤ）ディスプレイでは、各制御素子は２つのトランジスタ（選択トランジスタ及びパワートランジスタ）と、サブピクセルの輝度を指定する電荷を蓄えるための１つのキャパシタとを含む。各発光素子は通常、独立した制御電極及び電気的に共通に（共に）接続された電極を用いる。発光素子の制御は通常、たとえば、列ドライバ５０の集積回路及び行ドライバ５２の集積回路を用いることによって、データ信号線、選択信号線、電源接続、及びグラウンド接続を通して提供される。

アクティブマトリックス及びパッシブマトリックスのいずれの制御方式も、マトリックスアドレス指定に頼っており、１つ又は複数のピクセルを選択するのに、ピクセル素子毎に２つの制御線を使用する。直接アドレス指定（たとえば、メモリデバイスにおいて用いられる）のような他の方式では、アドレスデコーディング回路部を使用する必要があり、その回路部は従来の薄膜アクティブマトリックスバックプレーン上に形成するのが非常に難しく、かつパッシブマトリックスバックプレーン上には形成することができないために、このマトリックスアドレス指定技法が用いられる。特許文献５において教示されるような、たとえば、ＣＣＤイメージセンサにおいて用いられる別のデータ通信方式は、１つのセンサ行から別の行へ、そして最終的にはシリアルシフトレジスタへのパラレルデータシフトを利用し、そのシリアルシフトレジスタを用いて、各センサ素子からのデータを出力する。この構成は、センサの各行間の相互接続、及び付加的な高速シリアルシフトレジスタを必要とする。さらに、そのようなデータシフトをサポートするために必要とされるロジックは、従来の薄膜トランジスタ・アクティブマトリックスバックプレーンにおいて大きな空間を必要とするので、デバイスの解像度が著しく制限されることになり、パッシブマトリックスバックプレーンでは不可能である。

アクティブマトリックス素子は、必ずしもディスプレイには限定されず、空間的な分散制御を必要とする他の用途において、基板上に分散配置して用いることができる。アクティブマトリックスデバイスでは、パッシブマトリックスデバイスと同じ数の外部制御線（電源及びグラウンドを除く）を用いることができる。しかしながら、アクティブマトリックスデバイスでは、各発光素子は、制御回路とは別の駆動接続を有し、データ設定のために選択されないときでも、フリッカが除去されるようにアクティブである。

アクティブマトリックス制御素子を形成する１つの一般的な従来技術の方法は通常、シリコン等の半導体材料の薄膜をガラス基板上に堆積させ、次いでフォトリソグラフィ工程を通じて半導体材料をトランジスタ及びキャパシタに形成する。薄膜シリコンは、アモルファス又は多結晶のいずれかとすることができる。アモルファスシリコン又は多結晶シリコンから作製される薄膜トランジスタ（ＴＦＴ）は、結晶シリコンウェハーにおいて作製される従来のトランジスタと比較して相対的に大きく、かつ性能が低い。さらに、そのような薄膜デバイスは通常、ガラス基板全体にわたって局所的な又は広域の不均一性を示し、結果として、そのような材料を用いるディスプレイの電気性能及び外観に不均一性が生じる。そのようなアクティブマトリックス設計では、各発光素子は駆動回路への別々の接続を必要とする。

パッシブマトリックスデバイスは、たとえば、アレイ内の各ピクセル列に接続される電極がそれぞれのアナログデータ値を与えられる間に、行電極を順次に起動することによって制御される。行電極が起動されるとき、そのピクセル行内の各列は、関連付けられた列電極上のデータ値に対応する輝度に駆動される。その過程は、ピクセルアレイ内の行毎に順次に繰り返される。アクティブマトリックスデバイスでは、アレイ内の列電極毎にデータ値が同じように適用され、１つの行に関連付けられた選択信号を起動して、アレイ内の各ピクセルに関連付けられた記憶素子内にデータ値を設定する。再び、その過程は行毎に順次に繰り返される。アクティブマトリックスデバイスの重要な際立った特徴は、各ピクセルでデータ値が格納され、それによって、そのピクセルのための選択信号が非アクティブであっても、そのピクセルが光を放射できるようになることである。パッシブマトリックス及びアクティブマトリックスのいずれの場合でも、信号線が垂直ワイヤ及び水平ワイヤの２次元マトリックスを形成し、それらのワイヤは、それぞれ外部ドライバによって駆動される。それらの信号のための配線は、基板上で少なからぬ面積を占有し、それにより、アパーチャ比を減らすか、又は基板上の金属層の数及びコストを増やし、動作することができる周波数及び用いることができる電流が制限される。

代替的な制御技法を用いるものとして、Matsumura他は、特許文献６において、ＬＣＤディスプレイの駆動に用いられる結晶シリコン基板を記述している。その出願は、第１の半導体基板から作製されるピクセル制御デバイスを第２の平坦なディスプレイ基板上に選択的に移送し、固定するための方法を記述している。ピクセル制御デバイス内の配線相互接続、並びにバス及び制御電極からピクセル制御デバイスへの接続が示されている。マトリックスアドレス指定ピクセル制御技法が教示され、それゆえ、先に言及されたのと同じ制限を受ける。

米国特許第６，３８４，５２９号明細書 米国特許第６，９８７，３５５号明細書 米国特許第６，９１９，６８１号明細書 米国特許第７，２３０，５９４号明細書 米国特許第７，０７８，６７０号明細書 米国特許出願公開第２００６／００５５８６４号明細書

先に言及された制御及び配線に関する問題を克服するディスプレイデバイスのための改善された制御方法が必要とされている。

本発明によれば、
（ａ）基板と、
（ｂ）行及び列において配列され、前記基板上で発光エリアを形成するピクセルのアレイであって、該ピクセルはそれぞれ第１の電極と、該第１の電極上に配置される１つ又は複数の発光材料層と、該１つ又は複数の発光材料層上に配置される第２の電極とを含む、ピクセルのアレイと、
（ｃ）複数の電気導体を有する第１のシリアルバスであって、該電気導体はそれぞれ、第１の組のチップレット内の１つのチップレットを該第１の組のチップレット内のただ１つの他のチップレットにシリアル接続において接続し、該チップレットは該発光エリアにおいて前記基板上に分散され、該チップレットはそれぞれ、その対応する電気導体に接続されるデータを格納及び転送するための１つ又は複数の蓄積転送回路を含む、第１のシリアルバスと、
（ｄ）各チップレット内にあり、前記蓄積転送回路内に格納されたデータに応じて、少なくとも１つのピクセルを駆動するためのドライバ回路と、
（ｅ）前記第１のシリアルバスの方向とは異なる方向において前記基板上に配線される配線バスと
を備え
前記第１のシリアルバス及び前記配線バスは前記基板上の共通配線層内に配置される、ディスプレイデバイスが提供される。

本発明はディスプレイの制御方法がより簡単であるという利点を有する。さらなる利点は、従来技術に比べてアパーチャ比、それゆえ、寿命及び消費電力が改善されることである。

本発明の一実施形態による、チップレット及び４つの関連付けられたピクセルからなる素子を示す概略図である。 本発明の一実施形態による、ドライバを備えるディスプレイデバイス内のピクセルのアレイの概略図である。 本発明の一実施形態による、チップレット及びピクセルの断面図である。 本発明の一実施形態による、複数の行のためのシリアル接続を有するディスプレイデバイス内のピクセルのアレイの概略図である。 本発明の代替の実施形態による、内部接続を有するチップレットの断面図である。 本発明の代替の実施形態による、内部接続を有するチップレットの断面図である。 本発明の代替の実施形態による、種々のバス接続を有するチップレットの平面図である。 本発明の代替の実施形態による、種々のバス接続を有するチップレットの平面図である。 本発明の別の実施形態による、ディスプレイデバイスの部分概略図である。 アクティブマトリックスディスプレイデバイスの従来技術の概略図である。 本発明の一実施形態による、シリアルにバッファリングされるアナログ信号の概略図である。

図面内の種々の層及び素子は非常に異なるサイズを有するので、図面は一定の縮尺で描かれていない。

発明の詳細な説明
図１、図２及び図３を参照すると、本発明の一実施形態において、ディスプレイデバイスが、基板１０と、基板１０上に発光エリア９を形成するピクセル３０のアレイとを含み、ピクセル３０のアレイは、基板１０上に形成される行３４及び列３６内に配列される。図３を参照すると、各ピクセル３０は、第１の電極１２と、第１の電極１２上に配置される発光又は光制御材料１４の１つ又は複数の層と、発光材料１４の１つ又は複数の層上に配置される第２の電極１６とを含む。層１２、１４及び１６は、３つ全ての層１２、１４、１６が重なり合い、かつ電流が電極１２、１６から発光又は光制御材料１４の１つ又は複数の層を通って流れることができるエリア内にピクセル３０を、たとえば、有機発光ダイオード１５を含む。

第１のシリアルバス４２は複数の電気導体を有し、各電気導体はシリアル接続において第１の組のチップレット内の１つのチップレット２０を第１の組のチップレット内のただ１つの他のチップレット２０に接続する。複数のシリアルに接続されるチップレット２０は発光エリア９内の基板１０の表面にわたって分散され、各チップレット２０は、シリアルバス４２にシリアルに接続される１つ又は複数の蓄積転送回路２６を含む。たとえば、蓄積転送回路２６はデジタルとすることができ、たとえば、クロック４３によって制御されるフリップフロップ６０とすることができる。代替的には、図９に示されるように、蓄積転送回路２６はアナログとすることができ、電荷を蓄積するためのキャパシタ、及びその電荷を１つの蓄積転送回路２６から次の蓄積転送回路に送るための制御されたバッファー又はトランジスタ回路を含む。ピクセルドライバ回路４１が、蓄積転送回路２６内に格納されたデータでピクセル３０を駆動する。クロック４３は、２つ以上のチップレット２０に直列に接続される共通信号とすることができる。チップレット２０は、複数の行又は列において接続することができる。チップレットの各行（又は列）は、同じ、又は異なるドライバ４０によって駆動される異なるシリアルバス４２（図２に示される）に接続されることができる。代替的には、図４に示されるように、基板１０において別個の行を互いにシリアルに接続することによって、チップレット２０の２つ以上の異なる行を同じシリアルバス４２で駆動することができる。図に示されるように、交互の行を、互い違いの方向において駆動することができる。代替的には、全ての行を同じ方向において駆動することができる（図示せず）。１つ又は複数の発光層は有機材料を含むことができ、電極及び発光層は有機発光ダイオードを形成することができる。蓄積転送回路内に格納されるデータ値は、ピクセルのための所望の輝度を表すことができる。

シリアルバスは、電気的に分離された電気的接続において、１つの回路から次の回路にデータが再送されるバスである。パラレルバスは、電気的に共通の電気的接続において、全てのチップレットにデータが同時にブロードキャストされるバスである。図１に示されるように、１つのチップレット２０内に複数のシリアルに接続された蓄積転送回路２６を含むことができ、シリアルバス４２の電気的接続に接続して、単一のシリアルバス４２上に独立した１組の蓄積転送回路２６を形成することができる。さらに、図２に示されるように、複数組のチップレット内の複数のチップレット２０をシリアルに接続する複数のシリアルバス４２を用いることができる。複数のシリアルバス４２を１つのチップレット２０に接続することもでき、１つのチップレット２０内にシリアルに接続される複数組の蓄積転送回路２６を含むこともできる。図４に示されるように、チップレット２０は、複数の行及び列において配列することができる。シリアルバス４２は、２つ以上の行においてチップレット２０をシリアルに接続することができる。代替的には、シリアルバス４２は、２つ以上の列においてチップレットをシリアルに接続することができる。

シリアルバスは、電気導体を用いて、駆動デバイス（たとえば、コントローラ４０）を第１の蓄積転送回路に接続する。シリアルバス上の各蓄積転送回路は、電気的に独立している電気導体を用いて次の蓄積転送回路に接続し、その結果、たとえば、１つのクロック信号に応答して、全ての電気導体が、１つの蓄積転送回路から次の蓄積転送回路に同時に異なるデータを通信することができる。駆動デバイスは、第１の蓄積転送回路に第１のデータ値及び制御信号を与え、それにより、蓄積転送回路がデータ値を格納できるようにする。一旦、第１の蓄積転送回路が第１のデータ値を格納すると、第１の蓄積転送回路が第１のデータ値を第２の蓄積転送回路に与えるのと同時に、第１の蓄積転送回路に第２のデータ値を与えることができる。制御信号（たとえば、クロック信号）は、全ての蓄積転送信号に一緒に与えることができるか、又はデータ値が伝搬されるのと同じように、１つの蓄積転送回路から次の蓄積転送回路に伝搬させることができる。その後、第１の蓄積転送回路は第２のデータ値を格納し、一方、第２の蓄積転送回路は第１のデータ値を格納する。その後、その過程は、第３のデータ値及び第３の蓄積転送回路を用いて繰り返され、それ以降も同様であり、その結果、１つの蓄積転送回路から次の蓄積転送回路にデータ値が順次にシフトされる。各チップレットは、１つ又は複数の蓄積転送回路を含み、データ値が１つのチップレットから次のチップレットにシフトされるようになる。対照的に、本明細書において用いられるような、パラレルバスは、全ての回路（又はチップレット）に同時に同じ信号を与える。

図３に戻ると、各チップレット２０は基板２８を有し、その基板は、ディスプレイデバイス基板１０から独立した別の基板である。本明細書において用いられるときに、「基板１０上に分散される」は、チップレット２０がピクセルアレイの周辺にのみ配置されるのではなく、ピクセルのアレイ内にも配置される、すなわち、発光エリア内のピクセル３０下、ピクセル３０上、又はピクセル３０間に配置されることを意味する。各チップレット２０は、たとえば、蓄積転送回路２６及びピクセルドライバ回路４１（図１）を含む、回路部２２を含む。チップレットをピクセル３０に接続するために、チップレット２０の表面上に接続パッド２４を形成することができる。平坦化層１８を用いて、接続パッド２４との電気的接続をフォトリソグラフィによって形成するのを助けることができる。少なくとも部分的にチップレット２０の上方にある単一の配線層内にチップレット相互接続バスが形成されることが好ましい。

図５Ａ及び図５Ｂを参照すると、シリアルバス４２及び信号線（たとえば、クロック線４３又はリセット線、図示せず）をチップレット２０上の接続パッド２５に接続することができる。図５Ａに示されるように、内部チップレット接続４４を用いて、各蓄積転送回路２６を次の蓄積転送回路にシリアルに接続することができる。図５Ｂに示されるように、他の信号（たとえば、クロック又はリセット信号）がチップレット２０を通って１つの接続パッド２５から別の接続パッド２５に進むことができ、それにより、全てのチップレットを共通信号にパラレルに接続することができる。本発明の一実施形態では、バッファー４５を用いて、共通信号を再生し、バス、内部チップレット接続４４、又は接続パッド２５内の抵抗を克服することができる。蓄積転送回路２６も、回路間で送られるデータ信号を同様に再生する。

図６Ａを参照すると、シリアルバス４２がチップレット２０を通り抜けることができる（図５Ａ及び図５Ｂにも示される）。他のバス４５は、チップレット２０を通り抜けることなく、接続パッド２５を通してチップレット２０内の回路部に直に接続することができる。さらに、図に示されるように、シリアルバス４５は、バス４２がチップレット２０を通り抜ける場所においてシリアルバス４２の上を有効に通るので、バス４５はシリアルバス４２と共通の配線層内に存在することができる。代替的には、図６Ｂを参照すると、バス４５Ａがシリアルバス４２と同じようにしてチップレット２０を通って配線される場所において、バス４５Ｂがバス４５Ａの上を通ることができる。チップレット２０の高さを高くすることによって、シリアルバス４２と平行に、かつバス４５Ａに対して直交してバス４５Ｂを配線するための付加的な空間を設けることができる。この場合も、そのような構成を用いて、基板１０上でチップレット２０を相互接続する単一の低コスト配線層を設けることができ、バス４２、４５、４５Ａ又は４５Ｂ上で与えられる信号を用いてピクセル３０を駆動することができる。

本発明の代替の実施形態によれば、共通のチップレットに接続される２つのシリアルバスが関連付けられ、差動信号対を形成するために用いられる。差動信号は、２つの別個のワイヤ上の電圧間の差が信号を形成する信号である。たとえば、両方のワイヤが同じ電圧を有する場合には、０値が指示される。ワイヤが異なる電圧を有する場合には、１値が指示される。両方のワイヤが同じ干渉を受け、同じように反応する可能性が高いので、そのような差動信号は干渉の存在時に、より頑健性がある。両方のワイヤの電圧が同じように変更される場合には、差動信号は変更されない。

本発明の種々の実施形態において、回路部２２は、各チップレット、又はチップレット２０の組み合わせにおいてアクティブマトリックス制御方式、又はパッシブマトリックス制御方式を用いてピクセル３０を駆動することができる。たとえば、図２及び図４に示されるように、アクティブマトリックス制御方式を用いて、個々のピクセルドライバ回路４１を通して各ピクセル３０を独立して制御することができる。本発明のこの実施形態では、各ピクセルの第１の電極１２は１つのチップレット２０内のアクティブマトリックス回路２２を用いて駆動され、各ピクセル３０の第２の電極１６は、共通に接続される（たとえば、図１〜図４に示される）。

図７を参照すると、本発明の代替の実施形態において、ピクセル行３４内の各ピクセル３０の第１の電極１２は共通に接続することができ、ピクセル列３６内の各ピクセル３０の第２の電極１６は共通に接続することができ、ピクセル３０は、２つのチップレット、すなわち、行ドライバチップレット２０Ａ及び列ドライバチップレット２０Ｂによってパッシブマトリックス制御を用いて駆動される。ピクセル３０のアレイは互いに排他的なピクセルグループに細分され、すなわち、各ピクセルグループは、グループ行電極の別個のアレイと、グループ列電極の別個のアレイとを有し、それらは他のどのピクセルグループのグループ行電極及びグループ列電極からも電気的に独立している。各ピクセルグループは、基板上に配置された、１つ又は複数の別個のグループ行ドライバチップレット２０Ａと、１つ又は複数の別個のグループ列ドライバチップレット２０Ｂとを有する。各グループ行ドライバチップレット２０Ａは、ピクセルグループ行電極に排他的に接続され、かつその電極を制御し、各グループ列ドライバチップレットは、ピクセルグループ列電極に排他的に接続され、かつその電極を制御する。図７に示されるように、グループ列ドライバチップレットはバス４２Ｂとシリアルに接続され、グループ行ドライバチップレットはバス４２Ａとシリアルに接続され、バス４５は行ドライバチップレットにパラレルに接続される。一般的に、シリアルバス又は直交して向けられたバスのいずれかは、チップレットを通り抜け、シリアルバス又は直交して向けられたバスの他方は、チップレット上、又は下を通る。それゆえ、１つのバスは、シリアルバスの少なくとも一部に直交する方向において基板上で配線され、シリアルバス（４２Ａ、４２Ｂ）及び直交するバス（４５）は、基板上の共通の配線層内に配置される。この構造によれば、好都合なことに、バス４２Ａ、４２Ｂ及び４５を単一の配線層内で配線できるようになる。さらに、チップレットを通して伝送されるデータは、チップレット内のバッファーを用いて電気的に再生することができ、それにより、シリアルバスを通してデータを伝送することができる周波数を高めることができる。

各チップレット２０は、チップレット２０が接続パッド２４を通して接続されるピクセル３０を制御するための回路部２２を含むことができる。回路部２２は、１つの行又は列においてチップレット２０が接続されるピクセル３０毎の所望の輝度を表す値を格納する記憶回路２６を含むことができ、チップレット２０はそのような値を用いて、ピクセル３０に接続された行電極１６又は列電極１２のいずれかを制御し、ピクセル３０を起動して、光を放射させる。たとえば、行ドライバチップレット２０Ａが８つの行に接続され、列ドライバチップレットが８つの列に接続されている場合には、８つの記憶回路２６を用いて、１つの行又は列において行ドライバチップレット又は列ドライバチップレットに接続された８つのピクセルのための輝度情報を格納することができる。１つの行又は列が起動されるとき、対応するチップレット２０に輝度情報を与えることができる。本発明の一実施形態では、チップレットに接続される行又は列毎に２つの記憶回路２６を用いることができ、それにより、記憶回路２６のうちの一方に輝度情報を格納することができ、他方の記憶回路２６を用いて、輝度情報を表示する。本発明のさらに別の実施形態では、チップレット２０が接続された発光素子３０毎に１つ又は２つの記憶回路２６を用いることができる。

動作時に、コントローラ４０が、ディスプレイデバイスの要求に従って情報信号を受信及び処理し、処理済み信号を１つ又は複数のシリアルバス４２を通してデバイス内の各チップレット２０に送信する。また、コントローラ４０は、チップレットに付加的な制御信号を与えることができ、その信号は、処理済みの信号と同じバス又は別々のバスを通して送られる。処理済み信号は、蓄積転送回路２６のうちの１つに対応する発光ピクセル素子３０毎の輝度情報を含む。その後、チップレットは、関連付けられたデータ値に従って、ピクセルを起動する。通常、一度に全てのグループ列電極及び１つの行電極を起動することによって、ピクセルグループ内の電極のグループ行全体又は電極のグループ列全体が同時に起動される（その逆も同様）。バス４２、４５は、タイミング（たとえば、クロック）信号、データ信号、選択信号、電源接続、又はグラウンド接続を含む、種々の信号を与えることができる。

図８のマトリックスアドレス指定ディスプレイデバイス等、従来のマトリックスアドレス指定ディスプレイデバイスは、信号接続の２次元アレイを必要とする。対照的に、本発明によれば、有利なことに、信号接続を１次元においてのみ作製することができ、それにより、ディスプレイのアパーチャ比が改善され、より少ないビア接続を用いてより簡単で、より低コストの配線構造が可能になる。さらに、チップレットが信号を受信することができる速度は、外部行ドライバ又は外部列ドライバと同程度であるか（パッシブマトリックスの場合）、又はそれよりも速い（薄膜トランジスタを用いるアクティブマトリックスの場合）ので、データをチップレットに送信することができる速度は少なくとも従来の方法の速度と同程度に速い。さらに、ディスプレイデバイスのすべての行又は列に個々のドライバ回路が必要となるわけではないので、費用がかかる外部制御用ドライバ集積回路の必要性は低減される。

本発明の種々の実施形態において、基板１０上に分散配置される行ドライバチップレット２０又は列ドライバチップレット２０は同一とすることができる。しかしながら、各チップレット２０に一意の識別値、すなわちＩＤを関連付けることができる。ＩＤは、チップレット２０が基板１０上に配置される前に、又は好ましくは後に割り当てることができ、ＩＤは、基板１０上のチップレット２０の相対的な位置を反映することができ、すなわち、ＩＤはアドレスとすることができる。たとえば、行又は列において１つのチップレット２０から次のチップレットにカウント信号を送ることによって、ＩＤを割り当てることができる。別個の行ＩＤ値又は列ＩＤ値を用いることができる。

コントローラ４０は、チップレットとして実装し、基板１０に固定することができる。コントローラ４０は、基板１０の周辺に配置することができるか、又は基板１０の外部に配置することができ、従来の集積回路を含むことができる。

本発明の種々の実施形態によれば、チップレット２０は種々の方法で構成することができ、たとえば、チップレット２０の長い寸法に沿って１行又は２行の接続パッド２４を用いて構成することができる（図７Ｂ、図７Ｃ）。相互接続バス４２は、種々の材料から形成することができ、デバイス基板上での種々の堆積方法を用いることができる。たとえば、相互接続バス４２は、蒸着又はスパッタリングされる金属、たとえば、アルミニウム又はアルミニウム合金とすることができる。代替的には、相互接続バスは、硬化した導電性インク又は金属酸化物から作製することができる。コストに関して有利な１つの実施形態では、相互接続バス４２は単層内に形成される。

本発明は、大きなデバイス基板、たとえば、ガラス、プラスチック又は箔を利用し、デバイス基板１０上に複数のチップレット２０が規則的に配置されるマルチピクセルデバイスの実施形態に特に有用である。各チップレット２０は、チップレット２０内の回路部に従って、かつ制御信号に応答して、デバイス基板１０上に形成された複数のピクセル３０を制御することができる。個々のピクセルグループ又は複数のピクセルグループをタイル状の構成要素上に配置することができ、それらの構成要素を組み立てて、ディスプレイ全体を形成することができる。

本発明によれば、チップレット２０は、基板１０上に分散配置されるピクセル制御素子を提供する。チップレット２０は、デバイス基板１０に比べて相対的に小さな集積回路であり、独立した基板２８上に形成される、ワイヤ、接続パッド、抵抗器若しくはキャパシタのような受動構成要素、又はトランジスタ若しくはダイオードのような能動構成要素を含む回路２２を備える。チップレット２０は、ディスプレイ基板１０とは別に製造され、その後、ディスプレイ基板１０に取り付けられる。チップレット２０は、半導体デバイスを製造するための既知の工程を用いて、シリコン又はシリコン・オン・インシュレーター（ＳＯＩ）ウェハーを用いて製造されることが好ましい。各チップレット２０は、その後、デバイス基板１０に取り付けられる前に分離される。それゆえ、各チップレット２０の結晶性基部は、チップレットの回路部２２がその上に配置されるデバイス基板１０とは別の基板２８と見なすことができる。それゆえ、複数のチップレット２０は、デバイス基板１０とは別であり、かつ互いに別である対応する複数の基板２８を有する。詳細には、独立した基板２８は、その上にピクセル３０が形成される基板１０とは別であり、独立したチップレット基板２８の面積は、合わせても、デバイス基板１０より小さい。チップレット２０は、たとえば、薄膜アモルファスシリコンデバイス又は多結晶シリコンデバイスにおいて見られる能動構成要素よりも、高い性能の能動構成要素を提供する結晶基板２８を有することができる。チップレット２０は１００μｍ以下の厚みを有することができることが好ましく、２０μｍ以下であることがさらに好ましい。これは、チップレット２０上に接着剤及び平坦化材料１８を形成するのを容易にし、その際、それらの材料は、従来のスピンコーティング技法を用いて塗布することができる。本発明の一実施形態によれば、結晶シリコン基板上に形成されるチップレット２０は、幾何学的なアレイに配列され、接着剤又は平坦化材料を用いてデバイス基板（たとえば１０）に接着される。チップレット２０の表面上の接続パッド２４を用いて、各チップレット２０を信号ワイヤ、電力バス及び行電極又は列電極（１６、１２）に接続し、ピクセル３０を駆動する。チップレット２０は少なくとも４つのピクセル３０を制御することができる。

チップレット２０は半導体基板内に形成されるので、チップレットの回路部は、最新のリソグラフィツールを用いて形成することができる。そのようなツールによれば、０．５ミクロン以下の機構サイズを容易に手に入れることができる。たとえば、最新の半導体製造ラインは、９０ｎｍ又は４５ｎｍの線幅を達成することができ、本発明のチップレットを作製する際に用いることができる。しかしながら、チップレット２０は、ディスプレイ基板１０上に組み付けられると、チップレット上に設けられた配線層への電気的接続を作製するための接続パッド２４も必要とする。接続パッド２４のサイズは、ディスプレイ基板１０上で用いられるリソグラフィツールの機構サイズ（たとえば、５μｍ）、及び配線層に対するチップレット２０の位置合わせ（たとえば、±５μｍ）に基づくことができる。それゆえ、接続パッド２４は、たとえば、１５μｍ幅にすることができ、パッド間に５μｍの間隔をあけることができる。これは、パッドが一般的には、チップレット２０内に形成されるトランジスタ回路部よりも著しく大きいことを意味する。

パッドは一般的に、トランジスタを覆う、チップレット上のメタライゼーション層内に形成することができる。製造コストを下げることができるように、できる限り小さな表面積を有するチップレットを作製することが望ましい。

基板（たとえば、アモルファスシリコン又は多結晶シリコン）上に直接形成される回路よりも高い性能の回路部を有する独立した基板（たとえば、結晶シリコンを含む）を備えるチップレットを利用することによって、より高い性能を有するデバイスが提供される。結晶シリコンは、より高い性能を有するだけでなく、はるかに小さな能動素子（たとえば、トランジスタ）も有するので、回路部サイズは非常に小さくなる。たとえば、Yoon、Lee、Yang及びJang著「A novel use of MEMS switches in driving AMOLED」（Digest of Technical Papers of the Society for Information Display, 2008, 3.4, p.13）において記述されているように、微小電気機械（ＭＥＭＳ）構造を用いて有用なチップレットを形成することもできる。

デバイス基板１０はガラスを含むことができ、蒸着又はスパッタリングされる金属又は金属合金、たとえば、アルミニウム又は銀から作製される配線層が、平坦化層（たとえば、樹脂）上に形成され、当該技術分野において知られているフォトリソグラフィ技法を用いてパターニングされる。チップレット２０は、集積回路業界において十分に確立されている従来の技法を用いて形成することができる。

差動信号対を用いる本発明の実施形態では、基板は、好ましくは、箔又は他の固体導電性材料とすることができ、差動信号対を形成する２つのシリアルバスは、エレクトロニクス技術分野において既知であるように、基板を基準とした差動マイクロストリップ構成で配置することができる。非導電性基板を用いるディスプレイでは、差動信号対は、第２の電極を優先的に基準とすることができ、任意のピクセルの第１の電極の部分が第２の電極と差動対のいずれかのシリアルバスとの間に配置されないように配線される。その差動信号対に関して、エレクトロニクス技術分野において既知であるＬＶＤＳ（ＥＩＡ−６４４）、ＲＳ４８５又は他の差動信号方式標準規格を用いることができる。４ｂ５ｂのような平衡ＤＣエンコーディングを用いて、当該技術分野において知られているように、差動信号対にわたって転送されるデータをフォーマットすることができる。

本発明はマルチピクセルインフラストラクチャを有するデバイスにおいて利用することができる。詳細には、本発明は、有機又は無機いずれかのＬＥＤデバイスで実施することができ、情報表示デバイスにおいて特に有用である。好ましい実施形態では、本発明は、限定はしないが、Tang他に対する米国特許第４，７６９，２９２号及びVan Slyke他に対する米国特許第５，０６１，５６９号において開示されるような小分子又はポリマーＯＬＥＤから構成されるフラットパネルＯＬＥＤデバイスにおいて利用される。たとえば、多結晶半導体マトリックス内に形成される量子ドットを利用する無機デバイス（たとえば、Kahenによる米国特許出願公開第２００７／００５７２６３号において教示される）、有機若しくは無機電荷制御層を利用するデバイス、又はハイブリッド有機／無機デバイスを利用することができる。有機又は無機発光ディスプレイの数多くの組み合わせ及び変形を用いて、トップエミッタ又はボトムエミッタいずれかのアーキテクチャを有するアクティブマトリックスディスプレイを含む、そのようなデバイスを製造することができる。

９ 発光エリア
１０ 基板
１２ 列電極
１４ 発光材料
１５ 発光ダイオード
１６ 行電極
１８ 平坦化材料
２０ チップレット
２０Ａ 行ドライバチップレット
２０Ｂ 列ドライバチップレット
２２ 回路部
２４ 接続パッド
２５ バス接続パッド
２６ 蓄積転送回路
２８ チップレット基板
３０ ピクセル
３１ 制御素子
３４ ピクセル行
３６ ピクセル列
４０ コントローラ
４１ ピクセルドライバ回路
４２ シリアルバス
４２Ａ シリアルバス
４２Ｂ シリアルバス
４３ クロック
４４ 内部チップレット接続
４５ バス
４５Ａ バス
４５Ｂ バス
５０ 列ドライバ集積回路
５２ 行ドライバ集積回路
６０ フリップフロップ

Claims (18)

1. （ａ）基板と、
   （ｂ）行及び列において配列され、前記基板上で発光エリアを形成するピクセルのアレイであって、各ピクセルは、第１の電極と、前記第１の電極上に配置される１つ又は複数の発光材料層と、前記１つ又は複数の発光材料層上に配置される第２の電極とをそれぞれ含む、ピクセルのアレイと、
   （ｃ）複数の電気導体を有する第１のシリアルバスであって、各電気導体は、第１の組のチップレット内の１つのチップレットを前記第１の組のチップレット内のただ１つの他のチップレットにシリアル接続において接続し、前記チップレットは、前記発光エリアにおいて前記基板上に分散され、各チップレットは、その対応する電気導体に接続されるデータを格納及び転送するための１つ又は複数の蓄積転送回路を含む、第１のシリアルバスと、
   （ｄ）各チップレット内にあり、前記蓄積転送回路内に格納されたデータに応じて、少なくとも１つのピクセルを駆動するためのドライバ回路と、
   （ｅ）前記第１のシリアルバスの方向とは異なる方向において前記基板上に配線される配線バスと
   を備え、
   前記第１のシリアルバス及び前記配線バスは前記基板上の共通配線層内に配置される、ディスプレイデバイス。
2. 電気導体を通して前記第１の組内のチップレットに信号を与えるコントローラをさらに備え、前記信号は、前記チップレット内で再生される、請求項１に記載のディスプレイデバイス。
3. 前記第１の組内の各チップレットに関連付けられたアクティブマトリックス回路をさらに含み、各ピクセルの前記第１の電極は、アクティブマトリックス回路によって駆動され、各ピクセルの前記第２の電極は、電気的に共通に接続される、請求項１に記載のディスプレイデバイス。
4. 前記第１の組内の各チップレット内にパッシブマトリックス制御回路をさらに含み、ピクセル行内の各ピクセルの前記第１の電極は、電気的に共通に接続され、ピクセル列内の各ピクセルの前記第２の電極は、共通に接続され、前記ピクセルは、前記パッシブマトリックス制御を用いて駆動される、請求項１に記載のディスプレイデバイス。
5. 前記蓄積転送回路はデジタル回路である、請求項１に記載のディスプレイデバイス。
6. 前記デジタル回路は、デジタル値を格納するフリップフロップを含む、請求項５に記載のディスプレイデバイス。
7. 前記蓄積転送回路はアナログ回路である、請求項１に記載のディスプレイデバイス。
8. 前記アナログ回路は電荷を蓄積するキャパシタを含む、請求項７に記載のディスプレイデバイス。
9. 前記第１の組内のチップレットに接続される複数のシリアルバスをさらに含む、請求項１に記載のデバイス。
10. 第２のシリアルバスに接続される第２の組のチップレットをさらに含む、請求項１に記載のディスプレイデバイス。
11. 前記チップレットは複数の行又は列に配列され、前記第１のシリアルバスは２つ以上の行内の前記チップレットをシリアルに接続するか、又は２つ以上の列内の前記チップレットをシリアルに接続する、請求項１に記載のディスプレイデバイス。
12. 前記チップレットは複数の行及び列に配列され、前記第１のシリアルバスは１つの行及び１つの列内の前記チップレットをシリアルに接続する、請求項１に記載のディスプレイデバイス。
13. 前記１つ又は複数の発光層は有機材料を含み、前記電極及び前記発光層は有機発光ダイオードを形成する、請求項１に記載のディスプレイデバイス。
14. 前記ピクセルのアレイは互いに排他的なピクセルグループに細分され、該ピクセルグループはそれぞれ、グループ行電極の別個のアレイ及びグループ列電極の別個のアレイを有し、該電極は、任意の他のピクセルグループのグループ行電極及びグループ列電極から電気的に独立しており、
    各ピクセルグループはそれぞれ、前記基板上に配置される１つ又は複数の別個のグループ行ドライバチップレット及び１つ又は複数の別個のグループ列ドライバチップレットを有し、各該グループ行ドライバチップレットはピクセルグループ行電極に排他的に接続され、かつ該ピクセルグループ行電極を制御し、各該グループ列ドライバチップレットはピクセルグループ列電極に排他的に接続され、かつ該ピクセルグループ列電極を制御する、請求項１に記載のディスプレイデバイス。
15. 前記グループ列ドライバチップレット又は前記グループ行ドライバチップレットはシリアルに接続される、請求項１４に記載のディスプレイデバイス。
16. 前記第１のシリアルバスは、チップレットの表面上に形成され、当該チップレット内の回路部を接続する接続パッド２５を通じて、前記第１の組内のチップレットを通り抜け、前記配線バスは該チップレットの上又は下を通る、請求項１に記載のディスプレイデバイス。
17. 前記蓄積転送回路に格納される前記データは前記ピクセルのための所望の輝度を表す、請求項１に記載のディスプレイデバイス。
18. 共通のチップレットに接続される２つの関連付けられたシリアルバスを用いて、差動信号対を形成する、請求項１に記載のディスプレイデバイス。

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