JP5559329B2 - 構造体および構造体を形成する方法 - Google Patents

構造体および構造体を形成する方法 Download PDF

Info

Publication number
JP5559329B2
JP5559329B2 JP2012524743A JP2012524743A JP5559329B2 JP 5559329 B2 JP5559329 B2 JP 5559329B2 JP 2012524743 A JP2012524743 A JP 2012524743A JP 2012524743 A JP2012524743 A JP 2012524743A JP 5559329 B2 JP5559329 B2 JP 5559329B2
Authority
JP
Japan
Prior art keywords
pitch
conductive lines
conductive
lines
vertical plane
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2012524743A
Other languages
English (en)
Other versions
JP2013502072A (ja
JP2013502072A5 (ja
Inventor
バンサルンティプ・サルニャ
エデルシュタイン・ダニエル・シー
ヒンスバーグ・ウィリアム・ディー
キム・ホチョル
コースター・スティーヴン
ソロマン・ポール・エム
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
International Business Machines Corp
Original Assignee
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Business Machines Corp filed Critical International Business Machines Corp
Publication of JP2013502072A publication Critical patent/JP2013502072A/ja
Publication of JP2013502072A5 publication Critical patent/JP2013502072A5/ja
Application granted granted Critical
Publication of JP5559329B2 publication Critical patent/JP5559329B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/34—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies not provided for in groups H01L21/0405, H01L21/0445, H01L21/06, H01L21/16 and H01L21/18 with or without impurities, e.g. doping materials
    • H01L21/44—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/38 - H01L21/428
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76816—Aspects relating to the layout of the pattern or to the size of vias or trenches
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Description

本発明は、サブリソグラフィ・ピッチの構造体（sublithographic-pitched structure）とリソグラフィ・ピッチの構造体（lithographic-pitched structure）との相互接続を含む構造体およびこれを製造する方法に関する。
サブリソグラフィ・ピッチの構造体、すなわち、サブリソグラフィ・ピッチを有する構造体を形成するために自己集合共重合体（self-assembling copolymer）を使用することができる。自己集合ブロック共重合体は、まず、適切な溶媒系に溶解してブロック共重合体溶液を形成し、次にその溶液が第１の模範的な構造体の表面上に塗布されて、ブロック共重合体層を形成する。ブロック共重合体を溶解し、ブロック共重合体溶液を形成するために使用される溶媒系は、トルエン、酢酸プロピレングリコールメチルエーテル（ＰＧＭＥＡ）、プロピレングリコールモノメチルエーテル（ＰＧＭＥ）、およびアセトンを含むがこれらに限定されない任意の適切な溶媒を含むことができる。
半導体構造の寸法は、典型的に、半導体構造の物理的特徴をパターン形成するために使用されるリソグラフィ・ツールの最小プリント可能寸法によって制限される。最小プリント可能寸法は、当技術分野では限界寸法と呼ばれ、使用可能なリソグラフィ・ツールを使用して形成可能な最小プリント可能ピッチを有する最も狭い平行線または最も狭い平行空間の幅として定義される。
「リソグラフィ最小寸法」および「サブリソグラフィ寸法」は使用可能なリソグラフィ・ツールのみに関して定義され、通常、半導体技術の世代ごとに変化するが、リソグラフィ最小寸法およびサブリソグラフィ寸法は、半導体製造時に使用可能なリソグラフィ・ツールの最良性能に関して定義すべきであることは言うまでもない。本出願の出願日時点で、リソグラフィ最小寸法は約３５ｎｍであり、今後縮小することが期待されている。
米国特許出願第１１／４２４９６３号
Nealey他による「Self-assembling resists for nanolithography」（IEDMTechnical Digest、２００５年１２月、Digital Object Identifier10.1109/IEDM.2005.1609349）
半導体構造にサブリソグラフィ・ピッチの構造体を取り入れるには、サブリソグラフィ・ピッチの構造体とリソグラフィ・ピッチの構造体との間の電気的接触が必要である。したがって、このような電気的接触を提供するための構造体が望ましい。
本発明の一実施形態により、第１のピッチを有し、少なくとも１つの誘電体層に埋め込まれた第１の複数の導電線であって、第１の複数の導電線のそれぞれが、第１の垂直面に平行な１対の側壁と第２の垂直面内に位置する端壁とを有し、第１の垂直面と第２の垂直面との角度が４５度より小さい第１の複数の導電線と、複数の導電ビアであって、複数の導電ビアのそれぞれが複数の導電線の１つの端部部分に接触し、少なくとも１つの誘電体層に埋め込まれ、第２の垂直面が複数の導電ビアのそれぞれと交差する複数の導電ビアとを含む、第１の構造体が提供される。
本発明の他の態様により、少なくとも１つの誘電体層に埋め込まれ、一定幅領域と一定幅領域に隣接する少なくとも１つの可変間隔領域とを有する第１の複数の導電線であって、第１の複数の導電線が、一定幅領域内の一定の第１のピッチと、少なくとも１つの可変間隔領域内の第１の複数の導電線の隣接対間の可変距離とを有し、可変距離が一定幅領域の端部部分からの横方向距離につれて増加する第１の複数の導電線と、第２のピッチを有する複数の導電ビアであって、複数の導電ビアのそれぞれが複数の導電線の１つの端部部分に接触し、少なくとも１つの誘電体層に埋め込まれ、第２のピッチが第１のピッチより大きい複数の導電ビアとを含む、第２の構造体が提供される。
本発明のさらに他の態様により、第１のピッチを有し、少なくとも１つの誘電体層に埋め込まれた第１の複数の導電線と、少なくとも１つの誘電体層に埋め込まれ、第２のピッチを有する第２の複数の導電線であって、第２のピッチが第１のピッチより大きく、第２の複数の導電線の少なくとも１つが第１の複数の導電線の少なくとも２つに抵抗可能に接続される第２の複数の導電線とを含む、第３の構造体が提供される。
本発明のさらに他の態様により、基板上に第１のピッチを有する第１の複数の導電線を形成することであって、第１の複数の導電線のそれぞれが、第１の垂直面に平行な１対の側壁を有することと、第２の垂直面に沿って側壁を有するフォトレジストを使用して第１の複数の導電線をパターン形成することであって、パターン形成された第１の複数の導電線のそれぞれの端壁が第２の垂直面内に形成され、第１の垂直面と第２の垂直面との角度が４５度より小さいことと、パターン形成された第１の複数の導電線の上に誘電体層を形成することと、誘電体層に複数の導電ビアを形成することであって、複数の導電ビアのそれぞれが複数の導電線の１つの端部部分に接触し、第２の垂直面が複数の導電ビアのそれぞれと交差することを含む、構造体を形成する方法が提供される。
本発明のさらに他の態様により、一定幅領域と一定幅領域に隣接する少なくとも１つの可変間隔領域とを有する第１の複数の導電線を形成することであって、第１の複数の導電線が、一定幅領域内の一定の第１のピッチと、少なくとも１つの可変間隔領域内の第１の複数の導電線の隣接対間の可変距離とを有し、可変距離が一定幅領域の端部部分からの横方向距離につれて増加することと、複数の導電線上に誘電体層を形成することと、誘電体層内に第２のピッチを有する複数の導電ビアを形成することであって、複数の導電ビアのそれぞれが複数の導電線の１つの端部部分に接触し、第２のピッチが第１のピッチより大きいことを含む、構造体を形成する他の方法が提供される。
本発明のさらに他の態様により、少なくとも１つの誘電体層内に第１のピッチを有する第１の複数の導電線を形成することと、少なくとも１つの誘電体層内に第２のピッチを有する第２の複数の導電線を形成することであって、第２のピッチが第１のピッチより大きく、第２の複数の導電線の少なくとも１つが第１の複数の導電線の少なくとも２つに抵抗可能に接続されることを含む、構造体を形成するさらに他の方法が提供される。
図面全体を通して、同じ番号ラベルが付いた図は同じ製造段階に対応し、接尾辞「Ａ」が付いた図は上面図であり、接尾辞「Ｂ」が付いた図は、同じ番号ラベルおよび接尾辞「Ａ」が付いた対応する図の平面Ｂ−Ｂ’に沿った垂直断面図である。
本発明の第１の実施形態による第１の模範的な構造体の一連の図である。 本発明の第１の実施形態による第１の模範的な構造体の一連の図である。 本発明の第１の実施形態による第１の模範的な構造体の一連の図である。 本発明の第１の実施形態による第１の模範的な構造体の一連の図である。 本発明の第１の実施形態による第１の模範的な構造体の一連の図である。 本発明の第１の実施形態による第１の模範的な構造体の一連の図である。 本発明の第１の実施形態による第１の模範的な構造体の一連の図である。 本発明の第１の実施形態による第１の模範的な構造体の一連の図である。 本発明の第１の実施形態による第１の模範的な構造体の一連の図である。 本発明の第１の実施形態による第１の模範的な構造体の一連の図である。 本発明の第１の実施形態による第１の模範的な構造体の一連の図である。 本発明の第１の実施形態による第１の模範的な構造体の一連の図である。 本発明の第１の実施形態による第１の模範的な構造体の一連の図である。 本発明の第１の実施形態による第１の模範的な構造体の一連の図である。 本発明の第１の実施形態による第１の模範的な構造体に基づく第１の変形例の一連の図である。 本発明の第１の実施形態による第１の模範的な構造体に基づく第１の変形例の一連の図である。 本発明の第１の実施形態による第１の模範的な構造体に基づく第１の変形例の一連の図である。 本発明の第１の実施形態による第１の模範的な構造体に基づく第１の変形例の一連の図である。 本発明の第１の実施形態による第１の模範的な構造体に基づく第１の変形例の一連の図である。 本発明の第１の実施形態による第１の模範的な構造体に基づく第１の変形例の一連の図である。 本発明の第１の実施形態による第１の模範的な構造体に基づく第２の変形例の一連の図である。 本発明の第１の実施形態による第１の模範的な構造体に基づく第２の変形例の一連の図である。 本発明の第１の実施形態による第１の模範的な構造体に基づく第２の変形例の一連の図である。 本発明の第１の実施形態による第１の模範的な構造体に基づく第２の変形例の一連の図である。 本発明の第１の実施形態による第１の模範的な構造体に基づく第２の変形例の一連の図である。 本発明の第１の実施形態による第１の模範的な構造体に基づく第２の変形例の一連の図である。 本発明の第２の実施形態による第２の模範的な構造体の一連の図である。 本発明の第２の実施形態による第２の模範的な構造体の一連の図である。 本発明の第２の実施形態による第２の模範的な構造体の一連の図である。 本発明の第２の実施形態による第２の模範的な構造体の一連の図である。 本発明の第２の実施形態による第２の模範的な構造体の一連の図である。 本発明の第２の実施形態による第２の模範的な構造体の一連の図である。 本発明の第２の実施形態による第２の模範的な構造体の一連の図である。 本発明の第２の実施形態による第２の模範的な構造体の一連の図である。 本発明の第２の実施形態による第２の模範的な構造体の一連の図である。 本発明の第２の実施形態による第２の模範的な構造体の一連の図である。 本発明の第２の実施形態による第２の模範的な構造体の一連の図である。 本発明の第２の実施形態による第２の模範的な構造体の一連の図である。 本発明の第２の実施形態による第２の模範的な構造体の一連の図である。 本発明の第２の実施形態による第２の模範的な構造体の一連の図である。 本発明の第２の実施形態による第２の模範的な構造体の一連の図である。 本発明の第２の実施形態による第２の模範的な構造体の一連の図である。 本発明の第３の実施形態による第３の模範的な構造体の一連の図である。 本発明の第３の実施形態による第３の模範的な構造体の一連の図である。 本発明の第３の実施形態による第３の模範的な構造体の一連の図である。 本発明の第３の実施形態による第３の模範的な構造体の一連の図である。 本発明の第３の実施形態による第３の模範的な構造体の一連の図である。 本発明の第３の実施形態による第３の模範的な構造体の一連の図である。 本発明の第３の実施形態による第３の模範的な構造体に基づく第１の変形例の一連の図である。 本発明の第３の実施形態による第３の模範的な構造体に基づく第１の変形例の一連の図である。 本発明の第３の実施形態による第３の模範的な構造体に基づく第１の変形例の一連の図である。 本発明の第３の実施形態による第３の模範的な構造体に基づく第１の変形例の一連の図である。 本発明の第３の実施形態による第３の模範的な構造体に基づく第１の変形例の一連の図である。 本発明の第３の実施形態による第３の模範的な構造体に基づく第１の変形例の一連の図である。 本発明の第３の実施形態による第３の模範的な構造体に基づく第２の変形例の一連の図である。 本発明の第３の実施形態による第３の模範的な構造体に基づく第２の変形例の一連の図である。
上記の通り、本発明は、サブリソグラフィ・ピッチの構造体とリソグラフィ・ピッチの構造体との相互接続を含む構造体およびこれを製造する方法に関し、次にこれらについて添付図面を使用して詳細に説明する。同じ構成を有する同様かつ対応する諸要素は同様の参照番号で参照されている。
図１Ａおよび図１Ｂを参照すると、本発明の第１の実施形態による第１の模範的な構造体は、基板１０と、その上面上に形成された導電材料層２０Ｌと、誘電材料層３０Ｌと、第１のピッチｐｈ１を有する複数のポリマー・ブロック線（polymer block line）４０とを含む。基板１０は、半導体基板、絶縁体基板、導体基板、またはこれらの組み合わせを含むがこれらに限定されない任意のタイプの材料にすることができる。たとえば、基板１０は、電界効果トランジスタなどの少なくとも１つの半導体デバイスを含む半導体基板にすることができる。また、基板１０は、導電材料層２０Ｌに抵抗可能に接続される少なくとも１つの金属相互接続構造体を埋め込む１つまたは複数の誘電体層も含むことができる。
導電材料層２０Ｌは、元素金属、金属合金、導電金属化合物、および電気的にドーピングされた半導体材料などの導電材料を含む。たとえば、導電材料層２０Ｌは、Ｗ、Ｃｕ、Ａｌ、ＴａＮ、ＴｉＮ、ＷＮ、金属シリサイド、金属ゲルマニウム、ドープ結晶半導体材料、ドープ多結晶半導体材料、またはこれらの組み合わせを含むことができる。導電材料層２０Ｌの厚さは５ｎｍ〜２００ｎｍにすることができるが、これより小さい厚さならびに大きい厚さも使用することができる。
誘電材料層３０Ｌは、酸化シリコン、窒化シリコン、酸窒化シリコン、炭素ドープ酸化物、有機ポリマー絶縁体などの誘電材料、ＨｆＯ２、Ａｌ２Ｏ３などの誘電酸化金属、またはこれらの組み合わせを含む。導電材料層３０Ｌの厚さは５ｎｍ〜２００ｎｍにすることができるが、これより小さい厚さならびに大きい厚さも使用することができる。
第１のピッチｐｈ１を有する複数のポリマー・ブロック線４０は当技術分野で既知の方法によって形成される。具体的には、第１のピッチｐｈ１を有する複数のポリマー・ブロック線４０は、自己集合共重合体層を使用することによって形成される。複数のポリマー・ブロック線のパターンは基板１０上の誘電材料層２０Ｌに転写される。パターンの転写後の導電材料層２０Ｌの残りの部分は第１の複数の導電線を構成する。
たとえば、誘電材料層３０Ｌの上面上にテンプレート層（図示せず）を付着させる。その内部で誘電材料層３０Ｌの上面が露出される陥凹エリア（recessed area）を含むように、テンプレート層がパターン形成される。テンプレート層の陥凹エリアは、縦方向に２つの平行なエッジを有する。自己集合ブロック共重合体を含むブロック共重合体層（図示せず）が陥凹エリア内に塗布される。２つ以上の不混和性ポリマー・ブロック成分を含むブロック共重合体層はナノメートル規模のパターンに自己組織化することができる。適切な条件下では、２つ以上の不混和性ポリマー・ブロック成分はナノメートル規模で２つ以上の異なる相に分離し、それにより、隔離されたナノサイズの構造単位からなる規則正しいパターンを形成する。自己集合ブロック共重合体によって形成され、隔離されたナノサイズの構造単位からなるこのような規則正しいパターンは、半導体デバイス、光学装置、および磁気装置においてナノ規模の構造単位を形成するために使用することができる。具体的には、このように形成される構造単位の寸法は、典型的に、５〜３０ｎｍの範囲内であり、これはサブリソグラフィ（すなわち、リソグラフィ・ツールの解像度未満）である。
模範的なブロック共重合体材料については、２００６年６月１９に出願され、本出願人に譲渡された同時係属米国特許出願第１１／４２４９６３号に記載されている。本発明の構造単位を形成するために使用することができる自己集合ブロック共重合体の特定の例としては、ポリスチレン−ブロック−ポリメタクリル酸メチル（ＰＳ−ｂ−ＰＭＭＡ）、ポリスチレン−ブロック−ポリイソプレン（ＰＳ−ｂ−ＰＩ）、ポリスチレン−ブロック−ポリブタジエン（ＰＳ−ｂ−ＰＢＤ）、ポリスチレン−ブロック−ポリビニルピリジン（ＰＳ−ｂ−ＰＶＰ）、ポリスチレン−ブロック−ポリエチレンオキシド（ＰＳ−ｂ−ＰＥＯ）、ポリスチレン−ブロック−ポリエチレン（ＰＳ−ｂ−ＰＥ）、ポリスチレン−ｂ−ポリオルガノシリケート（ＰＳ−ｂ−ＰＯＳ）、ポリスチレン−ブロック−ポリフェロセニルジメチルシラン（ＰＳ−ｂ−ＰＦＳ）、ポリエチレンオキシド−ブロック−ポリイソプレン（ＰＥＯ−ｂ−ＰＩ）、ポリエチレンオキシド−ブロック−ポリブタジエン（ＰＥＯ−ｂ−ＰＢＤ）、ポリエチレンオキシド−ブロック−ポリメタクリル酸メチル（ＰＥＯ−ｂ−ＰＭＭＡ）、ポリエチレンオキシド−ブロック−ポリエチルエチレン（ＰＥＯ−ｂ−ＰＥＥ）、ポリブタジエン−ブロック−ポリビニルピリジン（ＰＢＤ−ｂ−ＰＶＰ）、およびポリイソプレン−ブロック−ポリメタクリル酸メチル（ＰＩ−ｂ−ＰＭＭＡ）を含むことができるが、これらに限定されない。
ブロック共重合体は高温でアニールされ、第１のポリマー・ブロック成分を含有する複数のポリマー・ブロック線４０と第２のポリマー・ブロック成分を含有するマトリックス（図示せず）を形成する。このマトリックスは、ブロック共重合体層のアニールによって形成された構造内の複数のポリマー・ブロック線４０の補完物である。ブロック共重合体層内の自己集合ブロック共重合体をアニールして２組のポリマー・ブロックを形成するための模範的なプロセスは、Nealey他による「Self-assemblingresists for nanolithography」（IEDM Technical Digest、２００５年１２月、Digital Object Identifier 10.1109/IEDM.2005.1609349）に記載されている。このアニールは、たとえば、１００℃〜３００℃の温度で１時間〜１００時間の持続時間の間、実行することができる。第２のポリマー・ブロック成分を含有するマトリックスは、図１Ａの構造体を形成するために複数のポリマー・ブロック線４０に応じて選択的に除去される。この選択的除去プロセスは、化学的現像液または溶媒、あるいは選択的反応性イオン・エッチング（ＲＩＥ）プロセス、もしくはこれらの組み合わせによって行うことができる。
第１のピッチｐｈ１は、サブリソグラフィ・ピッチ、すなわち、平行線パターンの周期的配列に関する限界ピッチより小さいピッチにすることができる。限界ピッチとは、任意の所与の時点で使用可能なリソグラフィ・ツールを使用してプリントできる最小ピッチであり、本出願の出願日時点では限界ピッチは約７０ｎｍであるが、この寸法は使用可能なリソグラフィ・ツールの性能が向上するにつれて縮小することが期待されている。好ましくは、第１のピッチｐｈ１は８ｎｍ〜６０ｎｍであり、より好ましくは１６ｎｍ〜４０ｎｍであるが、第１のピッチｐｈ１についてこれより小さい寸法ならびに大きい寸法も使用することができる。
図２Ａおよび図２Ｂを参照すると、たとえば、エッチング・マスクとして複数のポリマー・ブロック線４０を使用する異方性イオン・エッチングにより、複数のポリマー・ブロック線４０のサブリソグラフィ・パターン、すなわち、少なくとも１つのサブリソグラフィ寸法を有するパターンが誘電材料層３０Ｌおよび導電材料層２０Ｌのスタックに転写される。誘電材料層３０Ｌの残りの部分は複数の誘電材料部分３０を構成する。導電材料層２０Ｌの残りの部分は、第１のピッチｐｈ１を有する第１の複数の導電線２０を構成する。第１の複数の導電線２０、複数の誘電材料部分３０、および複数のポリマー・ブロック線４０の側壁は垂直に一致し、すなわち、同じ垂直面内に位置する。
第１の複数の導電線２０のそれぞれは、第１の複数の導電線２０の側壁の１つの平面内にある第１の垂直面Ｐに平行な１対の側壁を有する。第１の複数の導電線２０の各対の側壁は、第１の複数の導電線２０の縦方向に沿って方向付けられている。縦方向とは、一方からもう一方への寸法がより大きい方向であり、第１のピッチｐｈ１に沿った方向である横方向に対して垂直である。複数の誘電材料部分３０は第１のピッチｐｈ１を有する。第１の複数の導電線２０も第１のピッチｐｈ１を有する。複数のポリマー・ブロック線４０は、第１の複数の導電線２０、複数の誘電材料部分３０、および基板１０に応じて選択的に除去される。
図３Ａおよび図３Ｂを参照すると、フォトレジスト層４７は、基板１０の上面ならびに第１の複数の導電線２０および複数の誘電材料部分３０の露出面に塗布される。フォトレジスト層４７は、複数の誘電材料部分３０の上面に覆い被さる垂直側壁を形成するように、リソグラフィでパターン形成される。フォトレジスト層４７によって覆われていないエリアでは、複数の誘電材料部分３０および第１の複数の導電線２０のスタックと基板１０が露出される。好ましくは、フォトレジスト層４７の垂直側壁は、本明細書で第２の垂直面Ｐ２と呼ばれる垂直面内にある。第１の垂直面Ｐ１と第２の垂直面Ｐ２との角度αは４５度より小さく、好ましくは３０度より小さく、より好ましくは５度〜２０度である。
図４Ａおよび図４Ｂを参照すると、複数の誘電材料部分３０および第１の複数の導電線２０のスタックの露出部分は、フォトレジスト層４７をエッチング・マスクとして使用して、反応性イオン・エッチングなどの異方性エッチングによって除去される。複数の誘電材料部分３０および第１の複数の導電線２０の端壁は、異方性エッチングの直後に第２の垂直面Ｐ２と垂直に一致し、第１の垂直面Ｐ１に平行である複数の誘電材料部分３０および第１の複数の導電線２０の側壁に対して角度αになる。
好ましくは、複数の誘電材料部分３０の端壁は、第２の垂直面Ｐ２内にあるフォトレジスト層４７の側壁および第１の複数の導電線２０の端壁に対して、本明細書で横方向陥凹距離（lateral recess distance）ｌｒｄと呼ばれる一定の距離だけ横方向に陥凹される。複数の誘電材料部分３０の各側壁は第１の複数の導電線２０の側壁の平面と一致し、複数の誘電材料部分３０の各端壁は、一定の距離、すなわち、横方向陥凹距離ｌｒｄだけ第２の垂直面Ｐ２からずれている。好ましくは、横方向陥凹距離ｌｒｄはサブリソグラフィ寸法であり、２ｎｍ〜２０ｎｍにすることができるが、これより小さい寸法ならびに大きい寸法も使用することができる。
図５Ａおよび図５Ｂを参照すると、フォトレジスト層４７は、複数の誘電材料部分３０、第１の複数の導電線２０、および基板１０に応じて選択的に除去される。複数の誘電材料部分３０のそれぞれの一方の端壁は下にある導電線２０の端壁と垂直に一致し、複数の誘電材料部分３０のそれぞれのもう一方の端壁は、横方向陥凹距離ｌｒｄだけ下にある導電線２０のもう一方の端壁から横方向にずれて、下にある導電線２０の上面の一部分を露出している。
図６Ａおよび図６Ｂを参照すると、第１の誘電体層５０は、複数の誘電材料部分３０、第１の複数の導電線２０、および基板１０の上に形成され、たとえば、化学的機械的平坦化（ＣＭＰ）または自己平坦化（self-planarization）によって平坦化される。第１の誘電体層５０は、酸化シリコン、ドープ・ケイ酸塩ガラス、窒化シリコン、酸窒化シリコン、２．７未満の誘電率を有する自己平坦化低誘電率（ローｋ）材料、２．７未満の誘電率を有する有機ケイ酸塩ガラス、多孔質誘電材料、またはこれらの組み合わせなどの誘電材料を含む。
複数のビアホールは、それぞれのビアホールが１つの導電線２０のみを露出するように、第２の垂直面Ｐ２に沿って形成される。具体的には、複数のビアホールは、第１の誘電体層５０にリソグラフィでパターン形成することにより、第２の垂直面Ｐ２に沿って第１の誘電体層５０に形成される。複数の誘電材料部分３０の側壁および第１の複数の導電線２０の上面は複数のビアホール内で露出される。複数のビアホール内に導電材料が充填され、複数の導電ビア６０を形成する。複数の導電ビア６０のそれぞれは、複数の導電線２０の１つの端部部分に接触し、第１の誘電体層５０に埋め込まれる。第２の垂直面Ｐ２は複数の導電ビア６０のそれぞれと交差する。複数の導電ビア６０はビア・ピッチｖｐｈを有し、これはリソグラフィ・ピッチ、すなわち、リソグラフィ方法によって形成可能な最小ピッチと等しいかまたはそれより大きいピッチである。たとえば、リソグラフィ・ピッチは、７０ｎｍと等しいかまたはそれより大きいものにすることができる。好ましくは、複数の導電ビア６０のそれぞれの中心軸を接続する平面は第２の垂直面Ｐ２と一致するか、または第２の垂直面Ｐ２に平行である。複数の導電ビア６０のそれぞれは、第１の複数の導電線２０の１つの上面および端壁に接触する。
図７Ａおよび図７Ｂを参照すると、第２の誘電体層７０は第１の誘電体層５０の上に形成される。第２の誘電体層７０は、第１の誘電体層５０として使用可能な材料のいずれかから選択することができる誘電材料を含む。第２の誘電体層７０には、リソグラフィ・ピッチを有する複数のライン・トレンチ（line trench）が形成される。複数のトレンチのリソグラフィ・ピッチは本明細書では第２のピッチｐｈ２と呼ばれる。
複数のライン・トレンチ内には、導電材料の付着および平坦化により、第２の複数の導電線８０が形成される。第２の複数の導電線８０は、第１の複数の導電線２０として使用可能な材料のいずれかを含むことができる。第２の複数の導電線８０は第２のピッチｐｈ２を有し、これはリソグラフィ・ピッチである。
第２の複数の導電線８０の縦方向、すなわち、側壁を含む平面内の水平方向は、第２の複数の導電線８０の側壁の１つの平面である第３の垂直面Ｐ３に平行にすることができる。第２の複数の導電線８０のそれぞれは、第１の垂直面Ｐ１に垂直で、第３の垂直面Ｐ３に平行な１対の側壁を有する。この場合、第３の垂直面Ｐ３は第１の垂直面Ｐ１と直交する。この場合、第２のピッチｐｈ２の方向は第１の垂直面Ｐ１の方向に平行である。第２の複数の導電線８０のそれぞれの底面は複数の導電ビア６０の１つに隣接する。
代わって、第１の誘電体層５０および第２の誘電体層７０は、単一誘電体層として同じ付着ステップで形成することができ、複数の導電ビア６０および第２の複数の導電線８０は、同じ付着および平坦化プロセスによって一体的に形成することができる。
図８Ａおよび図８Ｂを参照すると、第１の模範的な構造体に基づく第１の変形例は、フォトレジスト層４７を塗布し、第１の平面Ｐ１から角度αである１対の平行垂直側壁を含むようにフォトレジスト層４７にリソグラフィでパターン形成することにより、図２Ａおよび図２Ｂの第１の模範的な構造体から導出される。１対の平行垂直側壁は、リソグラフィ寸法だけ分離され、すなわち、３５ｎｍより大きい距離にあり、典型的には、１００ｎｍより大きい距離にある。フォトレジスト層４７の垂直側壁の１つは第２の垂直面Ｐ２である。第１の垂直面Ｐ１と第２の垂直面Ｐ２との角度αは４５度より小さく、好ましくは３０度より小さく、より好ましくは５度〜２０度である。
複数の誘電材料部分３０および第１の複数の導電線２０のスタックの露出部分は、フォトレジスト層４７をエッチング・マスクとして使用して、反応性イオン・エッチングなどの異方性エッチングによって除去される。複数の誘電材料部分３０および第１の複数の導電線２０の端壁は、異方性エッチングの直後にフォトレジスト層４７の垂直側壁と垂直に一致し、複数の誘電材料部分３０および第１の複数の導電線２０の側壁に平行である第１の垂直面Ｐ１に対して角度αになる。好ましくは、複数の誘電材料部分３０の端壁は、上記と同じように、一定の距離だけ横方向に陥凹される。その後、フォトレジスト層４７は、複数の誘電材料部分３０、第１の複数の導電線２０、および基板１０に応じて選択的に除去される。
図９Ａおよび図９Ｂを参照すると、第１の誘電体層５０は、複数の誘電材料部分３０、第１の複数の導電線２０、および基板１０の上に形成され、たとえば、上記のように化学的機械的平坦化（ＣＭＰ）または自己平坦化によって平坦化される。複数のビアホールは、複数の導電線２０の端壁に沿って形成される。複数の誘電材料部分３０の側壁および第１の複数の導電線２０の上面は複数のビアホール内で露出される。複数のビアホール内に導電材料が充填され、複数の導電ビア６０を形成する。複数の導電ビア６０のそれぞれは、複数の導電線２０の１つの端部部分に接触し、第１の誘電体層５０に埋め込まれる。複数の誘電材料部分３０と複数の導電ビア６０との空間的位置合わせを例示するために、図９Ａでは複数の誘電材料部分３０が点線で示されている。複数の導電ビア６０は、除去前のフォトレジスト層４７の２つの側壁間の距離と同じ距離だけ分離された２列に配置されている（図８Ａおよび図８Ｂを参照）。複数の導電ビア６０は各列でビア・ピットｖｐｈを有する。
図１０Ａおよび図１０Ｂを参照すると、第２の誘電体層７０は上記のように第１の誘電体層５０の上に形成される。さらに、第２の複数の導電線８０が上記のように形成される。第２の複数の導電線８０は、リソグラフィ・ピッチである第２のピッチｐｈ２を有する。第１の垂直面Ｐ１、第２の垂直面Ｐ２、および第３の垂直面Ｐ３の向き同士の関係は上記と同じである。
図１１Ａおよび図１１Ｂを参照すると、第１の模範的な構造体に基づく第２の変形例は、フォトレジスト層４７を塗布し、第１の平面Ｐ１から角度αである１対の平行垂直側壁を含むようにフォトレジスト層４７にリソグラフィでパターン形成することにより、図２Ａおよび図２Ｂの第１の模範的な構造体から導出される。１対の平行垂直側壁は、リソグラフィ寸法だけ分離され、すなわち、３５ｎｍより大きい距離にあり、典型的には、１００ｎｍより大きい距離にある。フォトレジスト層４７の垂直側壁の１つは第２の垂直面Ｐ２である。第１の垂直面Ｐ１と第２の垂直面Ｐ２との角度αは４５度より小さく、好ましくは３０度より小さく、より好ましくは５度〜２０度である。
複数の誘電材料部分３０および第１の複数の導電線２０のスタックの露出部分は、フォトレジスト層４７をエッチング・マスクとして使用して、反応性イオン・エッチングなどの異方性エッチングによって除去される。複数の誘電材料部分３０および第１の複数の導電線２０の端壁は、異方性エッチングの直後にフォトレジスト層４７の垂直側壁と垂直に一致し、複数の誘電材料部分３０および第１の複数の導電線２０の側壁に平行である第１の垂直面Ｐ１に対して角度αになる。その後、フォトレジスト層４７は除去される。
図１２Ａおよび図１２Ｂを参照すると、衝突するイオンの方向が第２の垂直面Ｐ２から傾斜するように斜めの反応性イオン・エッチングが実行される。図１２Ａおよび図１２Ｂでは衝突するイオンの方向が矢印によって概略的に示されている。したがって、第２の垂直面Ｐ２上の複数の誘電材料部分３０の端壁は衝突するイオンによるエッチングにさらされ、第２の垂直面Ｐ２に平行で、フォトレジスト層４７の開口部の幅だけ第２の垂直面Ｐ２から横方向にずれている平面（本明細書では「ずらし面（offset plane）ＯＰ」と呼ばれる）上の複数の誘電材料部分３０の端壁は、斜めの反応性イオン・エッチング中、衝突するイオンから保護される。好ましくは、斜めの反応性イオン・エッチングは複数の誘電材料部分３０からエッチング残留物を形成し、ずらし面ＯＰと一致する第１の複数の導電線２０の端壁は誘電残留物スペーサ３２で覆われ、これは複数の誘電材料部分３０から流れ出る誘電材料を含む。したがって、複数の誘電材料部分３０の端壁およびずらし面ＯＰにおける第１の複数の導電線２０の端壁は誘電残留物スペーサ３２で覆われる。
図１３Ａおよび図１３Ｂを参照すると、第１の誘電体層５０は、上記のように、複数の誘電材料部分３０、第１の複数の導電線２０、および基板１０の上に形成され、平坦化される。複数のビアホールは複数の導電線２０の端壁に沿って形成される。複数の導電ビア６０は、上記のように第１の誘電体層５０に形成される。誘電残留物スペーサ３２は、ずらし面ＯＰ上に端壁を有する、すなわち、第２の垂直面Ｐ２上に端壁がない、第１の複数の導電線２０のサブセットの側壁を保護する。したがって、誘電残留物スペーサ３２の存在により、複数の導電ビア６０と、ずらし面ＯＰ上に端壁を有する第１の複数の導電線２０のサブセットとの間の不必要な電気的接触は回避される。
図１４Ａおよび図１４Ｂを参照すると、本発明の第２の実施形態による第２の模範的な構造体は、基板１０と、その上面上に形成された導電材料層２０Ｌと、誘電材料層３０Ｌと、陥凹エリアを有するテンプレート層１３０と、テンプレート層１３０の陥凹エリアを充填するブロック共重合体層１４０とを含む。陥凹エリアは、一定の幅を有する領域または「一定幅領域（ＣＷＲ）」と、一定幅領域に隣接し、可変幅を有する少なくとも１つの台形領域とを含む。少なくとも１つの台形領域のそれぞれは、その幅が横方向に変化するフレア領域である。一定幅領域は、図１４Ａの平面Ｂ−Ｂ’の方向である縦方向に２つの平行なエッジを有する。少なくとも１つの台形領域は、一定幅領域の一方の端部に隣接した第１の台形領域（「１ＴＺＲ」）と、一定幅領域のもう一方の端部に隣接した第２の台形領域（「２ＴＺＲ」）とを含むことができる。基板１０、導電材料層２０Ｌ、および誘電材料層３０Ｌの組成は、第１の実施形態と同じものにすることができる。第２の実施形態では、誘電材料層３０Ｌは任意選択であり、テンプレート層１３０は、場合によっては誘電材料層３０Ｌがない場合に導電材料層２０Ｌ上に直接形成することができる。テンプレート層１３０は、典型的に、窒化シリコン、酸化シリコン、酸窒化シリコン、または半導体製造技術で知られているその他の誘電材料などの誘電材料を含む。
２つ以上の不混和性ポリマー・ブロック成分を含むブロック共重合体層１４０はナノメートル規模のパターンに自己組織化することができる。加えて、ブロック共重合体層１４０は、ポリマー・ブロック線４０同士の間に可変距離を有するサブリソグラフィ・パターンの形成を可能にする、少なくとも１つの「ホモポリマー」を含む。ホモポリマーは、一定ではないピッチを有する形状においてセルフアライメントの範囲を増強するために２つ以上の不混和性ポリマー・ブロック成分に追加することができる化学物質である。たとえば、陥凹部内の台形領域は、一定ではないピッチを有する形状である。ホモポリマーの非制限的な例としては、ＰＳ ４５ＫおよびＰＭＭＡ ４６．５Ｋを含む。
図１５Ａおよび図１５Ｂを参照すると、ブロック共重合体層１４０は、不混和性ポリマー・ブロック成分の分離および自己集合を誘導する条件にさらされる。たとえば、ブロック共重合体層１４０を高温でアニールすることができる。このように形成された構造単位の寸法は、典型的に、サブリソグラフィである５〜３０ｎｍの範囲内である。
適切な条件下で、ブロック共重合体層１４０は、第１のポリマー・ブロック成分を含有する複数のポリマー・ブロック線１４０Ａと、第２のポリマー・ブロック成分を含有するブロック成分マトリックス１４０Ｂに分離する。一定幅領域ＣＷＲ内の複数のポリマー・ブロック線１４０Ａの一部分は、サブリソグラフィ・ピッチである第１のピッチｐｈ１を有する。第１のピッチｐｈ１は、上記のように、サブリソグラフィ・ピッチ、すなわち、平行線パターンの周期的配列に関する限界ピッチより小さいピッチにすることができる。好ましくは、第１のピッチｐｈ１は８ｎｍ〜６０ｎｍであり、より好ましくは１６ｎｍ〜４０ｎｍであるが、第１のピッチｐｈ１についてこれより小さい寸法ならびに大きい寸法も使用することができる。第１および第２の台形領域（１ＴＺＲ、２ＴＺＲ）内の複数のポリマー・ブロック線１４０Ａの一部分のピッチは、複数のポリマー・ブロック線１４０Ａがランダム・パターンを形成するまで、一定幅領域ＣＷＲからの距離につれて増加する。
図１６Ａおよび図１６Ｂを参照すると、ブロック成分マトリックス１４０Ｂおよびテンプレート層１３０は、複数のポリマー・ブロック線１４０Ａおよび誘電材料層３０Ｌに応じて選択的に除去される。複数のポリマー・ブロック線１４０Ａは一定幅領域ＣＷＲ内で第１のピッチｐｈ１を有し、第１の可変間隔領域１ＶＳＲおよび第２の可変間隔領域２ＶＳＲ内の第１の複数の導電線の隣接対間で可変距離を有する。第１の可変間隔領域１ＶＳＲは、第１の台形領域１ＴＺＲ（図１５Ａを参照）の一部分であって、そこで複数のポリマー・ブロック線１４０Ａがポリマー・ブロック線１４０Ａの隣接対間で可変距離を有する平行ではない発散線を形成する。同様に、第２の可変間隔領域２ＶＳＲは、第２の台形領域２ＴＺＲ（図１５Ａを参照）の一部分であって、そこで複数のポリマー・ブロック線１４０Ａがポリマー・ブロック線１４０Ａの隣接対間で可変距離を有する平行ではない発散線を形成する。第１および第２の可変間隔領域（１ＶＳＲ、２ＶＳＲ）では、可変距離は一定幅領域ＣＷＲの端部部分からの横方向距離につれて増加する。
図１７Ａおよび図１７Ｂを参照すると、たとえば、エッチング・マスクとして複数のポリマー・ブロック線１４０Ａを使用する異方性イオン・エッチングにより、複数のポリマー・ブロック線１４０Ａのサブリソグラフィ・パターン、すなわち、少なくとも１つのサブリソグラフィ寸法を有するパターンが誘電材料層３０Ｌおよび導電材料層２０Ｌのスタックに転写される。誘電材料層３０Ｌの残りの部分は複数の誘電材料部分３０を構成する。導電材料層２０Ｌの残りの部分は、第１のピッチｐｈ１を有する第１の複数の導電線２０を構成する。第１の複数の導電線２０、複数の誘電材料部分３０、および複数のポリマー・ブロック線１４０Ａの側壁は垂直に一致する。
図１８Ａおよび図１８Ｂを参照すると、フォトレジスト層１４７は、複数のポリマー・ブロック線１４０Ａ、複数の誘電材料部分３０、および第１の複数の導電線２０の垂直スタックならびに基板１０の露出部分に塗布される。フォトレジスト層１４７は、一定幅領域ＣＷＲのすべてならびに第１および第２の可変間隔領域（１ＶＳＲ、２ＶＳＲ）のかなりの部分を覆うように、リソグラフィでパターン形成される。好ましくは、第１および第２の可変間隔領域（１ＶＳＲ、２ＶＳＲ）のそれぞれの面積の少なくとも５０％、好ましくは８０％がフォトレジスト層１４７によって覆われる。フォトレジスト層１４７のリソグラフィ・パターン形成後、複数のポリマー・ブロック線１４０Ａは、第１および第２の可変間隔領域（１ＶＳＲ、２ＶＳＲ）内のフォトレジスト層の各側壁でリソグラフィ・ピッチを有する。複数のポリマー・ブロック線１４０Ａの一部分であって、ランダム・パターンを有し、第１および第２の可変間隔領域（１ＶＳＲ、２ＶＳＲ）の外側に位置する部分は、フォトレジスト層１４７によって覆われたエリアの外側に位置する。
図１９Ａおよび図１９Ｂを参照すると、複数のポリマー・ブロック線１４０Ａ、複数の誘電材料部分３０、および第１の複数の導電線２０のスタックの露出部分は、たとえば、エッチング・マスクとしてフォトレジスト層１４７を使用する異方性エッチングによって除去される。その後、フォトレジスト層１４７ならびにフォトレジスト層１４７のエリア内の複数のポリマー・ブロック線１４０Ａの残りの部分は、複数の誘電材料部分３０、第１の複数の導電線２０、および基板１０に応じて選択的に除去される。
複数の誘電材料部分３０および第１の複数の導電線２０の垂直スタックは、一定幅領域ＣＷＲ、第１の可変間隔領域１ＶＳＲ、および第２の可変間隔領域２ＶＳＲを含む。第１の複数の導電線２０は、一定幅領域ＣＷＲ内で一定の第１のピッチｐｈ１を有し、第１の可変間隔領域１ＶＳＲおよび第２の可変間隔領域２ＶＳＲ内の第１の複数の導電線２０の隣接対間で可変距離ｖｄを有する。可変距離ｖｄは一定幅領域ＣＷＲの端部部分からの横方向距離ｌｄにつれて増加する。
図２０Ａおよび図２０Ｂを参照すると、第１の誘電体層５０は、複数の誘電材料部分３０、第１の複数の導電線２０、および基板１０の上に形成され、たとえば、化学的機械的平坦化（ＣＭＰ）または自己平坦化によって平坦化される。第１の誘電体層５０は、本発明の第１の実施形態と同じ材料を含むことができる。
複数の導電線２０の１つの上面および側壁表面が各ビアホール内で露出されるように、複数のビアホールが第２のピッチｐｈ２で形成される。複数のビアホールは、第１の可変間隔領域１ＶＳＲおよび第２の可変間隔領域２ＶＳＲのそれぞれに、または第１の可変間隔領域１ＶＳＲおよび第２の可変間隔領域２ＶＳＲの一方のみに形成することができる。複数のビアホール内に導電材料が充填され、複数の導電ビア６０を形成し、この複数の導電ビア６０は一列に整列し、第２のピッチｐｈ２の周期性を有することができる。複数の導電ビア６０のそれぞれは、複数の導電線２０の１つの端部部分に接触し、第１の誘電体層５０に埋め込まれる。第２のピッチｐｈ２はリソグラフィ・ピッチ、すなわち、リソグラフィ方法によって形成可能な最小ピッチと等しいかまたはそれより大きいピッチである。たとえば、リソグラフィ・ピッチは、７０ｎｍと等しいかまたはそれより大きいものにすることができる。複数の誘電材料部分３０と複数の導電ビア６０との空間的位置合わせを例示するために、図２０Ａでは複数の誘電材料部分３０が点線で示されている。
図２１Ａおよび図２１Ｂを参照すると、第２の誘電体層７０は、第１の実施形態と同じように第１の誘電体層５０の上に形成される。第２の誘電体層７０には、リソグラフィ・ピッチを有する複数のライン・トレンチが形成される。好ましくは、複数のトレンチのリソグラフィ・ピッチは第２のピッチｐｈ２と同じである。複数のライン・トレンチ内には、導電材料の付着および平坦化により、第２の複数の導電線７２が形成される。第２の複数の導電線７２は、第１の複数の導電線２０として使用可能な材料のいずれかを含むことができる。好ましくは、第２の複数の導電線７２は第２のピッチｐｈ２を有する。
第２の複数の導電線７２の縦方向、すなわち、側壁を含む平面内の水平方向は、第１の導電線２０の縦方向と同じにすることができる。第２の複数の導電線７２のそれぞれの底面は複数の導電ビア６０の１つに隣接する。
代わって、第１の誘電体層５０および第２の誘電体層７０は、単一誘電体層として同じ付着ステップで形成することができ、複数の導電ビア６０および第２の複数の導電線７２は、同じ付着および平坦化プロセスによって一体的に形成することができる。
図２２Ａおよび図２２Ｂを参照すると、本発明の第３の実施形態による第３の模範的な構造体は、基板１０と、第１のピッチｐｈ１を有する第１の複数のライン・トレンチ２１２を含む誘電体層２１０とを含む。基板１０は第１および第２の実施形態と同じものにすることができる。誘電体層２１０は、第１および第２の実施形態の第１の誘電体層５０として使用可能なものと同じ材料を含むことができる。
第１の複数のライン・トレンチ２１２は、自己集合ブロック共重合体を使用して形成することができる。複数のポリマー・ブロック線のパターンは異方性エッチングによって誘電体層２１０に転写される。たとえば、誘電体層２１０の上面上にテンプレート層（図示せず）を付着させる。その内部で誘電体層２１０の上面が露出される陥凹エリアを含むように、テンプレート層がパターン形成される。テンプレート層の陥凹エリアは、縦方向に２つの平行なエッジを有する。自己集合ブロック共重合体を含むブロック共重合体層（図示せず）が陥凹エリア内に塗布され、第１および第２の実施形態のように自己集合するように誘導される。ブロック共重合体層が、第１のポリマー・ブロック成分を含有する複数のポリマー・ブロック線（図示せず）と第２のポリマー・ブロック成分を含有するポリマー・ブロック・マトリックス（図示せず）の集合に変換されると、複数のポリマー・ブロック線はポリマー・ブロック・マトリックスおよびテンプレート層に応じて選択的に除去される。ポリマー・ブロック・マトリックス内の開口部のパターンは、第１の複数のライン・トレンチ２１２を形成するように誘電体層２１０内に変換される。ポリマー・ブロック・マトリックスおよびテンプレート層は、図２２Ａおよび図２２Ｂの第３の模範的な構造体を提供するために、誘電体層２１０に応じて選択的に除去される。
第１のピッチｐｈ１はサブリソグラフィ・ピッチにすることができる。好ましくは、第１のピッチｐｈ１は８ｎｍ〜６０ｎｍであり、より好ましくは１６ｎｍ〜４０ｎｍであるが、第１のピッチｐｈ１についてこれより小さい寸法ならびに大きい寸法も使用することができる。
図２３Ａおよび図２３Ｂを参照すると、第２の複数のライン・トレンチ２１４は、リソグラフィ手段により、第１の複数のライン・トレンチ２１２の端部部分に形成される。たとえば、そこに開口部を形成するために、フォトレジスト層（図示せず）を塗布し、リソグラフィでパターン形成することができる。フォトレジスト層の開口部のパターンは、第２の複数のライン・トレンチ２１４を形成するように誘電体層２１０に転写される。第２の複数のライン・トレンチ２１４は、リソグラフィ・ピッチである第２のピッチｐｈ２を有する。第２の複数のライン・トレンチ２１４のそれぞれは、第１の複数のライン・トレンチ２１２の少なくとも１つに横方向に隣接し、接続されている。第２の複数のライン・トレンチ２１４の少なくとも１つは、第１の複数のライン・トレンチ２１２の少なくとも２つに横方向に隣接し、接続されている。
図２４Ａおよび図２４Ｂを参照すると、第１の複数のライン・トレンチ２１２および第２の複数のライン・トレンチ２１４内に同時に導電材料を付着させる。導電材料は、第１および第２の実施形態の第１の複数の導電線２０として使用可能な任意の材料にすることができる。過剰な導電材料は、誘電体層２１０の上面上から平坦化によって除去される。第１の複数のライン・トレンチ２１２内の導電材料の残りの部分は第１の複数の導電線２２２を構成し、第２の複数のライン・トレンチ２１４内の導電材料の残りの部分は第２の複数の導電線２２４を構成する。
第１の複数の導電線２２２は誘電体層２１０に埋め込まれ、第１のピッチｐｈ１を有し、第２の複数の導電線２２４は誘電体層２１０に埋め込まれ、第２のピッチｐｈ２を有する。第２のピッチｐｈ２はリソグラフィ・ピッチであり、サブリソグラフィ・ピッチである第１のピッチｐｈ１より大きい。第１の複数の導電線２２２のそれぞれは、一体構造により、すなわち、単一隣接ピースとして形成されるので、第２の複数の導電線２２４の少なくとも１つに抵抗可能に接続される。第２の複数の導電線２２４の少なくとも１つは、一体構造により、第１の複数の導電線２２２の少なくとも２つに抵抗可能に接続される。第１の複数の導電線２２２および第２の複数の導電線２２４は同じ導電材料を有する。第１の複数の導電線２２２および第２の複数の導電線２２４は、互いに同一平面上にある上面を有する。第１の複数の導電線２２２の側壁表面および第２の複数の導電線２２４の側壁表面は互いに平行である。第１の複数の導電線２２２の側壁表面および第２の複数の導電線２２４の側壁表面の水平方向は、第１の複数の導電線２２２および第２の複数の導電線２２４の側壁表面の縦方向である。
図２５Ａおよび図２５Ｂを参照すると、第３の模範的な構造体に基づく第１の変形例は、第１の複数のライン・トレンチ２１２内に第１の導電材料を付着させ、平坦化によって誘電体層２１０の上面上から第１の導電材料の過剰分を除去することにより、図２２Ａおよび図２２Ｂの第３の模範的な構造体から導出される。第１の複数のライン・トレンチ２１２内の第１の導電材料の残りの部分は第１の複数の導電線２２２を構成する。第１の複数の導電線２２２は誘電体層２１０に埋め込まれ、サブリソグラフィ・ピッチである第１のピッチｐｈ１を有する。
図２６Ａおよび図２６Ｂを参照すると、第２の複数のライン・トレンチ２１４は、リソグラフィ手段により、第１の複数の導電線２２２の端部部分に形成される。たとえば、そこに開口部を形成するために、フォトレジスト層（図示せず）を塗布し、リソグラフィでパターン形成することができる。フォトレジスト層の開口部のパターンは、第２の複数のライン・トレンチ２１４を形成するように誘電体層２１０に転写される。第２の複数のライン・トレンチ２１４は、リソグラフィ・ピッチである第２のピッチｐｈ２を有する。第１の複数の導電線２２２の少なくとも１つの端壁は第２の複数のライン・トレンチ２１４のそれぞれの内部で露出される。第２の複数のライン・トレンチ２１４の少なくとも１つは、第１の複数のライン・トレンチ２１２の少なくとも２つに横方向に隣接し、接続されている。
図２７Ａおよび図２７Ｂを参照すると、第２の複数のライン・トレンチ２１４内に第２の導電材料を付着させる。第２の導電材料の過剰分は、平坦化により、誘電体層２１０の上面上から除去される。第２の複数のライン・トレンチ２１４内の第２の導電材料の残りの部分は第２の複数の導電線２２４を構成する。第２の複数の導電線２２４は誘電体層２１０に埋め込まれ、第２のピッチｐｈ２を有する。第２のピッチｐｈ２はリソグラフィ・ピッチであり、サブリソグラフィ・ピッチである第１のピッチｐｈ１より大きい。第１の複数の導電線２２２のそれぞれは、直接接触により、第２の複数の導電線２２４の少なくとも１つに抵抗可能に接続される。第２の複数の導電線２２４の少なくとも１つは、直接接触により、第１の複数の導電線２２２の少なくとも２つに抵抗可能に接続される。第１の複数の導電線２２２および第２の複数の導電線２２４は同じ導電材料を有する場合もあれば、異なる導電材料を有する場合もある。第１および第２の導電材料のそれぞれは、第１および第２の実施形態の第１の複数の導電線２０として使用可能な、いずれかの材料にすることができる。第１の複数の導電線２２２および第２の複数の導電線２２４は、互いに同一平面上にある上面を有する。第１の複数の導電線２２２の側壁表面および第２の複数の導電線２２４の側壁表面は互いに平行である。第１の複数の導電線２２２の側壁表面および第２の複数の導電線２２４の側壁表面の水平方向は、第１の複数の導電線２２２および第２の複数の導電線２２４の側壁表面の縦方向である。
図２８Ａおよび図２８Ｂを参照すると、第３の模範的な構造体に基づく第２の変形例は、誘電体層２１０の上に第１の誘電体層５０を形成することにより、図２５Ａおよび図２５Ｂの第３の模範的な構造体に基づく第１の変形例から導出される。第１の複数の導電線２２２の少なくとも１つの上面が各ビアホール内で露出されるように、第１の誘電体層５０内に、任意選択で誘電体層２１０の下にある部分に、複数のビアホールが第２のピッチｐｈ２で形成される。任意選択で、第１の複数の導電線２２２の側壁も露出されるように、第１の誘電体層２１０の下にあるエリアを除去することができる。複数のビアホール内に導電材料が充填され、複数の導電ビア６０を形成し、この複数の導電ビア６０は一列に整列し、第２のピッチｐｈ２の周期性を有することができる。第２のピッチｐｈ２はリソグラフィ・ピッチ、すなわち、リソグラフィ方法によって形成可能な最小ピッチと等しいかまたはそれより大きいピッチである。たとえば、リソグラフィ・ピッチは、７０ｎｍと等しいかまたはそれより大きいものにすることができる。
第２の誘電体層７０は、本発明の第１の実施形態と同じように第１の誘電体層５０の上に付着させる。第２の複数のライン・トレンチは、リソグラフィ手段により、第２の誘電体層７０に形成される。たとえば、そこに開口部を形成するために、フォトレジスト層（図示せず）を塗布し、リソグラフィでパターン形成することができる。フォトレジスト層の開口部のパターンは、第２の複数のライン・トレンチを形成するように第２の誘電体層７０に転写される。第２の複数のライン・トレンチは、第２のピッチｐｈ２を有する第２の複数の導電線２２４を形成するように、第２の導電材料が充填され、平坦化される。
第１の複数の導電線２２２のそれぞれは、直接接触により、第２の複数の導電線２２４の少なくとも１つに抵抗可能に接続される。第２の複数の導電線２２４の少なくとも１つは、複数の導電ビア６０の１つにより、第１の複数の導電線２２２の少なくとも２つに抵抗可能に接続される。第１および第２の導電材料のそれぞれは、第１および第２の実施形態の第１の複数の導電線２０に使用可能な、いずれかの材料にすることができる。第１の複数の導電線２２２は、距離ｄだけ第２の複数の導電線２２４から垂直に分離され、第２の複数の導電線２２４のそれぞれは、第１の複数の導電線２２２の少なくとも１つに接触する導電ビア６０に接触する。複数の導電ビア６０の少なくとも１つは第１の複数の導電線２２２の少なくとも２つに接触する。第１の複数の導電線２２２のいくつかは、複数の導電ビア６０の１つのみならびに第２の複数の導電線２２４の１つのみに抵抗可能に接続することができる。複数の導電ビア６０の少なくとも１つは、第１の複数の導電線２２２の少なくとも２つに抵抗可能に接続される。複数の導電ビア６０のそれぞれは、第２の複数の導電線２２４の１つのみに抵抗可能に接続することができる。第１の複数の導電線２２２の側壁表面および第２の複数の導電線２２４の側壁表面は互いに平行である。第１の複数の導電線２２２の側壁表面および第２の複数の導電線２２４の側壁表面の水平方向は、第１の複数の導電線２２２および第２の複数の導電線２２４の側壁表面の縦方向である。
特定の諸実施形態に関して本発明を説明してきたが、上記の説明を考慮すると、多数の代替例、変更例、および変形例が当業者にとって自明なものになることは明らかである。したがって、本発明は、本発明の範囲および精神ならびに特許請求の範囲に含まれるすべてのこのような代替例、変更例、および変形例を包含するためのものである。

Claims (14)

  1. 第１のピッチを有し、少なくとも１つの誘電体層に埋め込まれた第１の複数の導電線であって、前記第１の複数の導電線のそれぞれが、第１の垂直面に平行な１対の側壁と、前記１対の側壁の端部に直接隣接する第２の垂直面内及び基板の上面に接触する底面内に位置する端壁とを有し、前記第１の垂直面と前記第２の垂直面との角度が４５度より小さい第１の複数の導電線と、
    複数の導電ビアであって、前記複数の導電ビアのそれぞれが前記複数の導電線の１つの端部の上面および端壁に接触し、前記少なくとも１つの誘電体層に埋め込まれ、前記第２の垂直面が前記複数の導電ビアのそれぞれと交差する、複数の導電ビアと、
    前記第１のピッチと垂直な接触面を有する複数の誘電材料部分であって、前記基板から前記第１の複数の導電線によって分離され、前記複数の誘電材料部分の各側壁が前記第１の複数の導電線の側壁の平面と一致し、前記複数の誘電材料部分の各端壁が一定の距離だけ前記第２の垂直面から陥凹されている、複数の誘電材料部分と、
    を含む、構造体。
  2. 第２のピッチを有し、前記少なくとも１つの誘電体層に埋め込まれた第２の複数の導電線であって、前記第２の複数の導電線のそれぞれが、前記第１の垂直面に垂直な第３の垂直面に平行な１対の側壁を有し、前記第２の複数の導電線のそれぞれの底面が、前記複数の導電ビアの１つに接触する第２の複数の導電線をさらに含む、請求項１に記載の構造体。
  3. 前記第１のピッチがリソグラフィ・ツールを使用してプリントできる最小ピッチより小さいピッチであるサブリソグラフィ・ピッチであり、前記第２のピッチが前記最小ピッチ以上のピッチであるリソグラフィ・ピッチである、請求項２に記載の構造体。
  4. 少なくとも１つの半導体デバイスを含み、前記少なくとも１つの誘電体層の下に位置する半導体基板をさらに含む、請求項１に記載の構造体。
  5. 前記複数の誘電材料部分の各々の底面は、前記第１の複数の導電線の上面に接触する、請求項１に記載の構造体。
  6. 少なくとも１つの誘電体層に埋め込まれ、一定幅領域と前記一定幅領域に隣接する少なくとも１つの拡張幅領域とを有する第１の複数の導電線であって、前記一定幅領域内の一定の第１のピッチと、前記少なくとも１つの拡張幅領域内の前記第１の複数の導電線の隣接対間の幅が前記一定幅領域の端部部分からの横方向距離につれて増加する、第１の複数の導電線と、
    第２のピッチを有する複数の導電ビアであって、前記複数の導電ビアのそれぞれが前記第１の複数の導電線の１つの端部部分に接触し、前記少なくとも１つの誘電体層に埋め込まれ、前記第２のピッチが前記第１のピッチより大きい、複数の導電ビアと、
    第２のピッチを有し、前記少なくとも１つの誘電体層に埋め込まれた第２の複数の導電線であって、前記第２の複数の導電線のそれぞれの底面が、前記複数の導電ビアの１つに隣接し、前記第２の複数の導電線が前記第２のピッチと同じであるピッチを有する第２の複数の導電線と、
    を含む、構造体。
  7. 前記第１のピッチがリソグラフィ・ツールを使用してプリントできる最小ピッチより小さいピッチであるサブリソグラフィ・ピッチであり、前記第２のピッチが前記最小ピッチ以上のピッチであるリソグラフィ・ピッチである、請求項６に記載の構造体。
  8. 基板上に第１の複数の導電線と複数の誘電材料部分とを含む複数のスタックを形成するステップであって、前記複数のスタックは第１のピッチを有し、前記複数のスタックの各々は、スタックの底面から上面に延びる第１の垂直面に平行な１対の側壁を有するステップと、
    前記第１の垂直面と交差する第２の垂直面に沿って側壁を有するフォトレジストを使用して前記第１の複数の導電線をパターン形成するステップであって、前記１対の側壁に直接隣接する前記パターン形成された第１の複数の導電線のそれぞれの端壁が前記第２の垂直面内に形成され、前記第１の垂直面と前記第２の垂直面との角度が４５度より小さいステップと、
    前記パターン形成された第１の複数の導電線の上に誘電体層を形成するステップと、
    前記誘電体層に複数の導電ビアを形成するステップであって、前記複数の導電ビアのそれぞれが前記複数の導電線の１つの端部の上面および端壁に接触し、前記第２の垂直面が前記複数の導電ビアのそれぞれと交差するステップと、
    前記誘電体層に第２のピッチを有する第２の複数の導電線を形成するステップであって、前記第２の複数の導電線のそれぞれが、前記第１の垂直面に垂直な第３の垂直面に平行な１対の側壁を有し、前記第２の複数の導電線のそれぞれの底面が、前記複数の導電ビアの１つに接触するステップと
    を含む、構造体を形成する方法。
  9. 自己集合共重合体層を使用して前記第１のピッチを有する複数のポリマー・ブロック線を形成するステップと、
    前記複数のポリマー・ブロック線のパターンを前記基板上の導電材料層に転写するステップであって、前記転写後の前記導電材料層の残りの部分が前記第１の複数の導電線を構成するステップと、をさらに含む、請求項８に記載の方法。
  10. 前記複数のポリマー・ブロック線の前記形成前に前記導電材料層上に誘電材料層を形成するステップであって、誘電材料部分を形成するために前記パターンの前記転写中に前記誘電材料層がパターン形成されるステップと、
    前記第２の垂直面に対して前記誘電材料層を横方向に陥凹させるステップと、をさらに含む、請求項９に記載の方法。
  11. 前記誘電体層をリソグラフィでパターン形成することにより前記第２の垂直面に沿って前記誘電体層に複数のビアホールを形成するステップであって、前記誘電材料部分の側壁および前記第１の複数の導電線の上面が前記複数のビアホール内で露出されるステップをさらに含む、請求項１０に記載の方法。
  12. 基板上で一定幅領域と前記一定幅領域に隣接する少なくとも１つの拡張幅領域とを有する第１の複数の導電線を形成するステップであって、前記第１の複数の導電線が、前記一定幅領域内の一定の第１のピッチと、前記少なくとも１つの拡張幅領域内の拡張ピッチとを有し、前記拡張ピッチが前記一定幅領域の端部部分からの横方向距離につれて増加するステップと、
    前記複数の導電線上に誘電体層を形成するステップと、
    前記誘電体層内に第２のピッチを有する複数の導電ビアを形成するステップであって、前記複数の導電ビアのそれぞれが前記複数の導電線の１つの端部の上面および端壁に接触し、前記第２のピッチが前記第１のピッチより大きく、前記第１の複数の導電線が、前記基板、前記誘電体層、および前記複数の導電ビアによって閉じ込められるステップと、
    前記誘電体層に前記第２のピッチを有する第２の複数の導電線を形成するステップであって、前記第２の複数の導電線のそれぞれの底面が、前記複数の導電ビアの１つに接触するステップと
    を含む、構造体を形成する方法。
  13. ホモポリマーを含む自己集合共重合体層を使用して前記第１のピッチを有する複数のポリマー・ブロック線を形成するステップと、
    前記複数のポリマー・ブロック線のパターンを前記基板上の導電材料層に転写するステップであって、前記転写後の前記導電材料層の残りの部分が前記第１の複数の導電線を構成するステップと、をさらに含む、請求項１２に記載の方法。
  14. 前記導電材料層上にテンプレート層を形成するステップと、
    前記テンプレート層に陥凹エリアを形成するステップであって、前記陥凹エリアが、一定幅を有する領域と、前記一定幅領域に隣接し、可変幅を有する台形領域とを含み、前記一定幅領域が前記一定幅を有する前記領域内に形成され、前記少なくとも１つの拡張幅領域が前記台形領域内に形成されるステップと、をさらに含む、請求項１３に記載の方法。
JP2012524743A 2009-08-13 2010-08-04 構造体および構造体を形成する方法 Expired - Fee Related JP5559329B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US12/540,759 US8247904B2 (en) 2009-08-13 2009-08-13 Interconnection between sublithographic-pitched structures and lithographic-pitched structures
US12/540,759 2009-08-13
PCT/US2010/044326 WO2011019552A1 (en) 2009-08-13 2010-08-04 Interconnection between sublithographic-pitched structures and lithographic-pitched structures

Publications (3)

Publication Number Publication Date
JP2013502072A JP2013502072A (ja) 2013-01-17
JP2013502072A5 JP2013502072A5 (ja) 2013-10-10
JP5559329B2 true JP5559329B2 (ja) 2014-07-23

Family

ID=43586394

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2012524743A Expired - Fee Related JP5559329B2 (ja) 2009-08-13 2010-08-04 構造体および構造体を形成する方法

Country Status (7)

Country Link
US (1) US8247904B2 (ja)
JP (1) JP5559329B2 (ja)
CN (1) CN102473649B (ja)
DE (1) DE112010003269B4 (ja)
GB (1) GB2485493B (ja)
TW (1) TWI527154B (ja)
WO (1) WO2011019552A1 (ja)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7405147B2 (en) * 2004-01-30 2008-07-29 International Business Machines Corporation Device and methodology for reducing effective dielectric constant in semiconductor devices
US9105590B2 (en) * 2011-08-10 2015-08-11 United Microelectronics Corp. Semiconductor structure having material layers which are level with each other and manufacturing method thereof
US20130320451A1 (en) * 2012-06-01 2013-12-05 Taiwan Semiconductor Manufacturing Company, Ltd., ("Tsmc") Semiconductor device having non-orthogonal element
US9581899B2 (en) * 2012-11-27 2017-02-28 International Business Machines Corporation 2-dimensional patterning employing tone inverted graphoepitaxy
US9136168B2 (en) * 2013-06-28 2015-09-15 Taiwan Semiconductor Manufacturing Company, Ltd. Conductive line patterning
US10014256B2 (en) 2014-06-13 2018-07-03 Intel Corporation Unidirectional metal on layer with ebeam
US9306164B1 (en) 2015-01-30 2016-04-05 International Business Machines Corporation Electrode pair fabrication using directed self assembly of diblock copolymers
KR20180068653A (ko) 2016-12-14 2018-06-22 삼성전자주식회사 반도체 장치
US10361158B2 (en) 2017-08-29 2019-07-23 Micron Technology, Inc. Integrated assemblies having structures along a first pitch coupled with structures along a second pitch different from the first pitch

Family Cites Families (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
AU610249B2 (en) * 1987-09-29 1991-05-16 Microelectronics And Computer Technology Corporation Customizable circuitry
US5886410A (en) * 1996-06-26 1999-03-23 Intel Corporation Interconnect structure with hard mask and low dielectric constant materials
US6262487B1 (en) 1998-06-23 2001-07-17 Kabushiki Kaisha Toshiba Semiconductor integrated circuit device, semiconductor integrated circuit wiring method, and cell arranging method
US6194667B1 (en) 1998-08-19 2001-02-27 International Business Machines Corporation Receptor pad structure for chip carriers
US6795367B1 (en) * 2000-05-16 2004-09-21 Micron Technology, Inc. Layout technique for address signal lines in decoders including stitched blocks
JP2001352053A (ja) * 2000-06-08 2001-12-21 Nikon Corp 固体撮像装置
JP3964608B2 (ja) * 2000-08-17 2007-08-22 株式会社東芝 半導体装置
US6531357B2 (en) * 2000-08-17 2003-03-11 Kabushiki Kaisha Toshiba Method of manufacturing a semiconductor device
JP2003330385A (ja) * 2002-05-17 2003-11-19 Dainippon Printing Co Ltd 電極パターンおよびその検査方法
JP2004048032A (ja) * 2002-07-12 2004-02-12 Sharp Corp 配線構造、表示装置および能動素子基板
DE10259634B4 (de) 2002-12-18 2008-02-21 Qimonda Ag Verfahren zur Herstellung von Kontakten auf einem Wafer
JP4498088B2 (ja) * 2004-10-07 2010-07-07 株式会社東芝 半導体記憶装置およびその製造方法
JP2006173186A (ja) * 2004-12-13 2006-06-29 Toshiba Corp 半導体装置、パターンレイアウト作成方法および露光マスク
JP4936659B2 (ja) * 2004-12-27 2012-05-23 株式会社東芝 半導体装置の製造方法
EP1742226B1 (en) * 2005-07-08 2010-09-15 STMicroelectronics Srl Method for realising an electric linkage in a semiconductor electronic device between a nanometric circuit architecture and standard electronic components
US8618221B2 (en) 2005-10-14 2013-12-31 Wisconsin Alumni Research Foundation Directed assembly of triblock copolymers
JP2007194496A (ja) * 2006-01-20 2007-08-02 Toshiba Corp 半導体集積回路
US20080085600A1 (en) * 2006-10-10 2008-04-10 Toshiharu Furukawa Method of forming lithographic and sub-lithographic dimensioned structures
US7553760B2 (en) * 2006-10-19 2009-06-30 International Business Machines Corporation Sub-lithographic nano interconnect structures, and method for forming same
TWM314988U (en) * 2006-12-29 2007-07-01 Innolux Display Corp Flexible printed circuit board
US7767099B2 (en) 2007-01-26 2010-08-03 International Business Machines Corporaiton Sub-lithographic interconnect patterning using self-assembling polymers
US7964107B2 (en) * 2007-02-08 2011-06-21 Micron Technology, Inc. Methods using block copolymer self-assembly for sub-lithographic patterning
US8018070B2 (en) * 2007-04-20 2011-09-13 Qimonda Ag Semiconductor device, method for manufacturing semiconductor devices and mask systems used in the manufacturing of semiconductor devices
US20090001045A1 (en) * 2007-06-27 2009-01-01 International Business Machines Corporation Methods of patterning self-assembly nano-structure and forming porous dielectric
US7741721B2 (en) * 2007-07-31 2010-06-22 International Business Machines Corporation Electrical fuses and resistors having sublithographic dimensions
JP2008047904A (ja) * 2007-08-10 2008-02-28 Hitachi Ltd 半導体装置
JP2009042660A (ja) * 2007-08-10 2009-02-26 Renesas Technology Corp 半導体装置、フォトマスク、半導体装置の製造方法およびパターンレイアウト方法
US8043964B2 (en) * 2009-05-20 2011-10-25 Micron Technology, Inc. Method for providing electrical connections to spaced conductive lines

Also Published As

Publication number Publication date
US20110037175A1 (en) 2011-02-17
TW201123351A (en) 2011-07-01
JP2013502072A (ja) 2013-01-17
US8247904B2 (en) 2012-08-21
DE112010003269B4 (de) 2014-05-15
CN102473649B (zh) 2015-03-18
TWI527154B (zh) 2016-03-21
GB201200163D0 (en) 2012-02-15
CN102473649A (zh) 2012-05-23
GB2485493A (en) 2012-05-16
DE112010003269T5 (de) 2013-04-25
GB2485493B (en) 2014-01-15
WO2011019552A1 (en) 2011-02-17

Similar Documents

Publication Publication Date Title
JP5559329B2 (ja) 構造体および構造体を形成する方法
JP5505904B2 (ja) 二次元自己組織化サブリソグラフィ・ナノスケール構造およびこれを製造するための方法（自己組織化材料を用いた二次元パターニング）
JP5528355B2 (ja) ナノスケール構造及びその製造方法
TWI540621B (zh) 用於後段製程(beol)互連之前層自對準通孔及插塞圖案化
US9349640B1 (en) Electrode pair fabrication using directed self assembly of diblock copolymers
US7553760B2 (en) Sub-lithographic nano interconnect structures, and method for forming same
US7696085B2 (en) Dual damascene metal interconnect structure having a self-aligned via
US8513769B2 (en) Electrical fuses and resistors having sublithographic dimensions
KR20170070149A (ko) 블록 공중합체의 직접 자기 조립을 사용하는 자기 정렬 패턴화
WO2008094746A2 (en) Sub-lithographic interconnect patterning using self-assembling polymers
KR20160061968A (ko) Beol 상호접속들에 대한 자체-정렬형 비아 및 플러그 패터닝
US9305834B1 (en) Methods for fabricating integrated circuits using designs of integrated circuits adapted to directed self-assembly fabrication to form via and contact structures
KR100875662B1 (ko) 반도체 소자의 패턴 형성 방법
CN108447777B (zh) 自对准双重图型化用的可变空间心轴切割
KR20130115074A (ko) 자가 정렬된 상호연결부들을 갖춘 반도체 디바이스
US20140353762A1 (en) Multi-orientation semiconductor devices employing directed self-assembly
TW202314970A (zh) 包含通孔的積體電路裝置及其形成方法
US9349607B1 (en) Method of forming line pattern

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20130408

RD12 Notification of acceptance of power of sub attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7432

Effective date: 20130801

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130805

A871 Explanation of circumstances concerning accelerated examination

Free format text: JAPANESE INTERMEDIATE CODE: A871

Effective date: 20130805

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A821

Effective date: 20130801

A975 Report on accelerated examination

Free format text: JAPANESE INTERMEDIATE CODE: A971005

Effective date: 20131001

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20131105

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20140129

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20140513

RD14 Notification of resignation of power of sub attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7434

Effective date: 20140513

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20140605

R150 Certificate of patent or registration of utility model

Ref document number: 5559329

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees