JP5558729B2

JP5558729B2 - コンバータ、スイッチング電源及び画像形成装置

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Description

本発明は電圧を変換するコンバータ及び、コンバータを有するスイッチング電源、及び、スイッチング電源を搭載した画像形成装置に関する。

一般的なスイッチング電源を搭載する機器のブロック図の一例を図９に示す。図９において、ＡＣ／ＤＣコンバータ１００は、商用電源１の交流電圧を直流電圧Ｖｏｕｔ１に変圧する。Ｖｏｕｔ１は、モータなどのアクチュエータ１０１に供給される。一方、Ｖｏｕｔ１は、ＤＣ／ＤＣコンバータ１０２に供給される。ＤＣ／ＤＣコンバータ１０２は、Ｖｏｕｔ１を直流電圧Ｖｏｕｔ２に変圧する。Ｖｏｕｔ２は、機器の制御を司る制御部１０３に供給される。

一般に、アクチュエータ１０１の電源電圧Ｖｏｕｔ１は、制御部１０３の電源電圧Ｖｏｕｔ２よりも高く設定される。例えば、Ｖｏｕｔ１＝ＤＣ２４．０Ｖに対してＶｏｕｔ２＝ＤＣ３．３０Ｖという設定や、Ｖｏｕｔ１＝ＤＣ１２．０Ｖに対してＶｏｕｔ２＝ＤＣ１．８０Ｖといった設定が一般的である。以降では、Ｖｏｕｔ１＝ＤＣ２４．０Ｖに対してＶｏｕｔ２＝ＤＣ３．３０Ｖの設定を例として説明を行う。なお、ＡＣとは交流電圧を意味し、ＤＣとは直流電圧を意味する。

一般的なスイッチング電源としてＡＣ／ＤＣコンバータとＤＣ／ＤＣコンバータからなる電源の構成については、例えば特許文献１に開示されている。

特開２００３−２６６８７８号公報

近年、電子機器の待機時の電力をより低減することが強く求められてきている。前述した特許文献１に開示されているスイッチング電源を搭載する機器についても、通常の動作モードと電力を低減した省電力モード（以下、パワーセーブモードとも言う）を設けている。このパワーセーブモードにおいては、スイッチング電源の動作状態を変化させて、待機電力を低減している。以下にスイッチング電源の動作について図９、図１０を用いて説明する。

図１０は、商用電源からの交流電圧を直流電圧に変換するＡＣ／ＤＣコンバータ１００、ＡＣ／ＤＣコンバータ１００からの直流電圧を異なる直流電圧に変換するＤＣ／ＤＣコンバータ１０２を有するスイッチング電源の回路図である。なお、このスイッチング電源において、ＡＣ／ＤＣコンバータは第一コンバータであり、ＤＣ／ＤＣコンバータは第二コンバータである。ＡＣ／ＤＣコンバータからの出力電圧は第一電圧であり、ＤＣ／ＤＣコンバータからの出力電圧は第二電圧である。本例では、例えば第一電圧として２４．０Ｖ、第二電圧として３．３０Ｖを出力するスイッチング電源として説明する。次に、スイッチング電源の基本動作を説明する。

まず、第一コンバータであるＡＣ／ＤＣコンバータ１００の説明を行う。商用電源１の交流電圧は、ブリッジダイオード２及び一次平滑コンデンサ３によって整流平滑され、直流電圧となる。この直流電圧は、トランスの一次巻線１０ｐを介して、スイッチング素子としてのＦＥＴ９に供給される。ＦＥＴ９のゲート端子には、比較器５、三角波発生器４、定電圧源６、抵抗７、フォトカプラ８ｐからなるＰＷＭ回路が接続されている。よってＦＥＴ９は、フォトカプラ８ｐに帰還される出力電圧の誤差情報に基づいてＰＷＭスイッチングを行う。するとトランスの二次巻線１０ｓに、パルス電圧が誘起される。このパルス電圧は、ダイオード１１および二次平滑コンデンサ１２によって整流平滑され、直流電圧Ｖｏｕｔ１となる。Ｖｏｕｔ１は、抵抗１５，１６，１３、シャントレギュレータ１４、フォトカプラ８ｓからなるエラーアンプ回路に供給される。よって、ＦＥＴ９は、Ｖｏｕｔ１の誤差情報に基づいてＰＷＭスイッチングを行うこととなる。これによりＶｏｕｔ１は定電圧化される。

次に、第二コンバータであるＤＣ／ＤＣコンバータ１０２の説明を行う。ＡＣ／ＤＣコンバータ１００の出力電圧Ｖｏｕｔ１は、ＤＣ／ＤＣコンバータ１０２への入力電圧としてスイッチング素子としてのＦＥＴ３０に供給される。ＦＥＴ３０のゲート端子には、抵抗２９を介して、トランジスタ２７，２８からなるプッシュプル回路が接続される。このプッシュプル回路はＦＥＴ３０を駆動する駆動部として機能する。プッシュプル回路を用いるのは、ＦＥＴ３０のゲート入力電荷Ｑｇの充放電速度を高速化してスイッチング速度を高速化するためである。プッシュプル回路には、抵抗２５，２４、トランジスタ２６、比較器２３，２２、三角波発生器２０、定電圧源２１からなるパルス信号生成部としてのＰＷＭ回路が接続されている。このＰＷＭ回路はＦＥＴ３０をスイッチングするためのパルス信号（以下ＰＷＭ信号ともいう）を出力する。ＦＥＴ３０は、比較器２２に帰還される出力電圧の誤差情報に基づいて出力されるＰＷＭ信号に基づいてＰＷＭスイッチングを行う。これによりインダクタ３１およびダイオード３２にパルス電圧が供給される。このパルス電圧は、インダクタ３１、ダイオード３２、電解コンデンサ３３によって直流化され、出力電圧Ｖｏｕｔ２となる。出力電圧Ｖｏｕｔ２は、抵抗３４，３５によって分圧され、比較器２２に供給される。よって、前述したとおりＦＥＴ３０は、Ｖｏｕｔ２の誤差情報に基づいてＰＷＭスイッチングを行うこととなる。これによりＶｏｕｔ２は定電圧化される。なお、前述したＰＷＭ信号はパルス幅変調信号であり、このパルス幅変調信号の時間幅に応じてＦＥＴがスイッチング動作することをＰＷＭスイッチングと記載している。

前述した、図９において、制御部１０３からＡＣ／ＤＣコンバータ１００へパワーセーブ信号（以下、／ＰＳＡＶＥ信号という）が供給される。制御部１０３からの／ＰＳＡＶＥ信号によりパワーセーブモードへの移行が指示されると、ＡＣ／ＤＣコンバータ１００の出力電圧を低下させる。そして、ＤＣ／ＤＣコンバータ１０２のＦＥＴ３０を常時オンさせることでパワーセーブモードに動作状態を切り替えて省電力化を実現している。

ここで、ＦＥＴ３０として汎用の素子を用いる場合、汎用のＦＥＴを常時オンするためのオンスレッシュ電圧は、例えば２．５Ｖ以上のものが多い。このような素子を用いると、例えば、パワーセーブモード時にＦＥＴのゲート端子電圧が２．５Ｖ未満になる場合は、図９に示すスイッチング電源では、確実にＦＥＴをオンできない状態が発生する。ＦＥＴに限らず汎用の素子や部品を使用して電源回路を構成した場合には、オンスレッシュ電圧が２．５Ｖ未満になる。この対策としてオンスレッシュ電圧の低い素子を用いればよいが、オンスレッシュ電圧の低いＦＥＴは、ゲート感度を上げるため、より微細な半導体プロセスで製造されるため高価となる。

また、オンスレッシュ電圧の低い高価なＦＥＴを用いると、微細プロセス製造されているため、ドレイン−ソース間の耐圧が低くなる傾向にある。ところが、前述したスイッチング電源においては、通常モード時にはＡＣ／ＤＣコンバータの出力電圧が高くなり、ＦＥＴのドレイン−ソース間の耐圧も高いものが必要とされる。従って、オンスレッシュ電圧の低い高価なＦＥＴではドレイン−ソース間の耐圧が不足することになる。

本発明は、以上の課題を鑑みてなされたものであり、安価な構成で確実に省電力モードに移行することができるスイッチング電源を提供することを目的とする。

上記課題を解決するための本発明のコンバータは、入力電圧を変換して出力するコンバータにおいて、前記入力電圧をスイッチングするスイッチング素子と、前記スイッチング素子を駆動する駆動回路と、前記駆動回路に対して前記スイッチング素子を駆動するためのパルス信号を供給する信号供給回路と、前記スイッチング素子と前記信号供給回路を、前記駆動回路を介さずに接続するバイパス回路とを備え、前記入力電圧が所定電圧の場合は、前記パルス信号が前記駆動回路に供給されることにより前記駆動回路によって前記スイッチング素子がオンオフを繰り返し、前記入力電圧が前記所定電圧より低い電圧に切り替えられた場合に、前記バイパス回路を介して前記スイッチング素子を常時オン状態に維持することを特徴とする。

上記課題を解決するための本発明の電源は、入力電圧を変換して第一電圧を出力する第一コンバータと、前記第一コンバータからの前記第一電圧を変換して前記第一電圧とは異なる第二電圧を出力する第二コンバータを備える電源であって、前記第二コンバータは、前記第一電圧をスイッチングするスイッチング素子と、前記スイッチング素子を駆動する駆動回路と、前記駆動回路に対して前記スイッチング素子を駆動するためのパルス信号を供給する信号供給回路と、前記スイッチング素子と前記信号供給回路を、前記駆動回路を介さずに接続するバイパス回路とを備え、前記第一電圧が所定電圧の場合は、前記パルス信号が前記駆動回路に供給されることにより前記駆動回路によって前記スイッチング素子がオンオフを繰り返し、前記第一電圧が前記所定電圧より低い電圧に切り替えられた場合に、前記バイパス回路を介して前記スイッチング素子を常時オン状態に維持することを特徴とする。

以上説明したように、本発明によれば、スイッチング電源において、安価な構成で確実に省電力モードに移行することが可能となる。

実施例１に係わるスイッチング電源の回路構成図実施例１に係わるスイッチング電源の動作状態を示す図実施例１に係わるスイッチング電源の回路構成の変形例を示す図実施例１に係わるスイッチング電源の動作状態を示す図実施例２に係わるスイッチング電源の回路構成図実施例２に係わるスイッチング電源の動作状態を示す図実施例３に係わるスイッチング電源の回路構成図実施例３に係わるスイッチング電源の動作状態を示す図スイッチング電源のブロック図スイッチング電源の回路構成図スイッチング電源の動作状態を示す図スイッチング電源の回路構成図

まず、本発明の具体的構成を説明する前に、本発明が適用されるに至る前提構成における問題点について、図９、図１０、図１１、図１２を用いて説明する。

前述したように、図９において、制御部１０３からＡＣ／ＤＣコンバータ１００へのパワーセーブ信号（／ＰＳＡＶＥ信号）が供給されると、図１０のスイッチング電源がパワーセーブモードに移行する。

以下に、図１０に基づいてパワーセーブモードの動作を説明する。制御部１０３は、機器を通常モードに設定する時には、／ＰＳＡＶＥ信号をＨレベルとし機器をパワーセーブモードに設定する時には、／ＰＳＡＶＥ信号をＬレベルとする。ここで／ＰＳＡＶＥ信号は、ＡＣ／ＤＣコンバータ１００のエラーアンプ回路内のＦＥＴ１８に供給されている。通常モード、即ち／ＰＳＡＶＥ信号がＨレベルの場合、ＦＥＴ１８はオンし、抵抗１６と抵抗１７が並列に接続される。出力電圧Ｖｏｕｔ１を、抵抗１５と、この並列抵抗（抵抗１６／／抵抗１７）で分圧した電圧がシャントレギュレータ１４のｒｅｆ端子に供給されることになる。したがって、抵抗１５，１６，１７の抵抗値をそれぞれＲａ，Ｒｂ，Ｒｃとし、シャントレギュレータ１４のリファレンス電圧をＶｒｅｆ１とすると、通常モードの出力電圧Ｖｏｕｔ１−Ｎは、概ね下式で表される。

ただし、（Ｒｂ／／Ｒｃ）は、ＲｂとＲｃの並列抵抗値であり、下式で表される。

一方、パワーセーブモード、即ち／ＰＳＡＶＥ信号がＬレベルの場合、ＦＥＴ１８はオフし、抵抗１７は切り離される。よって、シャントレギュレータ１４のｒｅｆ端子に供給される電圧は、Ｖｏｕｔ１を抵抗１５と抵抗１６で分圧した電圧となる。したがって、パワーセーブモードの出力電圧Ｖｏｕｔ１−Ｓは、概ね下式で表される。

したがって、パワーセーブモードの出力電圧Ｖｏｕｔ１−Ｓは、通常モードの出力電圧Ｖｏｕｔ１−Ｎよりも低下することとなる。

ＤＣ／ＤＣコンバータ１０２の出力電圧Ｖｏｕｔ２についても同様に求める。

Ｖｏｕｔ２を抵抗３４と抵抗３５で分圧した電圧が、エラーアンプ回路内の比較器２２に供給され、定電圧源２１の電圧と比較される。よって、抵抗３４，３５の抵抗値をそれぞれＲｄ，Ｒｅ、定電圧源２１の電圧をＶｒｅｆ２とすると、出力電圧Ｖｏｕｔ２は概ね下式で表される。

以上の式より、ＡＣ／ＤＣコンバータ１００およびＤＣ／ＤＣコンバータ１０２の出力電圧を、以下の式となるように各抵抗値Ｒａ，Ｒｂ，Ｒｃ，Ｒｄ，Ｒｅを設定する。

ここで、パワーセーブモードにおけるＡＣ／ＤＣコンバータ１００の出力電圧Ｖｏｕｔ１−Ｓを、ＤＣ／ＤＣコンバータ１０２の出力電圧Ｖｏｕｔ２よりもわずかに低く設定することがポイントである。ここでは、Ｖｏｕｔ２＝３．３０Ｖに対して、Ｖｏｕｔ１−Ｓ＝３．２０Ｖとして説明を行う。だたし、これは、一例であって、出力電圧Ｖｏｕｔ１−Ｓの設定値は適宜選択可能であって制御部１０３の動作電源電圧範囲内に設定すればよい。

以上の設定において、通常モードからパワーセーブモードへの切り替え時の動作を図１１を用いて説明する。

図１１において、時刻ｔ０以前、制御部１０３は／ＰＳＡＶＥ信号をＨレベルとし、機器を通常モードに設定している。よって、ＡＣ／ＤＣコンバータ１００の出力電圧Ｖｏｕｔ１−Ｎ＝２４．０Ｖ、ＤＣ／ＤＣコンバータ１０２の出力電圧Ｖｏｕｔ２＝３．３０Ｖである。ＦＥＴ３０のゲート端子にはＰＷＭパルスが供給されており、ＦＥＴ３０はＰＷＭパルスに応じてスイッチング動作を行う。時刻ｔ０において、制御部１０３が／ＰＳＡＶＥ信号をＬレベルとし、機器をパワーセーブモードに移行させる。すると、ＡＣ／ＤＣコンバータ１００の出力電圧Ｖｏｕｔ１は低下を始め、時刻ｔ２以降において３．２０Ｖとなる。

この過程で、ＤＣ／ＤＣコンバータ１０２の動作に着目する。ＡＣ／ＤＣコンバータ１００の出力電圧が、３．３０Ｖ以上の領域では、ＦＥＴ３０のゲート端子にＰＷＭパルスが供給され、ＦＥＴ３０はスイッチングを行う。これによって、ＤＣ／ＤＣコンバータ１０２の出力電圧は、３．３０Ｖに定電圧化される。時刻ｔ１以降、ＡＣ／ＤＣコンバータ１００の出力電圧が３．３０Ｖを下回ると、ＤＣ／ＤＣコンバータ１０２の出力電圧は、制御ターゲットである３．３０Ｖを保てなくなるから、ＦＥＴ３０は常時オンとなる。即ち、ＦＥＴ３０はスイッチングをせず、オン状態が維持された常に導通状態となる。これにより、ＤＣ／ＤＣコンバータ１０２の出力電圧は、ＡＣ／ＤＣコンバータ１００の出力電圧と概ね等しくなり、時刻ｔ２以降３．２０Ｖとなる。

以上ように、パワーセーブモードにおいては、ＡＣ／ＤＣコンバータ１００の出力電圧を、ＤＣ／ＤＣコンバータ１０２の制御ターゲット電圧以下に低下させ、ＤＣ／ＤＣコンバータ１０２のＦＥＴ３０を常時オンさせる。これにより、以下の電力削減効果がある。まず、ＡＣ／ＤＣコンバータ１００の出力電圧Ｖｏｕｔ１が低下することで、アクチュエータ１０１で消費される電力損失が低下する。さらに、ＦＥＴ３０のスイッチングが停止することで、スイッチング損失が無くなる。

さて、このようなパワーセーブモードにおける、ＡＣ／ＤＣコンバータ１００の出力電圧の低下、及び、ＤＣ／ＤＣコンバータ１０２のＦＥＴ３０の常時オンする構成では、以下の課題がある。

図１１中、ＦＥＴ３０ゲート端子電圧の波形に示すように、ＦＥＴ３０が常時オンの時、ＦＥＴ３０のゲート−ソース間電圧Ｖｇｓは、ＡＣ／ＤＣコンバータの出力電圧Ｖｏｕｔ１−Ｓよりも、Ｖｃｅ＋Ｖｂｅ分小さくなる。

図１２に示すとおり、Ｖｃｅはトランジスタ２６のエミッタ−コレクタ間電圧、Ｖｂｅはトランジスタ２８のベース−エミッタ間電圧である。即ちＶｇｓは概ね下式で表される。

前述した例では、Ｖｏｕｔ１−Ｓ＝３．２０Ｖである。また、一般のトランジスタではＶｃｅ＝０．４Ｖ程度、Ｖｂｅ＝０．７Ｖ程度であるから、Ｖｇｓ＝３．２０Ｖ−（０．４Ｖ＋０．７Ｖ）＝２．１Ｖとなる。そして、ＦＥＴのオンスレッシュ電圧Ｖｇｓ−ｏｎは、４．０Ｖや、低くとも２．５Ｖ以上の素子が一般的である。Ｖｇｓ＝２．１Ｖの本例において、Ｖｇｓ−ｏｎ＝２．５ＶのＦＥＴを使用した場合、確実にＦＥＴをオンすることができないという課題がある。確実にＦＥＴをオンさせるために、よりオンスレッシュ電圧の低いＦＥＴ、例えばオンスレッシュ電圧Ｖｇｓ−ｏｎ＝１．５ＶのＦＥＴを用いればよい。しかしオンスレッシュ電圧の低いＦＥＴは、ゲート感度を上げるために、より微細な半導体プロセスで製造されため高価である。安価な回路構成では確実にＦＥＴをオンすることは難しい。

また、オンスレッシュ電圧の低いＦＥＴは、微細プロセスであるが故に、ドレイン−ソース間耐圧Ｖｄｓｓが低くなる傾向にある。ところが、本例では、通常モード時にＡＣ／ＤＣコンバータの出力電圧Ｖｏｕｔ１−Ｎが高くなるため、ＦＥＴ３０のＶｄｓｓも高いものが必要となる。よって、オンスレッシュ電圧の低いＦＥＴを使用するとＶｄｓｓが不足するという課題がある。具体的には、本前提例では、Ｖｏｕｔ１−Ｎ＝２４．０Ｖであるから、Ｖｄｓｓ＝３０Ｖや、４０Ｖ程度のＦＥＴが必要となる。しかしながら、一般にオンスレッシュ電圧Ｖｇｓ−ｏｎ＝１．５ＶのようなＦＥＴでは、Ｖｄｓｓ＝１０Ｖ〜２０Ｖ程度であるため適用できない。

次に、上述した課題を解決するための本発明の具体的な構成について、以下の実施例に基づき説明する。なお、以下に示す実施例は一例であって、この発明の技術的範囲をそれらのみに限定する趣旨のものではない。

以下に、実施例１について説明する。なお、前述した前提構成と同様の構成については、同一の符号を付し説明を省略する。

図１（ａ）に実施例１のＤＣ／ＤＣコンバータの回路構成を示す。前述した図１０のＤＣ／ＤＣコンバータ１０２に加えて、ＦＥＴ３０のゲート端子と、トランジスタ２６のコレクタ端子の間に、バイパス抵抗４０を追加した構成が本実施例の特徴である。このバイパス抵抗４０は、ＦＥＴの入力容量を充電するためのバイパス部として機能する。

本実施例の構成において、パワーセーブモード時、ＡＣ／ＤＣコンバータ１００の出力電圧を低下させ、ＤＣ／ＤＣコンバータ１０２のＦＥＴ３０を常時オンさせた場合、図２中、ＦＥＴ３０ゲート端子電圧の波形に示すように、時刻ｔ１においては、ＦＥＴ３０のゲートソース間電圧Ｖｇｓは、ＡＣ／ＤＣコンバータの出力電圧Ｖｏｕｔ１−Ｓよりも、Ｖｃｅ＋Ｖｂｅ分小さくなる。図１の（ａ）に示すとおり、Ｖｃｅはトランジスタ２６のエミッタコレクタ間電圧、Ｖｂｅはトランジスタ２８のベースエミッタ間電圧である。即ちＶｇｓは概ね下式で表される。

その後、図１の（ｂ）に示すとおり、ＦＥＴ３０の入力容量は、バイパス抵抗４０を介して充電されることとなる。ＦＥＴ３０の入力容量をＣｉｓｓ、バイパス抵抗４０の抵抗値をＲｖとすれば、ＣｉｓｓとＲｖの時定数でＦＥＴ３０の入力容量が充電され、トランジスタ２８のベースエミッタ間電圧Ｖｂｅは概ね０となる。従って、ＦＥＴ３０のゲートソース間電圧は、次式となる。

以上のように、ＦＥＴ３０のゲート端子とトランジスタ２６のコレクタ端子の間に、バイパス抵抗４０を追加して、トランジスタ２８のベース−エミッタ間に印加される電圧を概ね０Ｖとすることができ、ＦＥＴ３０のゲート−ソース間電圧を大きくすることができる。前述の前提例においては、Ｖｏｕｔ１−Ｓ＝３．２０Ｖであった。また、一般のトランジスタではＶｃｅ＝０．４Ｖ程度であるから、Ｖｇｓ＝３．２０Ｖ−０．４Ｖ＝２．８Ｖとなる。ＦＥＴのオンスレッシュ電圧Ｖｇｓ−ｏｎは、４．０Ｖや２．５Ｖのものが一般的である。Ｖｇｓ＝２．８Ｖの本例においては、Ｖｇｓ−ｏｎ＝２．５ＶのＦＥＴを使用すれば、確実にオンすることができる。

ところで、図３の（ａ）に示すように、ＦＥＴ３０のゲート端子と、ＧＮＤ端子の間に、バイパス抵抗４０を追加することによっても、同様の効果を得ることができる。図４中、ＦＥＴ３０のゲート端子電圧の波形に示すように、時刻ｔ１においては、ＦＥＴ３０のゲートソース間電圧Ｖｇｓは、ＡＣ／ＤＣコンバータの出力電圧Ｖｏｕｔ１−Ｓよりも、Ｖｃｅ＋Ｖｂｅ分小さくなる。図３の（ａ）に示すとおり、Ｖｃｅはトランジスタ２６のエミッタコレクタ間電圧、Ｖｂｅはトランジスタ２８のベースエミッタ間電圧である。即ちＶｇｓは概ね下式で表される。

その後、図３の（ｂ）に示すとおり、ＦＥＴ３０の入力容量は、バイパス抵抗４０を介して充電されることとなる。ＦＥＴ３０の入力容量をＣｉｓｓ、バイパス抵抗４０の抵抗値をＲｖとすれば、ＣｉｓｓとＲｖの時定数でＦＥＴ３０の入力容量が充電され、トランジスタ２６のエミッタコレクタ間電圧Ｖｃｅ、およびトランジスタ２８のベースエミッタ間電圧Ｖｂｅは概ね０Ｖとなる。従って、ＦＥＴ３０のゲートソース間電圧は、次式となる。

以上のように、ＦＥＴ３０のゲート端子とＧＮＤ端子の間にバイパス抵抗４０を追加することによっても、ＦＥＴ３０のゲートソース間電圧を大きくすることができる。しかしながら、ＦＥＴ３０のゲート端子とＧＮＤ端子の間にバイパス抵抗４０を追加した場合は以下の点に注意が必要である。

図３の（ｃ）に示すとおり、抵抗２５とトランジスタ２７は、見かけ上、抵抗値Ｒｐ／ｈｆｅで表される抵抗とほぼ等価である。ここで、Ｒｐは抵抗２５の抵抗値、ｈｆｅはトランジスタ２７の電流増幅率である。よって、図４に示すとおり、通常モード時、ＦＥＴ３０がオフされた際にも、ＦＥＴ３０のゲートソース間電圧Ｖｇｓ´として下式で表される電圧が残留することになる。ただし、抵抗２９の抵抗値はＲｖおよびＲｐ／ｈｆｅよりも充分小さい値であるとする。

したがって、上式のＶｇｓ´がＦＥＴ３０のオフスレッシュ電圧Ｖｇｓ−ｏｆｆよりも大きくなると、ＦＥＴ３０をオフすることができない。よって、抵抗値Ｒｖ、Ｒｐの設定に注意が必要である。つまり、上記式に基づいて、Ｖｇｓ´＜Ｖｇｓ−ｏｆｆになるようにＲｖ、Ｒｐの値を設定する必要がある。なお、図１の（ａ）に示した例であれば、このような残留電圧を考慮せずに、ＦＥＴ３０のＶｇｓに、上記の残留電圧が残ることはなく、ＦＥＴ３０を確実にオフすることができる。

従って、汎用の素子を用いた安価な回路構成で、パワーセーブモード時に確実にＦＥＴをオンすることができる。

以下に、実施例２について説明する。なお、前述した前提構成と同様な部分については、同一符号を付し説明を省略する。

図５の（ａ）に実施例２の回路構成を示す。この回路構成は、実施例１の図１の（ａ）のＤＣ／ＤＣコンバータにおいてトランジスタ２８だった部分を、ダイオード４１に変更した回路である。プッシュプル回路においては、ＮＰＮトランジスタ２７がＦＥＴ３０のターンオフを高速化し、ＰＮＰトランジスタ２６がＦＥＴ３０のターンオンを高速化する役割を果たす。ＦＥＴ３０のターンオンを高速化する必要がない場合は、図１の（ａ）のトランジスタ２８を本実施例の図５（ａ）のように、ダイオード４１に変更することができる。

本実施例の構成において、パワーセーブモード時、ＡＣ／ＤＣコンバータ１００の出力電圧を低下させ、ＤＣ／ＤＣコンバータ１０２のＦＥＴ３０を常時オンさせた場合、図６中、ＦＥＴ３０のゲート端子電圧の波形に示すように、時刻ｔ１においては、ＦＥＴ３０のゲートソース間電圧Ｖｇｓは、ＡＣ／ＤＣコンバータの出力電圧Ｖｏｕｔ１−Ｓよりも、Ｖｃｅ＋Ｖｆ分小さくなる。

図５の（ａ）に示すとおり、Ｖｃｅはトランジスタ２６のエミッタコレクタ間電圧、Ｖｆはダイオード４１の順方向電圧である。即ちＶｇｓは概ね下式で表される。

その後、図５の（ｂ）に示すとおり、ＦＥＴ３０の入力容量は、バイパス抵抗４０を介して充電されることとなる。ＦＥＴ３０の入力容量をＣｉｓｓ、バイパス抵抗４０の抵抗値をＲｖとすれば、ＣｉｓｓとＲｖの時定数でＦＥＴ３０の入力容量が充電され、ダイオード４１の順方向電圧Ｖｆは概ね０となる。

従って、ＦＥＴ３０のゲートソース間電圧は、次式となる。

以上のように、ＦＥＴ３０のゲート端子とトランジスタ２６のコレクタ端子の間に、バイパス抵抗４０を追加して、ダイオード４１のアノードカソード間に印加される電圧を概ね０Ｖとすることができ、ＦＥＴ３０のゲートソース間電圧を大きくすることができる。

前述の、前提構成では、Ｖｏｕｔ１−Ｓ＝３．２０Ｖであった。また、一般のトランジスタではＶｃｅ＝０．４Ｖ程度であるから、Ｖｇｓ＝３．２０Ｖ−０．４Ｖ＝２．８Ｖとなる。ＦＥＴのオンスレッシュ電圧Ｖｇｓ−ｏｎは、４．０Ｖや２．５Ｖのものが一般的である。Ｖｇｓ＝２．８Ｖの本例においては、Ｖｇｓ−ｏｎ＝２．５ＶのＦＥＴを使用すれば、確実にオンすることができる。

以下に、実施例３について説明する。なお、前述した前提構成と同様な部分については、同一符号を付し説明を省略する。

図７の（ａ）に実施例の回路構成を示す。実施例１における図１（ａ）のＤＣ／ＤＣコンバータにおいてトランジスタ２７だった部分を、ダイオード４２に変更した回路構成である。図１（ａ）におけるプッシュプル回路においては、ＮＰＮトランジスタ２７がＦＥＴ３０のターンオフを高速化し、ＰＮＰトランジスタ２８がＦＥＴ３０のターンオンを高速化する役割を果たす。ＦＥＴ３０のターンオフを高速化する必要がない場合、図１（ａ）のトランジスタ２７を、図７（ａ）のようにダイオード４２に変更することができる。

本実施例の構成において、パワーセーブモード時、ＡＣ／ＤＣコンバータ１００の出力電圧を低下させ、ＤＣ／ＤＣコンバータ１０２のＦＥＴ３０を常時オンさせた場合、図８中、ＦＥＴ３０ゲート端子電圧の波形に示すように、時刻ｔ１においては、ＦＥＴ３０のゲートソース間電圧Ｖｇｓは、ＡＣ／ＤＣコンバータの出力電圧Ｖｏｕｔ１−Ｓよりも、Ｖｃｅ＋Ｖｂｅ分小さくなる。図７（ａ）に示すとおり、Ｖｃｅはトランジスタ２６のエミッタコレクタ間電圧、Ｖｂｅはトランジスタ２８のベースエミッタ間電圧である。即ちＶｇｓは概ね下式で表される。

その後、図７の（ｂ）に示すとおり、ＦＥＴ３０の入力容量は、バイパス抵抗４０を介して充電されることとなる。ＦＥＴ３０の入力容量をＣｉｓｓ、バイパス抵抗４０の抵抗値をＲｖとすれば、ＣｉｓｓとＲｖの時定数でＦＥＴ３０の入力容量が充電され、トランジスタ２８のベース−エミッタ間電圧Ｖｂｅは概ね０となる。従って、ＦＥＴ３０のゲートーソース間電圧は、次式となる。

以上のように、ＦＥＴ３０のゲート端子とトランジスタ２６のコレクタ端子の間に、バイパス抵抗４０を追加して、トランジスタ２８のベースエミッタ間に印加される電圧を概ね０とすることができ、ＦＥＴ３０のゲートソース間電圧を稼ぐことができる。

前記、背景技術で説明した例では、Ｖｏｕｔ１−Ｓ＝３．２０Ｖであった。また、一般のトランジスタではＶｃｅ＝０．４Ｖ程度であるから、Ｖｇｓ＝３．２０Ｖ−０．４Ｖ＝２．８Ｖとなる。ＦＥＴのオンスレッシュ電圧Ｖｇｓ−ｏｎは、４．０Ｖや２．５Ｖのものが一般的である。Ｖｇｓ＝２．８Ｖの本例においては、Ｖｇｓ−ｏｎ＝２．５ＶのＦＥＴを使用すれば、確実にオンすることができる。

（スイッチング電源の適用例）
上述した実施例１〜３に記載のＤＣ／ＤＣコンバータを有するスイッチング電源を、例えば、記録材に画像を形成する画像形成装置に適用することができる。画像形成装置としては、例えば、原稿を複写する複写装置、レーザビームプリンタやインクジェットプリンタのようなコンピュータからの指示に応じて動作するプリンタが含まれる。

例えば、上述した実施例１〜３のＡＣ／ＤＣコンバータからの出力電圧（Ｖｐｏｕｔ１を画像形成装置の駆動部として使用される駆動モータに供給し、ＤＣ／ＤＣコンバータからの出力電圧（Ｖｏｕｔ２）をＣＰＵを有する制御部に供給する。なお、画像形成装置の駆動モータとしては、例えば、記録紙を搬送する搬送ローラの駆動モータ、その他、画像形成のための駆動部を駆動するモータが含まれる。

画像形成装置においても、動作モードとして画像形成を実行中の動作モードに対して、画像形成を行わない時の待機時に消費電力を低減した省電力モードを有している。この省電力モードにおいて、駆動モータへの電力をオフして前述したようにスイッチング電源をパワーセーブモードに移行させることができる。つまり、制御部のみに電力を供給する状態に移行させる。これにより、画像形成装置における省電力モード時にスイッチング電源として安価な構成で確実に省電力モード時の動作が実行可能になる。

Claims

入力電圧を変換して出力するコンバータにおいて、
前記入力電圧をスイッチングするスイッチング素子と、
前記スイッチング素子を駆動する駆動回路と、
前記駆動回路に対して前記スイッチング素子を駆動するためのパルス信号を供給する信号供給回路と、
前記スイッチング素子と前記信号供給回路を、前記駆動回路を介さずに接続するバイパス回路とを備え、
前記入力電圧が所定電圧の場合は、前記パルス信号が前記駆動回路に供給されることにより前記駆動回路によって前記スイッチング素子がオンオフを繰り返し、前記入力電圧が前記所定電圧より低い電圧に切り替えられた場合に、前記バイパス回路を介して前記スイッチング素子を常時オン状態に維持することを特徴とするコンバータ。
前記スイッチング素子とはＦＥＴであって、
前記バイパス回路は、前記ＦＥＴのゲート端子と前記信号供給回路を、前記駆動回路を介さずに接続する抵抗素子であることを特徴とする請求項１に記載のコンバータ。
前記駆動回路は、ＮＰＮトランジスタとダイオード、もしくは、ＰＮＰトランジスタとダイオードを有することを特徴とする請求項１または２に記載のコンバータ。
前記駆動回路は、ＮＰＮトランジスタとＰＮＰトランジスタを有するプッシュプル回路であることを特徴とする請求項１または２に記載のコンバータ。
入力電圧を変換して第一電圧を出力する第一コンバータと、
前記第一コンバータからの前記第一電圧を変換して前記第一電圧とは異なる第二電圧を出力する第二コンバータを備える電源であって、
前記第二コンバータは、
前記第一電圧をスイッチングするスイッチング素子と、
前記スイッチング素子を駆動する駆動回路と、
前記駆動回路に対して前記スイッチング素子を駆動するためのパルス信号を供給する信号供給回路と、
前記スイッチング素子と前記信号供給回路を、前記駆動回路を介さずに接続するバイパス回路とを備え、
前記第一電圧が所定電圧の場合は、前記パルス信号が前記駆動回路に供給されることにより前記駆動回路によって前記スイッチング素子がオンオフを繰り返し、前記第一電圧が前記所定電圧より低い電圧に切り替えられた場合に、前記バイパス回路を介して前記スイッチング素子を常時オン状態に維持することを特徴とする電源。
前記スイッチング素子とはＦＥＴであって、
前記バイパス回路は、前記ＦＥＴのゲート端子と前記信号供給回路を前記駆動回路を介さずに接続する抵抗素子であることを特徴とする請求項５に記載のコンバータ。
前記駆動回路は、ＮＰＮトランジスタとダイオード、もしくは、ＰＮＰトランジスタとダイオードを有することを特徴とする請求項５または６に記載のコンバータ。
前記駆動回路は、ＮＰＮトランジスタとＰＮＰトランジスタを有するプッシュプル回路であることを特徴とする請求項５または６に記載のコンバータ。
記録材に画像を形成する画像形成装置であって、
画像形成のための駆動部と、
画像形成動作を制御する制御部と、
前記駆動部と前記制御部に電力を供給する電源と、を有し、
前記電源は、入力電圧を変換して第一電圧を出力する第一コンバータと、前記第一コンバータからの前記第一電圧を変換して前記第一電圧とは異なる第二電圧を出力する第二コンバータを備え、前記第一電圧を前記駆動部に出力し、前記第二電圧を前記制御部に供給する電源であって、
前記第二コンバータは、
前記入力電圧をスイッチングするスイッチング素子と、
前記スイッチング素子を駆動する駆動回路と、
前記駆動回路に対して前記スイッチング素子を駆動するためのパルス信号を供給する信号供給回路と、
前記スイッチング素子と前記信号供給回路を、前記駆動回路を介さずに接続するバイパス回路とを備え、
前記第一電圧が所定電圧の場合は、前記パルス信号が前記駆動回路に供給されることにより前記駆動回路によって前記スイッチング素子がオンオフを繰り返し、前記第一電圧が前記所定電圧より低い電圧に切り替えられた場合に、前記バイパス回路を介して前記スイッチング素子を常時オン状態に維持することを特徴とする画像形成装置。