JP4497757B2

JP4497757B2 - 安定化電源回路

Info

Publication number: JP4497757B2
Application number: JP2001183567A
Authority: JP
Inventors: 義博荒井
Original assignee: Ricoh Co Ltd
Current assignee: Ricoh Co Ltd
Priority date: 2001-03-16
Filing date: 2001-06-18
Publication date: 2010-07-07
Anticipated expiration: 2021-06-18
Also published as: JP2002345243A

Description

【０００１】
【発明の属する技術分野】
本発明は、複数のＤＣ−ＤＣコンバータを備えることなく、低コスト、高効率、安定性の高い複数の出力電圧を供給する安定化電源回路に関する。
【０００２】
【従来の技術】
従来、プリンタ装置や複写装置等において使用しているコントローラ基板は、ＣＰＵと専用ゲートアレイとＲＯＭとＲＡＭで構成され、＋５Ｖの統一された電源で動作していた。しかしながら、近年、ＣＰＵの高速化や発熱低減に伴い、ＣＰＵの動作電圧が５Ｖから３．３Ｖや３．０Ｖに移行し、また更に２．５Ｖへ移行している。
【０００３】
また、ＤＲＡＭにおいても高速化に伴い、ＦＰ−ＤＲＡＭ（Fast Page ＤＲＡＭ）の＋５．０ＶからＥＤＯ−ＤＲＡＭ（Extended Data Out ＤＲＡＭ）の＋５．０Ｖへ移行し、更にＳＤＲＡＭ（Synchronous ＤＲＡＭ）の＋３．３Ｖへ、更にＤＲ−ＤＲＡＭ（Direct RAMBUS ＤＲＡＭ）の＋２．５Ｖへと移行している。ＤＲ−ＤＲＡＭにおいては、電源である＋２．５Ｖに追加して、図９に示すように、信号Ｉ／ＦとしてＤＡＴＡＢＵＳ信号をプルアップするＶterm＝＋１．８Ｖと、信号をhigh/lowに識別するスレッシュ電圧Ｖref＝＋１．４Ｖを供給する必要がある。
【０００４】
したがって、従来は、＋５．０Ｖを電源ユニットより供給されれば、動作可能であったコントローラ基板が、複数の電源電圧の供給を受けるか、または＋５．０Ｖの電源の供給を受け、コントローラ基板上で、複数の電源電圧に変換する構成になった。ここで、＋５．０Ｖの電源から複数の電源電圧を供給する方法として、一般的に３端子レギュレータを使用した熱消費による方式とＤＣ−ＤＣコンバータを使用したスイッチング変換方式がある。
【０００５】
【発明が解決しようとする課題】
しかしながら、３端子レギュレータにおいては、構造がシンプルであるため低コスト化が可能であるが、熱に変換するため発熱が大きいことと、変換効率が悪いため、近年問題となっている消費電力を悪くし、環境問題であるエネルギーを押さえることができない。また、ＤＣ−ＤＣコンバータにおいては、変換効率は良いがコストがかかってしまい、低コスト化ができないと言う不具合をかかえていた。
【０００６】
本発明は上記従来例の問題点に鑑み、３端子レギュレータの低コスト部分とＤＣ−ＤＣコンバータの高効率変化の効果を両立して、低コスト、高効率、安定性の高い複数の出力電圧を供給することができる安定化電源回路を提供することを目的とする。
【０００７】
【課題を解決するための手段】
前記目的を達成するため、本発明は、スイッチング信号を生成する制御ＩＣと、入力電源を前記制御ＩＣより生成されたスイッチング信号でスイッチングするスイッチング素子と、前記スイッチング素子によりスイッチングされた電源を整流し、平滑化して第１の出力電圧を出力する整流ダイオード及び平滑コンデンサとを有し、前記制御ＩＣは、
前記第１の出力電圧を分圧する分圧抵抗と、
前記分圧抵抗により分圧された電圧値が＋入力端子に印加され、第２の出力電圧として外部に出力する差動増幅器と
を備えていることを特徴とする。
【００１７】
【発明の実施の形態】
＜第１の実施形態＞
以下、図面を参照して本発明の実施の形態について説明する。図１はＤＤＲ−ＳＤＲＡＭ規格の電源電圧を示す説明図、図２はＤＲ−ＳＤＲＡＭ規格の電源電圧を示す説明図、図３は本発明に係る安定化電源回路の一実施形態を示す回路図、図４は図３のトランスを示す説明図である。
【００１８】
図１を参照してＤＤＲ（Double Data Rate）−ＳＤＲＡＭの基準規格となっているＳＳＴＬ−２（２．５Ｖインターフェイス規格）の信号レベルと電源電圧について説明する。図１において、ＶDDQ＝２．５Ｖ、ＶSS＝０Ｖの信号は、ＶDDQ／２であるＶREF＝ＶDDQ／２とコンパレートされ、High/Lowに判別される。ここで、従来の５Ｖ、３．３Ｖに比較して電源電圧が低いため、信号のＳ／Ｎ（信号／ノイズ）比は悪くなり、基準電圧ＶREFがどちらかに片寄ると、そのまま信号のマージンにつながる。よって基準電圧ＶREFはＶDDQの変動に伴い、ＶDDQ／２にすることが規格化されている。
【００１９】
次に図２を参照してＤＲ（Direct RAMBUS）−ＳＤＲＡＭ規格について説明する。上記のＤＤＲ−ＳＤＲＡＭにたいして、ＤＲ−ＳＤＲＡＭの信号は１．８Ｖ＝high、１．０Ｖ＝lowの範囲で伝送される。よってＶref電圧は１．０Ｖに棚上げされている。よって電源としては、１．８Ｖと１．４Ｖを供給する必要がある。
【００２０】
以下、図１を参考にして本発明を詳細に説明する。図３は本発明の電源ブロック図を示したものである。同図において、ＩＣ１は、ＤＣ−ＤＣコンバータ制御ＩＣであり、高利得エラーアンプ（ＣＯＭＰ）１０１を内蔵している。エラーアンプ１０１は、トランスＴ１の一次側出力電圧Ｖout1＝＋２．５Ｖ（ＶDDQ）をＲ１／（Ｒ１＋Ｒ２）で分圧した電圧値と、基準電圧レギュレータ（RefReg）１０２の出力電圧とを比較し、差を増幅して電圧ＶCCとして出力する。
【００２１】
ＯＳＣ１０３は電流センスコンパレータを内蔵し、抵抗ＲscでＤＣ−ＤＣコンバータＩＣ１に流れる電流を検出し、電流の最大値Ｉpkを検出してリミットをかける機能を備えると共に、外付けコンデンサＣTにより発振周波数を可変可能にした充放電型発振器で信号ＰＷＢを発生する。
【００２２】
パルス幅変調ラッチ１０４は、エラーアンプ１０１で出力電圧Ｖoutを比較して高利得増幅した結果をＰＷＭ幅変調する。ＰＷＭ変調された波形は、トランジスタＴｒ1、Ｔｒ2からなるシングル・トーテン・ポール出力段によりパワーＭＯＳＦＥＴ（Ｑ１）を直接ドライブし、入力電圧Ｖinである＋５．０ＶをON/OFFすることにより、トランスＴ１に電磁界を発生させる。ダイオードＤ1はＭＯＳＦＥＴ（Ｑ１）がoffしたときに、トランスＴ１に電流が流れ続けるようにするためのものである。ＭＯＳＦＥＴ（Ｑ１）によりスイッチングされたエネルギは、コンデンサＣ1で平滑され、一次側出力電圧Ｖout1＝＋２．５Ｖとして出力されると共に、先に説明した抵抗Ｒ１、Ｒ２を介してエラーアンプ１０１に帰還される。
【００２３】
トランスＴ１に蓄えられた電磁界エネルギーは、同じく巻かれたコイルにより、Ｍ結合（相互インダクタンス・相互誘導係数）により巻き線比に比例した電圧エネルギーとして発生する。発生したＰＷＭエネルギーはダイオードＤ２により整流され、コンデンサＣ２により平滑されて出力された二次側出力電圧Ｖout2は、この安定化電源の＋１．２５Ｖ（ＶREF）として出力される。
【００２４】
上記のトランスＴ１は、図４（ａ）に示すように１次側：２次側＝２：１の比になるように巻いてある。同図に示すようにトランス巻き線比に比例した電圧が得られることから、１次側電圧であるＶout1＝＋２．５Ｖに対して１／２の電圧Ｖout2を得ることができ、図１のＤＣ／ＤＣコンバータ回路のそれぞれの部品ばらつきから来る出力電圧に比例して、図４（ｂ）に示すように２次側電圧も２：１の比率で出力することが可能となる。
【００２５】
＜第２の実施形態＞
第２の実施形態について図５、図６を参照して詳細に説明する。第１の実施形態では、１次側電圧Ｖout1＝２．５Ｖに対して２次側電圧Ｖout2はその１／２の１．２５Ｖが出力される。しかし、図５に示すように整流ダイオードＤ２（この場合はショットキーダイオードＶｆ＝０．３Ｖ）を通して出力されるため、実際には、２次側電圧Ｖout2＝１．２５Ｖ−０．３Ｖ＝０．９５Ｖが出力される。
【００２６】
そこで、第２の実施形態では図６（ａ）に示すようにトランスＴ１の１次側巻き線と２次側巻き線の比を２：１から５０：３１に変更することにより、１．２５Ｖを１．５５Ｖに電圧を上げ、ダイオードＤ２後が１．２５Ｖになるように調整する。図６（ｂ）に示すように１次側電圧が２．５Ｖ：２次側電圧が１．２５Ｖの時は５０：３１の巻き線比にたいして２．３Ｖ：１．１１Ｖの時には約２３：１４、２．７Ｖ：１．３１Ｖの時には２７：１６で巻くことにより、ＳＳＴＬ−２の各規格値を満足することが可能である。
【００２７】
＜第３の実施形態＞
第３の実施形態について図７、図８を参照して詳細に説明する。図７、図８は第１の実施形態の構成に対して、ＤＲ−ＤＲＡＭ（ダイレクト・ラムバス・ＳＤＲＡＭ）の規格に準拠した電圧を作成するための回路である。１次側電圧Ｖout1＝１．８Ｖに対して２次側電圧Ｖout2は１．４Ｖを出力するために、トランスＴ１の巻き線比を図８（ａ）（ｂ）に示すように９：７にすることにより２次側出力電圧Ｖout2として１．４Ｖを出力することができる。
【００２８】
＜第４の実施形態＞
第４の実施形態について図９、図１０を参照して詳細に説明する。図９，１０は、上記第３の実施形態の構成に対して図９に示すようにダイオードＤ２（この場合はショットキーダイオードＶｆ＝０．３Ｖ）を通して出力されるため実際には、２次側電圧Ｖout2＝１．４Ｖ−０．３Ｖ＝１．１Ｖが出力される。そこで、第４の実施形態では図１０に示すように、トランスＴ１の１次側巻き線比と２次側巻き線比を９：７から１８：１７に変更することにより、１．４Ｖを１．７Ｖに電圧を上げ、ダイオードＤ２後が１．４Ｖになるように調整する。
【００２９】
次に第５の実施形態について説明する前に、従来例について説明する。図１１は従来例として、１出力−出力可変型ＤＣ／ＤＣコンバータを示し、ＤＣ−ＤＣコンバータ制御ＩＣ１は外部帰還電圧設定端子付きであって、分圧抵抗Ｒ１、Ｒ２が外付けされている。ＩＣ１は高利得エラーアンプ（ＣＯＭＰ）１０１を内蔵し、エラーアンプ１０１は出力電圧Ｖout1をＲ１／（Ｒ１＋Ｒ２）で分圧した電圧値と、基準電圧レギュレータ（RefReg）１０２の出力電圧とを比較し、差を増幅する。ＯＳＣ１０３は電流センスコンパレータを内蔵し、抵抗ＲscでＤＣ−ＤＣコンバータに流れる電流を検出し、電流の最大値Ｉpkを検出してリミットをかける機能を備えると共に、外付けコンデンサＣｔにより発振周波数を可変可能にした充放電型発振器で信号ＰＷＢを発生する。
【００３０】
パルス幅変調ラッチ１０４は、エラーアンプ１０１で出力電圧Ｖout1を比較して高利得増幅した結果をＰＷＭ幅変調する。ＰＷＭ変調された波形は、トランジスタＴｒ1、Ｔｒ2からなるシングル・トーテン・ポール出力段によりパワーＭＯＳＦＥＴ（Ｑ１）を直接ドライブし、入力電圧Ｖinである＋５．０ＶをＯＮ／ＯＦＦすることにより、トランスＴ１に、電磁界を発生させる。ダイオードＤ１は、ＭＯＳＦＥＴ（Ｑ１）がoffしたときに、トランスＴ１に電流が流れ続けるためのものである。スイッチグされたエネルギは、コンデンサＣ１で平滑され、Ｖout＝＋２．５Ｖとして出力されると共に、先に説明した抵抗Ｒ１、Ｒ２を介してエラーアンプ１０１に帰還される。
【００３１】
図１２は他の従来例として１出力−出力固定型ＤＣ／ＤＣコンバータを示し、上記記載の分圧抵抗Ｒ１、Ｒ２がＤＣ−ＤＣコンバータ制御ＩＣ１の内部に構成されている。分圧抵抗Ｒ１，Ｒ２は、ＩＣ１の製造時にレーザートリミング等の技術を使用して、１％以下の高性能を作ることができ、且つＩＣ１内の温度上昇等により出力電圧の温度環境による総合変動を緩和することができる。
【００３２】
＜第５の実施形態＞
第５の実施形態について図１３を参照して詳細に説明する。図１３に示すＤＣ−ＤＣコンバータ制御ＩＣ１には、図１２に示す構成に加えて分圧抵抗Ｒ３、Ｒ４と差動増幅器１０５が追加されている。分圧抵抗Ｒ３、Ｒ４はレーザートリミングによりＲ３＝Ｒ４になるように構成され、出力電圧Ｖout1をＲ４／（Ｒ３＋Ｒ４）で分圧した電圧値を差動増幅器１０５の＋入力端子に印加する。差動増幅器１０５の出力端子（出力電圧Ｖout2）は−入力端子に接続され、Ｖout2＝Ｖout1／２を得ることができる。このため、外部の負荷特性に影響されることなく、Ｖout1＝＋２．５Ｖに対して１／２のＶout2＝＋１．２５Ｖを得ることができる。
【００３３】
＜第６の実施形態＞
次に第６の実施形態について図１４を参照して詳細に説明する。図１４に示すＤＣ−ＤＣコンバータ制御ＩＣ１には、図１２に示す構成に加えて分圧抵抗Ｒ３、Ｒ４と差動増幅器１０５が追加され、さらにトランジスタＴr3とコンデンサＣ２が外付けされている。コンデンサＣ２のコレクタには入力電圧Ｖin＝＋５Ｖが印加され、ベースには差動増幅器１０５の出力端子が接続されている。エミッタは差動増幅器１０５の−入力端子に接続されるとともに、コンデンサＣ２を介して接地され、Ｖout2＝＋１．２５Ｖを出力する。
【００３４】
ここで、差動増幅器１０５によりバッファーされた電圧は、外部との負荷と遮断されるが、差動増幅器１０５の出力電圧は数百ｍＡと微少電流までしか供給できない。しかしながら、負荷に必要な電流は回路構成によりまちまちであり、全てを満足することはできない。図１４は、電流増幅を目的とした外部付けトランジスタＴr3が接続されているので、差動増幅器１０５の出力端子をトランジスタＴr3のベースへ、トランジスタＴr3のエミッタを差動増幅器１０５のマイナス入力に接続する構成にすることにより、トランジスタＴr3のエミッタ電圧Ｖout2をＶout1／２に帰還制御して電流を増幅することができる。
【００３５】
＜第７の実施形態＞
次に第７の実施形態について図１５を参照して詳細に説明する。図１５に示すＤＣ−ＤＣコンバータ制御ＩＣ１には、図１２に示す構成に加えて分圧抵抗Ｒ３、Ｒ４と、差動増幅器１０５とトランジスタＴr3が追加され、さらにコンデンサＣ２が外付けされている。回路動作は第６の実施形態とほぼ同じであるが、トランジスタＴr3が熱として消費する電圧＝Ｖout1−Ｖout2を１．２５Ｖに落とすことができるので、効率を改善することが可能とする。
【００３６】
＜第８の実施形態＞
次に第８の実施形態について図１６を参照して詳細に説明する。図１６に示すＤＣ−ＤＣコンバータ制御ＩＣ１には、図１２に示す構成に加えて分圧抵抗Ｒ３、Ｒ４と、差動増幅器１０５とトランジスタＴr3が追加されている。さらに、Ｖout1側に示された実際の抵抗Ｒ５と負荷ＩＣ２の間が分圧抵抗Ｒ１、Ｒ２に接続されている。また、トランジスタＴr3のコレクタは平滑コンデンサＣ１の一端に接続され、Ｖout2側に示された実際の抵抗Ｒ６と負荷ＩＣ３の間が差動増幅器１０５の−入力端子に接続されている。
【００３７】
第８の実施形態は第７の実施形態の構成より、出力電圧Ｖout1、Ｖout2の精度を上げるために構成されたものである。実際の負荷ＩＣ２は、基板上に構成されたパターンや線材により供給されるため、負荷ＩＣ２の負荷電流が大きくなると、上記のパターンや線材の抵抗成分である抵抗Ｒ５による電圧降下を無視できなくなる。また、トランジスタＴr3の負荷電流も同じことであり、平滑コンデンサＣ１により平滑された電圧Ｖout1は、負荷ＩＣ２とトランジスタＴr3の負荷電流により、それぞれの電圧降下が異なり、出力電圧Ｖout1は高精度を維持することができなくなる。
【００３８】
そこで図１４に示すように、制御ＩＣ１に内蔵されたＲ１，Ｒ２の帰還電圧を実際のＩＣ２の根本より帰還させるための端子を設け、またトランジスタＴr3の電源電圧であるコレクタ用端子をＶout1の出力元であるコンデンサＣ１から接続できるように端子を設け、更にトランジスタＴr3のバッファー用差動増幅器１０５であるマイナス入力端子の帰還を負荷ＩＣ３の根本から帰還する端子を設けることにより、高精度な出力電圧Ｖout1、Ｖout2を得ることができる。
【００３９】
【発明の効果】
以上説明したように請求項１、９記載の発明によれば、入力電圧を初段にてＤＣ−ＤＣコンバータを使用して降圧し、トランスの巻き線比により２：１の電源電圧を出力するように構成しているので高効率化でき、且つＤＣ−ＤＣコンバータを専用に備えず、Ｍ結合により変換しているので低コスト化することができる。
【００４０】
請求項２、９に係る発明によれば、入力電圧を初段にてＤＣ−ＤＣコンバータを使用して降圧し、トランスの巻き線比とダイオードの降下電圧分により２：１の電源電圧を出力するように構成しているので高効率化でき、且つＤＣ−ＤＣコンバータを専用に備えず、Ｍ結合により変換しているので低コスト化することができる。
【００４１】
請求項３、１０に係る発明によれば、入力電圧を初段にてＤＣ−ＤＣコンバータを使用して降圧し、トランスの巻き線比により９：７の電源電圧を出力するように構成しているので高効率化でき、且つＤＣ−ＤＣコンバータを専用に備えず、Ｍ結合により変換しているので低コスト化することができる。
【００４２】
請求項４、１０に係る発明によれば、入力電圧を初段にてＤＣ−ＤＣコンバータを使用して降圧し、トランスの巻き線比とダイオードの降下電圧分により９：７の電源電圧を出力するように構成しているので高効率化でき、且つＤＣ−ＤＣコンバータを専用に備えず、Ｍ結合により変換しているので低コスト化することができる。
【００４３】
請求項５、９、１０に係る発明によれば、第１の出力電圧を制御ＩＣ内で分圧して第２の出力電圧を生成するので、分圧抵抗をレーザートリミングすることにより高精度の第２の出力電圧を得ることができる。
【００４４】
請求項６、９、１０に係る発明によれば、高精度、大電流の第２の出力電圧を得ることができる。
【００４５】
請求項７、９、１０に係る発明によれば、高精度、大電流の第２の出力電圧を得ることができるとともに、トランジスタが熱として消費する電圧から第２の出力電圧を生成することができ、効率を改善することができる。
【００４６】
請求項８、９、１０に係る発明によれば、負荷の根本から差動増幅器に帰還するので、高精度の第２の出力電圧を得ることができる。
【図面の簡単な説明】
【図１】ＤＤＲ−ＳＤＲＡＭ規格の電源電圧を示す説明図である。
【図２】ＤＲ−ＳＤＲＡＭ規格の電源電圧を示す説明図である。
【図３】本発明に係る安定化電源回路の一実施形態を示す回路図である。
【図４】図３のトランスを示す説明図である。
【図５】第２の実施形態の安定化電源回路を示す回路図である。
【図６】図５のトランスを示す説明図である。
【図７】第３の実施形態の安定化電源回路を示す回路図である。
【図８】図７のトランスを示す説明図である。
【図９】第４の実施形態の安定化電源回路を示す回路図である。
【図１０】図９のトランスを示す説明図である。
【図１１】従来の安定化電源回路を示す回路図である。
【図１２】他の従来の安定化電源回路を示す回路図である。
【図１３】第５の実施形態の安定化電源回路を示す回路図である。
【図１４】第６の実施形態の安定化電源回路を示す回路図である。
【図１５】第７の実施形態の安定化電源回路を示す回路図である。
【図１６】第８の実施形態の安定化電源回路を示す回路図である。
【符号の説明】
Ｑ１ＭＯＳＦＥＴ
Ｔ１トランス
Ｄ１，Ｄ２整流ダイオード
Ｃ１，Ｃ２平滑コンデンサ
１制御ＩＣ
Ｒ３，Ｒ４分圧抵抗
１０５差動増幅器
ｔr3 トランジスタ

Claims

スイッチング信号を生成する制御ＩＣと、
入力電源を前記制御ＩＣより生成されたスイッチング信号でスイッチングするスイッチング素子と、
前記スイッチング素子によりスイッチングされた電源を整流し、平滑化して第１の出力電圧を出力する整流ダイオード及び平滑コンデンサと
を有し、
前記制御ＩＣは、
前記第１の出力電圧を分圧する分圧抵抗と、
前記分圧抵抗により分圧された電圧値が＋入力端子に印加され、第２の出力電圧として外部に出力する差動増幅器と
を備えていることを特徴とする安定化電源回路。