JP2002345243A - 安定化電源回路 - Google Patents
安定化電源回路Info
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Abstract
(57)【要約】
【課題】 ３端子レギュレータの低コスト部分とＤＣ−
ＤＣコンバータの高効率変化の効果を両立して、低コス
ト、高効率、安定性の高い複数の出力電圧を供給する。 【解決手段】 ＭＯＳＦＥＴ（Ｑ１）によりスイッチン
グされたエネルギは、コンデンサＣ1で平滑され、一次
側出力電圧Ｖout1＝＋２．５Ｖとして出力され、また、
トランスＴ１に蓄えられた電磁界エネルギーは、同じく
巻かれたコイルにより、Ｍ結合（相互インダクタンス・
相互誘導係数）により巻き線比に比例した電圧エネルギ
ーとして発生し、発生したＰＷＭエネルギーはダイオー
ドＤ２により整流され、コンデンサＣ２により平滑され
て出力された二次側出力電圧Ｖout2が＋１．２５Ｖ（Ｖ
REF）として出力される。
ＤＣコンバータの高効率変化の効果を両立して、低コス
ト、高効率、安定性の高い複数の出力電圧を供給する。 【解決手段】 ＭＯＳＦＥＴ（Ｑ１）によりスイッチン
グされたエネルギは、コンデンサＣ1で平滑され、一次
側出力電圧Ｖout1＝＋２．５Ｖとして出力され、また、
トランスＴ１に蓄えられた電磁界エネルギーは、同じく
巻かれたコイルにより、Ｍ結合（相互インダクタンス・
相互誘導係数）により巻き線比に比例した電圧エネルギ
ーとして発生し、発生したＰＷＭエネルギーはダイオー
ドＤ２により整流され、コンデンサＣ２により平滑され
て出力された二次側出力電圧Ｖout2が＋１．２５Ｖ（Ｖ
REF）として出力される。
Description
【０００１】
【発明の属する技術分野】本発明は、複数のＤＣ−ＤＣ
コンバータを備えることなく、低コスト、高効率、安定
性の高い複数の出力電圧を供給する安定化電源回路に関
する。
コンバータを備えることなく、低コスト、高効率、安定
性の高い複数の出力電圧を供給する安定化電源回路に関
する。
【０００２】
【従来の技術】従来、プリンタ装置や複写装置等におい
て使用しているコントローラ基板は、ＣＰＵと専用ゲー
トアレイとＲＯＭとＲＡＭで構成され、＋５Ｖの統一さ
れた電源で動作していた。しかしながら、近年、ＣＰＵ
の高速化や発熱低減に伴い、ＣＰＵの動作電圧が５Ｖか
ら３．３Ｖや３．０Ｖに移行し、また更に２．５Ｖへ移
行している。
て使用しているコントローラ基板は、ＣＰＵと専用ゲー
トアレイとＲＯＭとＲＡＭで構成され、＋５Ｖの統一さ
れた電源で動作していた。しかしながら、近年、ＣＰＵ
の高速化や発熱低減に伴い、ＣＰＵの動作電圧が５Ｖか
ら３．３Ｖや３．０Ｖに移行し、また更に２．５Ｖへ移
行している。
【０００３】また、ＤＲＡＭにおいても高速化に伴い、
ＦＰ−ＤＲＡＭ（Fast Page ＤＲＡＭ）の＋５．０Ｖか
らＥＤＯ−ＤＲＡＭ（Extended Data Out ＤＲＡＭ）の
＋５．０Ｖへ移行し、更にＳＤＲＡＭ（Synchronous Ｄ
ＲＡＭ）の＋３．３Ｖへ、更にＤＲ−ＤＲＡＭ（Direct
RAMBUS ＤＲＡＭ）の＋２．５Ｖへと移行している。Ｄ
Ｒ−ＤＲＡＭにおいては、電源である＋２．５Ｖに追加
して、図９に示すように、信号Ｉ／ＦとしてＤＡＴＡ
ＢＵＳ信号をプルアップするＶterm＝＋１．８Ｖと、信
号をhigh/lowに識別するスレッシュ電圧Ｖref＝＋１．
４Ｖを供給する必要がある。
ＦＰ−ＤＲＡＭ（Fast Page ＤＲＡＭ）の＋５．０Ｖか
らＥＤＯ−ＤＲＡＭ（Extended Data Out ＤＲＡＭ）の
＋５．０Ｖへ移行し、更にＳＤＲＡＭ（Synchronous Ｄ
ＲＡＭ）の＋３．３Ｖへ、更にＤＲ−ＤＲＡＭ（Direct
RAMBUS ＤＲＡＭ）の＋２．５Ｖへと移行している。Ｄ
Ｒ−ＤＲＡＭにおいては、電源である＋２．５Ｖに追加
して、図９に示すように、信号Ｉ／ＦとしてＤＡＴＡ
ＢＵＳ信号をプルアップするＶterm＝＋１．８Ｖと、信
号をhigh/lowに識別するスレッシュ電圧Ｖref＝＋１．
４Ｖを供給する必要がある。
【０００４】したがって、従来は、＋５．０Ｖを電源ユ
ニットより供給されれば、動作可能であったコントロー
ラ基板が、複数の電源電圧の供給を受けるか、または＋
５．０Ｖの電源の供給を受け、コントローラ基板上で、
複数の電源電圧に変換する構成になった。ここで、＋
５．０Ｖの電源から複数の電源電圧を供給する方法とし
て、一般的に３端子レギュレータを使用した熱消費によ
る方式とＤＣ−ＤＣコンバータを使用したスイッチング
変換方式がある。
ニットより供給されれば、動作可能であったコントロー
ラ基板が、複数の電源電圧の供給を受けるか、または＋
５．０Ｖの電源の供給を受け、コントローラ基板上で、
複数の電源電圧に変換する構成になった。ここで、＋
５．０Ｖの電源から複数の電源電圧を供給する方法とし
て、一般的に３端子レギュレータを使用した熱消費によ
る方式とＤＣ−ＤＣコンバータを使用したスイッチング
変換方式がある。
【０００５】
【発明が解決しようとする課題】しかしながら、３端子
レギュレータにおいては、構造がシンプルであるため低
コスト化が可能であるが、熱に変換するため発熱が大き
いことと、変換効率が悪いため、近年問題となっている
消費電力を悪くし、環境問題であるエネルギーを押さえ
ることができない。また、ＤＣ−ＤＣコンバータにおい
ては、変換効率は良いがコストがかかってしまい、低コ
スト化ができないと言う不具合をかかえていた。
レギュレータにおいては、構造がシンプルであるため低
コスト化が可能であるが、熱に変換するため発熱が大き
いことと、変換効率が悪いため、近年問題となっている
消費電力を悪くし、環境問題であるエネルギーを押さえ
ることができない。また、ＤＣ−ＤＣコンバータにおい
ては、変換効率は良いがコストがかかってしまい、低コ
スト化ができないと言う不具合をかかえていた。
【０００６】本発明は上記従来例の問題点に鑑み、３端
子レギュレータの低コスト部分とＤＣ−ＤＣコンバータ
の高効率変化の効果を両立して、低コスト、高効率、安
定性の高い複数の出力電圧を供給することができる安定
化電源回路を提供することを目的とする。
子レギュレータの低コスト部分とＤＣ−ＤＣコンバータ
の高効率変化の効果を両立して、低コスト、高効率、安
定性の高い複数の出力電圧を供給することができる安定
化電源回路を提供することを目的とする。
【０００７】
【課題を解決するための手段】第１の手段は上記目的を
達成するために、入力電源をスイッチングするスイッチ
ング素子と、前記スイッチング素子によりスイッチング
された電源を整流し、平滑化して第１の出力電圧を出力
する第１の整流ダイオード及び第１の平滑コンデンサ
と、前記スイッチング素子によりスイッチングされた電
源が一次巻線に印加される出力トランスと、前記出力ト
ランスの二次巻線の出力を整流し、平滑化して第２の出
力電圧を出力する第２の整流ダイオード及び第２の平滑
コンデンサとを備え、前記出力トランスの一次巻線と二
次巻線の比が２対１に構成されていることを特徴とす
る。
達成するために、入力電源をスイッチングするスイッチ
ング素子と、前記スイッチング素子によりスイッチング
された電源を整流し、平滑化して第１の出力電圧を出力
する第１の整流ダイオード及び第１の平滑コンデンサ
と、前記スイッチング素子によりスイッチングされた電
源が一次巻線に印加される出力トランスと、前記出力ト
ランスの二次巻線の出力を整流し、平滑化して第２の出
力電圧を出力する第２の整流ダイオード及び第２の平滑
コンデンサとを備え、前記出力トランスの一次巻線と二
次巻線の比が２対１に構成されていることを特徴とす
る。
【０００８】第２の手段は上記目的を達成するために、
入力電源をスイッチングするスイッチング素子と、前記
スイッチング素子によりスイッチングされた電源を整流
し、平滑化して第１の出力電圧を出力する第１の整流ダ
イオード及び第１の平滑コンデンサと、前記スイッチン
グ素子によりスイッチングされた電源が一次巻線に印加
される出力トランスと、前記出力トランスの二次巻線の
出力を整流し、平滑化して第２の出力電圧を出力する第
２の整流ダイオード及び第２の平滑コンデンサとを備
え、前記第１の出力電圧と第２の出力電圧の比が２対１
になるように前記第２の整流ダイオードの降下電圧に応
じて前記出力トランスの一次巻線と二次巻線の比が構成
されていることを特徴とする。
入力電源をスイッチングするスイッチング素子と、前記
スイッチング素子によりスイッチングされた電源を整流
し、平滑化して第１の出力電圧を出力する第１の整流ダ
イオード及び第１の平滑コンデンサと、前記スイッチン
グ素子によりスイッチングされた電源が一次巻線に印加
される出力トランスと、前記出力トランスの二次巻線の
出力を整流し、平滑化して第２の出力電圧を出力する第
２の整流ダイオード及び第２の平滑コンデンサとを備
え、前記第１の出力電圧と第２の出力電圧の比が２対１
になるように前記第２の整流ダイオードの降下電圧に応
じて前記出力トランスの一次巻線と二次巻線の比が構成
されていることを特徴とする。
【０００９】第３の手段は上記目的を達成するために、
入力電源をスイッチングするスイッチング素子と、前記
スイッチング素子によりスイッチングされた電源を整流
し、平滑化して第１の出力電圧を出力する第１の整流ダ
イオード及び第１の平滑コンデンサと、前記スイッチン
グ素子によりスイッチングされた電源が一次巻線に印加
される出力トランスと、前記出力トランスの二次巻線の
出力を整流し、平滑化して第２の出力電圧を出力する第
２の整流ダイオード及び第２の平滑コンデンサとを備
え、前記出力トランスの一次巻線と二次巻線の比が９対
７に構成されていることを特徴とする。
入力電源をスイッチングするスイッチング素子と、前記
スイッチング素子によりスイッチングされた電源を整流
し、平滑化して第１の出力電圧を出力する第１の整流ダ
イオード及び第１の平滑コンデンサと、前記スイッチン
グ素子によりスイッチングされた電源が一次巻線に印加
される出力トランスと、前記出力トランスの二次巻線の
出力を整流し、平滑化して第２の出力電圧を出力する第
２の整流ダイオード及び第２の平滑コンデンサとを備
え、前記出力トランスの一次巻線と二次巻線の比が９対
７に構成されていることを特徴とする。
【００１０】第４の手段は上記目的を達成するために、
入力電源をスイッチングするスイッチング素子と、前記
スイッチング素子によりスイッチングされた電源を整流
し、平滑化して第１の出力電圧を出力する第１の整流ダ
イオード及び第１の平滑コンデンサと、前記スイッチン
グ素子によりスイッチングされた電源が一次巻線に印加
される出力トランスと、前記出力トランスの二次巻線の
出力を整流し、平滑化して第２の出力電圧を出力する第
２の整流ダイオード及び第２の平滑コンデンサとを備
え、前記第１の出力電圧と第２の出力電圧の比が９対７
になるように前記第２の整流ダイオードの降下電圧に応
じて前記出力トランスの一次巻線と二次巻線の比が構成
されていることを特徴とする。
入力電源をスイッチングするスイッチング素子と、前記
スイッチング素子によりスイッチングされた電源を整流
し、平滑化して第１の出力電圧を出力する第１の整流ダ
イオード及び第１の平滑コンデンサと、前記スイッチン
グ素子によりスイッチングされた電源が一次巻線に印加
される出力トランスと、前記出力トランスの二次巻線の
出力を整流し、平滑化して第２の出力電圧を出力する第
２の整流ダイオード及び第２の平滑コンデンサとを備
え、前記第１の出力電圧と第２の出力電圧の比が９対７
になるように前記第２の整流ダイオードの降下電圧に応
じて前記出力トランスの一次巻線と二次巻線の比が構成
されていることを特徴とする。
【００１１】第５の手段は、スイッチング信号を生成す
る制御ＩＣと、入力電源を前記制御ＩＣにより生成され
たスイッチング信号でスイッチングするスイッチング素
子と、前記スイッチング素子によりスイッチングされた
電源を整流し、平滑化して第１の出力電圧を出力する整
流ダイオード及び平滑コンデンサとを有し、前記制御Ｉ
Ｃは、前記第１の出力電圧を分圧する分圧抵抗と、前記
分圧抵抗により分圧された電圧を増幅して第２の出力電
圧として外部に出力する差動増幅器を備えていることを
特徴とする。
る制御ＩＣと、入力電源を前記制御ＩＣにより生成され
たスイッチング信号でスイッチングするスイッチング素
子と、前記スイッチング素子によりスイッチングされた
電源を整流し、平滑化して第１の出力電圧を出力する整
流ダイオード及び平滑コンデンサとを有し、前記制御Ｉ
Ｃは、前記第１の出力電圧を分圧する分圧抵抗と、前記
分圧抵抗により分圧された電圧を増幅して第２の出力電
圧として外部に出力する差動増幅器を備えていることを
特徴とする。
【００１２】第６の手段は、第５の手段において、前記
差動増幅器から前記制御ＩＣの外部に出力された第２の
出力電圧の電流を増幅するトランジスタをさらに備えて
いることを特徴とする。
差動増幅器から前記制御ＩＣの外部に出力された第２の
出力電圧の電流を増幅するトランジスタをさらに備えて
いることを特徴とする。
【００１３】第７の手段は、スイッチング信号を生成す
る制御ＩＣと、入力電源を前記制御ＩＣにより生成され
たスイッチング信号でスイッチングするスイッチング素
子と、前記スイッチング素子によりスイッチングされた
電源を整流し、平滑化して第１の出力電圧を出力する整
流ダイオード及び平滑コンデンサとを有し、前記制御Ｉ
Ｃは、前記第１の出力電圧を分圧する分圧抵抗と、前記
分圧抵抗により分圧された電圧を増幅して第２の出力電
圧として出力する差動増幅器と、前記差動増幅器から出
力された第２の出力電圧の電流を増幅するトランジスタ
をさらに備えていることを特徴とする。
る制御ＩＣと、入力電源を前記制御ＩＣにより生成され
たスイッチング信号でスイッチングするスイッチング素
子と、前記スイッチング素子によりスイッチングされた
電源を整流し、平滑化して第１の出力電圧を出力する整
流ダイオード及び平滑コンデンサとを有し、前記制御Ｉ
Ｃは、前記第１の出力電圧を分圧する分圧抵抗と、前記
分圧抵抗により分圧された電圧を増幅して第２の出力電
圧として出力する差動増幅器と、前記差動増幅器から出
力された第２の出力電圧の電流を増幅するトランジスタ
をさらに備えていることを特徴とする。
【００１４】第８の手段は、第５ないし第７の手段にお
いて第２の出力電圧が印可される外部負荷から電流を前
記差動増幅器に帰還することを特徴とする。
いて第２の出力電圧が印可される外部負荷から電流を前
記差動増幅器に帰還することを特徴とする。
【００１５】第９の手段は、第１、第２、第５ないし第
８の手段において前記入力電源の電圧が＋５Ｖ、前記第
１の出力電圧と第２の出力電圧がそれぞれＳＳＴＬ−２
規格の＋２．５Ｖ、＋１．２５Ｖであることを特徴とす
る。
８の手段において前記入力電源の電圧が＋５Ｖ、前記第
１の出力電圧と第２の出力電圧がそれぞれＳＳＴＬ−２
規格の＋２．５Ｖ、＋１．２５Ｖであることを特徴とす
る。
【００１６】第１０の手段は、第３、第４ないし第８の
手段において前記入力電源の電圧が＋５Ｖ、前記第１の
出力電圧と第２の出力電圧がそれぞれＤＲ−ＳＤＲＡＭ
規格の＋１．８Ｖ、＋１．４Ｖであることを特徴とす
る。
手段において前記入力電源の電圧が＋５Ｖ、前記第１の
出力電圧と第２の出力電圧がそれぞれＤＲ−ＳＤＲＡＭ
規格の＋１．８Ｖ、＋１．４Ｖであることを特徴とす
る。
【００１７】
【発明の実施の形態】＜第１の実施形態＞以下、図面を
参照して本発明の実施の形態について説明する。図１は
ＤＤＲ−ＳＤＲＡＭ規格の電源電圧を示す説明図、図２
はＤＲ−ＳＤＲＡＭ規格の電源電圧を示す説明図、図３
は本発明に係る安定化電源回路の一実施形態を示す回路
図、図４は図３のトランスを示す説明図である。
参照して本発明の実施の形態について説明する。図１は
ＤＤＲ−ＳＤＲＡＭ規格の電源電圧を示す説明図、図２
はＤＲ−ＳＤＲＡＭ規格の電源電圧を示す説明図、図３
は本発明に係る安定化電源回路の一実施形態を示す回路
図、図４は図３のトランスを示す説明図である。
【００１８】図１を参照してＤＤＲ（Double Data Rat
e）−ＳＤＲＡＭの基準規格となっているＳＳＴＬ−２
（２．５Ｖインターフェイス規格）の信号レベルと電源
電圧について説明する。図１において、ＶDDQ＝２．５
Ｖ、ＶSS＝０Ｖの信号は、ＶDDQ／２であるＶREF＝ＶDD
Q／２とコンパレートされ、High/Lowに判別される。こ
こで、従来の５Ｖ、３．３Ｖに比較して電源電圧が低い
ため、信号のＳ／Ｎ（信号／ノイズ）比は悪くなり、基
準電圧ＶREFがどちらかに片寄ると、そのまま信号のマ
ージンにつながる。よって基準電圧ＶREFはＶDDQの変動
に伴い、ＶDDQ／２にすることが規格化されている。
e）−ＳＤＲＡＭの基準規格となっているＳＳＴＬ−２
（２．５Ｖインターフェイス規格）の信号レベルと電源
電圧について説明する。図１において、ＶDDQ＝２．５
Ｖ、ＶSS＝０Ｖの信号は、ＶDDQ／２であるＶREF＝ＶDD
Q／２とコンパレートされ、High/Lowに判別される。こ
こで、従来の５Ｖ、３．３Ｖに比較して電源電圧が低い
ため、信号のＳ／Ｎ（信号／ノイズ）比は悪くなり、基
準電圧ＶREFがどちらかに片寄ると、そのまま信号のマ
ージンにつながる。よって基準電圧ＶREFはＶDDQの変動
に伴い、ＶDDQ／２にすることが規格化されている。
【００１９】次に図２を参照してＤＲ（Direct RAMBU
S）−ＳＤＲＡＭ規格について説明する。上記のＤＤＲ
−ＳＤＲＡＭにたいして、ＤＲ−ＳＤＲＡＭの信号は
１．８Ｖ＝high、１．０Ｖ＝lowの範囲で伝送される。
よってＶref電圧は１．０Ｖに棚上げされている。よっ
て電源としては、１．８Ｖと１．４Ｖを供給する必要が
ある。
S）−ＳＤＲＡＭ規格について説明する。上記のＤＤＲ
−ＳＤＲＡＭにたいして、ＤＲ−ＳＤＲＡＭの信号は
１．８Ｖ＝high、１．０Ｖ＝lowの範囲で伝送される。
よってＶref電圧は１．０Ｖに棚上げされている。よっ
て電源としては、１．８Ｖと１．４Ｖを供給する必要が
ある。
【００２０】以下、図１を参考にして本発明を詳細に説
明する。図３は本発明の電源ブロック図を示したもので
ある。同図において、ＩＣ１は、ＤＣ−ＤＣコンバータ
制御ＩＣであり、高利得エラーアンプ（ＣＯＭＰ）１０
１を内蔵している。エラーアンプ１０１は、トランスＴ
１の一次側出力電圧Ｖout1＝＋２．５Ｖ（ＶDDQ）をＲ
１／（Ｒ１＋Ｒ２）で分圧した電圧値と、基準電圧レギ
ュレータ（RefReg）１０２の出力電圧とを比較し、差を
増幅して電圧ＶCCとして出力する。
明する。図３は本発明の電源ブロック図を示したもので
ある。同図において、ＩＣ１は、ＤＣ−ＤＣコンバータ
制御ＩＣであり、高利得エラーアンプ（ＣＯＭＰ）１０
１を内蔵している。エラーアンプ１０１は、トランスＴ
１の一次側出力電圧Ｖout1＝＋２．５Ｖ（ＶDDQ）をＲ
１／（Ｒ１＋Ｒ２）で分圧した電圧値と、基準電圧レギ
ュレータ（RefReg）１０２の出力電圧とを比較し、差を
増幅して電圧ＶCCとして出力する。
【００２１】ＯＳＣ１０３は電流センスコンパレータを
内蔵し、抵抗ＲscでＤＣ−ＤＣコンバータＩＣ１に流れ
る電流を検出し、電流の最大値Ｉpkを検出してリミット
をかける機能を備えると共に、外付けコンデンサＣTに
より発振周波数を可変可能にした充放電型発振器で信号
ＰＷＢを発生する。
内蔵し、抵抗ＲscでＤＣ−ＤＣコンバータＩＣ１に流れ
る電流を検出し、電流の最大値Ｉpkを検出してリミット
をかける機能を備えると共に、外付けコンデンサＣTに
より発振周波数を可変可能にした充放電型発振器で信号
ＰＷＢを発生する。
【００２２】パルス幅変調ラッチ１０４は、エラーアン
プ１０１で出力電圧Ｖoutを比較して高利得増幅した結
果をＰＷＭ幅変調する。ＰＷＭ変調された波形は、トラ
ンジスタＴｒ1、Ｔｒ2からなるシングル・トーテン・ポ
ール出力段によりパワーＭＯＳＦＥＴ（Ｑ１）を直接ド
ライブし、入力電圧Ｖinである＋５．０ＶをON/OFFする
ことにより、トランスＴ１に電磁界を発生させる。ダイ
オードＤ1はＭＯＳＦＥＴ（Ｑ１）がoffしたときに、ト
ランスＴ１に電流が流れ続けるようにするためのもので
ある。ＭＯＳＦＥＴ（Ｑ１）によりスイッチングされた
エネルギは、コンデンサＣ1で平滑され、一次側出力電
圧Ｖout1＝＋２．５Ｖとして出力されると共に、先に説
明した抵抗Ｒ１、Ｒ２を介してエラーアンプ１０１に帰
還される。
プ１０１で出力電圧Ｖoutを比較して高利得増幅した結
果をＰＷＭ幅変調する。ＰＷＭ変調された波形は、トラ
ンジスタＴｒ1、Ｔｒ2からなるシングル・トーテン・ポ
ール出力段によりパワーＭＯＳＦＥＴ（Ｑ１）を直接ド
ライブし、入力電圧Ｖinである＋５．０ＶをON/OFFする
ことにより、トランスＴ１に電磁界を発生させる。ダイ
オードＤ1はＭＯＳＦＥＴ（Ｑ１）がoffしたときに、ト
ランスＴ１に電流が流れ続けるようにするためのもので
ある。ＭＯＳＦＥＴ（Ｑ１）によりスイッチングされた
エネルギは、コンデンサＣ1で平滑され、一次側出力電
圧Ｖout1＝＋２．５Ｖとして出力されると共に、先に説
明した抵抗Ｒ１、Ｒ２を介してエラーアンプ１０１に帰
還される。
【００２３】トランスＴ１に蓄えられた電磁界エネルギ
ーは、同じく巻かれたコイルにより、Ｍ結合（相互イン
ダクタンス・相互誘導係数）により巻き線比に比例した
電圧エネルギーとして発生する。発生したＰＷＭエネル
ギーはダイオードＤ２により整流され、コンデンサＣ２
により平滑されて出力された二次側出力電圧Ｖout2は、
この安定化電源の＋１．２５Ｖ（ＶREF）として出力さ
れる。
ーは、同じく巻かれたコイルにより、Ｍ結合（相互イン
ダクタンス・相互誘導係数）により巻き線比に比例した
電圧エネルギーとして発生する。発生したＰＷＭエネル
ギーはダイオードＤ２により整流され、コンデンサＣ２
により平滑されて出力された二次側出力電圧Ｖout2は、
この安定化電源の＋１．２５Ｖ（ＶREF）として出力さ
れる。
【００２４】上記のトランスＴ１は、図４（ａ）に示す
ように１次側：２次側＝２：１の比になるように巻いて
ある。同図に示すようにトランス巻き線比に比例した電
圧が得られることから、１次側電圧であるＶout1＝＋
２．５Ｖに対して１／２の電圧Ｖout2を得ることがで
き、図１のＤＣ／ＤＣコンバータ回路のそれぞれの部品
ばらつきから来る出力電圧に比例して、図４（ｂ）に示
すように２次側電圧も２：１の比率で出力することが可
能となる。
ように１次側：２次側＝２：１の比になるように巻いて
ある。同図に示すようにトランス巻き線比に比例した電
圧が得られることから、１次側電圧であるＶout1＝＋
２．５Ｖに対して１／２の電圧Ｖout2を得ることがで
き、図１のＤＣ／ＤＣコンバータ回路のそれぞれの部品
ばらつきから来る出力電圧に比例して、図４（ｂ）に示
すように２次側電圧も２：１の比率で出力することが可
能となる。
【００２５】＜第２の実施形態＞第２の実施形態につい
て図５、図６を参照して詳細に説明する。第１の実施形
態では、１次側電圧Ｖout1＝２．５Ｖに対して２次側電
圧Ｖout2はその１／２の１．２５Ｖが出力される。しか
し、図５に示すように整流ダイオードＤ２（この場合は
ショットキーダイオードＶｆ＝０．３Ｖ）を通して出力
されるため、実際には、２次側電圧Ｖout2＝１．２５Ｖ
−０．３Ｖ＝０．９５Ｖが出力される。
て図５、図６を参照して詳細に説明する。第１の実施形
態では、１次側電圧Ｖout1＝２．５Ｖに対して２次側電
圧Ｖout2はその１／２の１．２５Ｖが出力される。しか
し、図５に示すように整流ダイオードＤ２（この場合は
ショットキーダイオードＶｆ＝０．３Ｖ）を通して出力
されるため、実際には、２次側電圧Ｖout2＝１．２５Ｖ
−０．３Ｖ＝０．９５Ｖが出力される。
【００２６】そこで、第２の実施形態では図６（ａ）に
示すようにトランスＴ１の１次側巻き線と２次側巻き線
の比を２：１から５０：３１に変更することにより、
１．２５Ｖを１．５５Ｖに電圧を上げ、ダイオードＤ２
後が１．２５Ｖになるように調整する。図６（ｂ）に示
すように１次側電圧が２．５Ｖ：２次側電圧が１．２５
Ｖの時は５０：３１の巻き線比にたいして２．３Ｖ：
１．１１Ｖの時には約２３：１４、２．７Ｖ：１．３１
Ｖの時には２７：１６で巻くことにより、ＳＳＴＬ−２
の各規格値を満足することが可能である。
示すようにトランスＴ１の１次側巻き線と２次側巻き線
の比を２：１から５０：３１に変更することにより、
１．２５Ｖを１．５５Ｖに電圧を上げ、ダイオードＤ２
後が１．２５Ｖになるように調整する。図６（ｂ）に示
すように１次側電圧が２．５Ｖ：２次側電圧が１．２５
Ｖの時は５０：３１の巻き線比にたいして２．３Ｖ：
１．１１Ｖの時には約２３：１４、２．７Ｖ：１．３１
Ｖの時には２７：１６で巻くことにより、ＳＳＴＬ−２
の各規格値を満足することが可能である。
【００２７】＜第３の実施形態＞第３の実施形態につい
て図７、図８を参照して詳細に説明する。図７、図８は
第１の実施形態の構成に対して、ＤＲ−ＤＲＡＭ（ダイ
レクト・ラムバス・ＳＤＲＡＭ）の規格に準拠した電圧
を作成するための回路である。１次側電圧Ｖout1＝１．
８Ｖに対して２次側電圧Ｖout2は１．４Ｖを出力するた
めに、トランスＴ１の巻き線比を図８（ａ）（ｂ）に示
すように９：７にすることにより２次側出力電圧Ｖout2
として１．４Ｖを出力することができる。
て図７、図８を参照して詳細に説明する。図７、図８は
第１の実施形態の構成に対して、ＤＲ−ＤＲＡＭ（ダイ
レクト・ラムバス・ＳＤＲＡＭ）の規格に準拠した電圧
を作成するための回路である。１次側電圧Ｖout1＝１．
８Ｖに対して２次側電圧Ｖout2は１．４Ｖを出力するた
めに、トランスＴ１の巻き線比を図８（ａ）（ｂ）に示
すように９：７にすることにより２次側出力電圧Ｖout2
として１．４Ｖを出力することができる。
【００２８】＜第４の実施形態＞第４の実施形態につい
て図９、図１０を参照して詳細に説明する。図９，１０
は、上記第３の実施形態の構成に対して図９に示すよう
にダイオードＤ２（この場合はショットキーダイオード
Ｖｆ＝０．３Ｖ）を通して出力されるため実際には、２
次側電圧Ｖout2＝１．４Ｖ−０．３Ｖ＝１．１Ｖが出力
される。そこで、第４の実施形態では図１０に示すよう
に、トランスＴ１の１次側巻き線比と２次側巻き線比を
９：７から１８：１７に変更することにより、１．４Ｖ
を１．７Ｖに電圧を上げ、ダイオードＤ２後が１．４Ｖ
になるように調整する。
て図９、図１０を参照して詳細に説明する。図９，１０
は、上記第３の実施形態の構成に対して図９に示すよう
にダイオードＤ２（この場合はショットキーダイオード
Ｖｆ＝０．３Ｖ）を通して出力されるため実際には、２
次側電圧Ｖout2＝１．４Ｖ−０．３Ｖ＝１．１Ｖが出力
される。そこで、第４の実施形態では図１０に示すよう
に、トランスＴ１の１次側巻き線比と２次側巻き線比を
９：７から１８：１７に変更することにより、１．４Ｖ
を１．７Ｖに電圧を上げ、ダイオードＤ２後が１．４Ｖ
になるように調整する。
【００２９】次に第５の実施形態について説明する前
に、従来例について説明する。図１１は従来例として、
１出力−出力可変型ＤＣ／ＤＣコンバータを示し、ＤＣ
−ＤＣコンバータ制御ＩＣ１は外部帰還電圧設定端子付
きであって、分圧抵抗Ｒ１、Ｒ２が外付けされている。
ＩＣ１は高利得エラーアンプ（ＣＯＭＰ）１０１を内蔵
し、エラーアンプ１０１は出力電圧Ｖout1をＲ１／（Ｒ
１＋Ｒ２）で分圧した電圧値と、基準電圧レギュレータ
（RefReg）１０２の出力電圧とを比較し、差を増幅す
る。ＯＳＣ１０３は電流センスコンパレータを内蔵し、
抵抗ＲscでＤＣ−ＤＣコンバータに流れる電流を検出
し、電流の最大値Ｉpkを検出してリミットをかける機能
を備えると共に、外付けコンデンサＣｔにより発振周波
数を可変可能にした充放電型発振器で信号ＰＷＢを発生
する。
に、従来例について説明する。図１１は従来例として、
１出力−出力可変型ＤＣ／ＤＣコンバータを示し、ＤＣ
−ＤＣコンバータ制御ＩＣ１は外部帰還電圧設定端子付
きであって、分圧抵抗Ｒ１、Ｒ２が外付けされている。
ＩＣ１は高利得エラーアンプ（ＣＯＭＰ）１０１を内蔵
し、エラーアンプ１０１は出力電圧Ｖout1をＲ１／（Ｒ
１＋Ｒ２）で分圧した電圧値と、基準電圧レギュレータ
（RefReg）１０２の出力電圧とを比較し、差を増幅す
る。ＯＳＣ１０３は電流センスコンパレータを内蔵し、
抵抗ＲscでＤＣ−ＤＣコンバータに流れる電流を検出
し、電流の最大値Ｉpkを検出してリミットをかける機能
を備えると共に、外付けコンデンサＣｔにより発振周波
数を可変可能にした充放電型発振器で信号ＰＷＢを発生
する。
【００３０】パルス幅変調ラッチ１０４は、エラーアン
プ１０１で出力電圧Ｖout1を比較して高利得増幅した結
果をＰＷＭ幅変調する。ＰＷＭ変調された波形は、トラ
ンジスタＴｒ1、Ｔｒ2からなるシングル・トーテン・ポ
ール出力段によりパワーＭＯＳＦＥＴ（Ｑ１）を直接ド
ライブし、入力電圧Ｖinである＋５．０ＶをＯＮ／ＯＦ
Ｆすることにより、トランスＴ１に、電磁界を発生させ
る。ダイオードＤ１は、ＭＯＳＦＥＴ（Ｑ１）がoffし
たときに、トランスＴ１に電流が流れ続けるためのもの
である。スイッチグされたエネルギは、コンデンサＣ１
で平滑され、Ｖout＝＋２．５Ｖとして出力されると共
に、先に説明した抵抗Ｒ１、Ｒ２を介してエラーアンプ
１０１に帰還される。
プ１０１で出力電圧Ｖout1を比較して高利得増幅した結
果をＰＷＭ幅変調する。ＰＷＭ変調された波形は、トラ
ンジスタＴｒ1、Ｔｒ2からなるシングル・トーテン・ポ
ール出力段によりパワーＭＯＳＦＥＴ（Ｑ１）を直接ド
ライブし、入力電圧Ｖinである＋５．０ＶをＯＮ／ＯＦ
Ｆすることにより、トランスＴ１に、電磁界を発生させ
る。ダイオードＤ１は、ＭＯＳＦＥＴ（Ｑ１）がoffし
たときに、トランスＴ１に電流が流れ続けるためのもの
である。スイッチグされたエネルギは、コンデンサＣ１
で平滑され、Ｖout＝＋２．５Ｖとして出力されると共
に、先に説明した抵抗Ｒ１、Ｒ２を介してエラーアンプ
１０１に帰還される。
【００３１】図１２は他の従来例として１出力−出力固
定型ＤＣ／ＤＣコンバータを示し、上記記載の分圧抵抗
Ｒ１、Ｒ２がＤＣ−ＤＣコンバータ制御ＩＣ１の内部に
構成されている。分圧抵抗Ｒ１，Ｒ２は、ＩＣ１の製造
時にレーザートリミング等の技術を使用して、１％以下
の高性能を作ることができ、且つＩＣ１内の温度上昇等
により出力電圧の温度環境による総合変動を緩和するこ
とができる。
定型ＤＣ／ＤＣコンバータを示し、上記記載の分圧抵抗
Ｒ１、Ｒ２がＤＣ−ＤＣコンバータ制御ＩＣ１の内部に
構成されている。分圧抵抗Ｒ１，Ｒ２は、ＩＣ１の製造
時にレーザートリミング等の技術を使用して、１％以下
の高性能を作ることができ、且つＩＣ１内の温度上昇等
により出力電圧の温度環境による総合変動を緩和するこ
とができる。
【００３２】＜第５の実施形態＞第５の実施形態につい
て図１３を参照して詳細に説明する。図１３に示すＤＣ
−ＤＣコンバータ制御ＩＣ１には、図１２に示す構成に
加えて分圧抵抗Ｒ３、Ｒ４と差動増幅器１０５が追加さ
れている。分圧抵抗Ｒ３、Ｒ４はレーザートリミングに
よりＲ３＝Ｒ４になるように構成され、出力電圧Ｖout1
をＲ４／（Ｒ３＋Ｒ４）で分圧した電圧値を差動増幅器
１０５の＋入力端子に印加する。差動増幅器１０５の出
力端子（出力電圧Ｖout2）は−入力端子に接続され、Ｖ
out2＝Ｖout1／２を得ることができる。このため、外部
の負荷特性に影響されることなく、Ｖout1＝＋２．５Ｖ
に対して１／２のＶout2＝＋１．２５Ｖを得ることがで
きる。
て図１３を参照して詳細に説明する。図１３に示すＤＣ
−ＤＣコンバータ制御ＩＣ１には、図１２に示す構成に
加えて分圧抵抗Ｒ３、Ｒ４と差動増幅器１０５が追加さ
れている。分圧抵抗Ｒ３、Ｒ４はレーザートリミングに
よりＲ３＝Ｒ４になるように構成され、出力電圧Ｖout1
をＲ４／（Ｒ３＋Ｒ４）で分圧した電圧値を差動増幅器
１０５の＋入力端子に印加する。差動増幅器１０５の出
力端子（出力電圧Ｖout2）は−入力端子に接続され、Ｖ
out2＝Ｖout1／２を得ることができる。このため、外部
の負荷特性に影響されることなく、Ｖout1＝＋２．５Ｖ
に対して１／２のＶout2＝＋１．２５Ｖを得ることがで
きる。
【００３３】＜第６の実施形態＞次に第６の実施形態に
ついて図１４を参照して詳細に説明する。図１４に示す
ＤＣ−ＤＣコンバータ制御ＩＣ１には、図１２に示す構
成に加えて分圧抵抗Ｒ３、Ｒ４と差動増幅器１０５が追
加され、さらにトランジスタＴr3とコンデンサＣ２が外
付けされている。コンデンサＣ２のコレクタには入力電
圧Ｖin＝＋５Ｖが印加され、ベースには差動増幅器１０
５の出力端子が接続されている。エミッタは差動増幅器
１０５の−入力端子に接続されるとともに、コンデンサ
Ｃ２を介して接地され、Ｖout2＝＋１．２５Ｖを出力す
る。
ついて図１４を参照して詳細に説明する。図１４に示す
ＤＣ−ＤＣコンバータ制御ＩＣ１には、図１２に示す構
成に加えて分圧抵抗Ｒ３、Ｒ４と差動増幅器１０５が追
加され、さらにトランジスタＴr3とコンデンサＣ２が外
付けされている。コンデンサＣ２のコレクタには入力電
圧Ｖin＝＋５Ｖが印加され、ベースには差動増幅器１０
５の出力端子が接続されている。エミッタは差動増幅器
１０５の−入力端子に接続されるとともに、コンデンサ
Ｃ２を介して接地され、Ｖout2＝＋１．２５Ｖを出力す
る。
【００３４】ここで、差動増幅器１０５によりバッファ
ーされた電圧は、外部との負荷と遮断されるが、差動増
幅器１０５の出力電圧は数百ｍＡと微少電流までしか供
給できない。しかしながら、負荷に必要な電流は回路構
成によりまちまちであり、全てを満足することはできな
い。図１４は、電流増幅を目的とした外部付けトランジ
スタＴr3が接続されているので、差動増幅器１０５の出
力端子をトランジスタＴr3のベースへ、トランジスタＴ
r3のエミッタを差動増幅器１０５のマイナス入力に接続
する構成にすることにより、トランジスタＴr3のエミッ
タ電圧Ｖout2をＶout1／２に帰還制御して電流を増幅す
ることができる。
ーされた電圧は、外部との負荷と遮断されるが、差動増
幅器１０５の出力電圧は数百ｍＡと微少電流までしか供
給できない。しかしながら、負荷に必要な電流は回路構
成によりまちまちであり、全てを満足することはできな
い。図１４は、電流増幅を目的とした外部付けトランジ
スタＴr3が接続されているので、差動増幅器１０５の出
力端子をトランジスタＴr3のベースへ、トランジスタＴ
r3のエミッタを差動増幅器１０５のマイナス入力に接続
する構成にすることにより、トランジスタＴr3のエミッ
タ電圧Ｖout2をＶout1／２に帰還制御して電流を増幅す
ることができる。
【００３５】＜第７の実施形態＞次に第７の実施形態に
ついて図１５を参照して詳細に説明する。図１５に示す
ＤＣ−ＤＣコンバータ制御ＩＣ１には、図１２に示す構
成に加えて分圧抵抗Ｒ３、Ｒ４と、差動増幅器１０５と
トランジスタＴr3が追加され、さらにコンデンサＣ２が
外付けされている。回路動作は第６の実施形態とほぼ同
じであるが、トランジスタＴr3が熱として消費する電圧
＝Ｖout1−Ｖout2を１．２５Ｖに落とすことができるの
で、効率を改善することが可能とする。
ついて図１５を参照して詳細に説明する。図１５に示す
ＤＣ−ＤＣコンバータ制御ＩＣ１には、図１２に示す構
成に加えて分圧抵抗Ｒ３、Ｒ４と、差動増幅器１０５と
トランジスタＴr3が追加され、さらにコンデンサＣ２が
外付けされている。回路動作は第６の実施形態とほぼ同
じであるが、トランジスタＴr3が熱として消費する電圧
＝Ｖout1−Ｖout2を１．２５Ｖに落とすことができるの
で、効率を改善することが可能とする。
【００３６】＜第８の実施形態＞次に第８の実施形態に
ついて図１６を参照して詳細に説明する。図１６に示す
ＤＣ−ＤＣコンバータ制御ＩＣ１には、図１２に示す構
成に加えて分圧抵抗Ｒ３、Ｒ４と、差動増幅器１０５と
トランジスタＴr3が追加されている。さらに、Ｖout1側
に示された実際の抵抗Ｒ５と負荷ＩＣ２の間が分圧抵抗
Ｒ１、Ｒ２に接続されている。また、トランジスタＴr3
のコレクタは平滑コンデンサＣ１の一端に接続され、Ｖ
out2側に示された実際の抵抗Ｒ６と負荷ＩＣ３の間が差
動増幅器１０５の−入力端子に接続されている。
ついて図１６を参照して詳細に説明する。図１６に示す
ＤＣ−ＤＣコンバータ制御ＩＣ１には、図１２に示す構
成に加えて分圧抵抗Ｒ３、Ｒ４と、差動増幅器１０５と
トランジスタＴr3が追加されている。さらに、Ｖout1側
に示された実際の抵抗Ｒ５と負荷ＩＣ２の間が分圧抵抗
Ｒ１、Ｒ２に接続されている。また、トランジスタＴr3
のコレクタは平滑コンデンサＣ１の一端に接続され、Ｖ
out2側に示された実際の抵抗Ｒ６と負荷ＩＣ３の間が差
動増幅器１０５の−入力端子に接続されている。
【００３７】第８の実施形態は第７の実施形態の構成よ
り、出力電圧Ｖout1、Ｖout2の精度を上げるために構成
されたものである。実際の負荷ＩＣ２は、基板上に構成
されたパターンや線材により供給されるため、負荷ＩＣ
２の負荷電流が大きくなると、上記のパターンや線材の
抵抗成分である抵抗Ｒ５による電圧降下を無視できなく
なる。また、トランジスタＴr3の負荷電流も同じことで
あり、平滑コンデンサＣ１により平滑された電圧Ｖout1
は、負荷ＩＣ２とトランジスタＴr3の負荷電流により、
それぞれの電圧降下が異なり、出力電圧Ｖout1は高精度
を維持することができなくなる。
り、出力電圧Ｖout1、Ｖout2の精度を上げるために構成
されたものである。実際の負荷ＩＣ２は、基板上に構成
されたパターンや線材により供給されるため、負荷ＩＣ
２の負荷電流が大きくなると、上記のパターンや線材の
抵抗成分である抵抗Ｒ５による電圧降下を無視できなく
なる。また、トランジスタＴr3の負荷電流も同じことで
あり、平滑コンデンサＣ１により平滑された電圧Ｖout1
は、負荷ＩＣ２とトランジスタＴr3の負荷電流により、
それぞれの電圧降下が異なり、出力電圧Ｖout1は高精度
を維持することができなくなる。
【００３８】そこで図１４に示すように、制御ＩＣ１に
内蔵されたＲ１，Ｒ２の帰還電圧を実際のＩＣ２の根本
より帰還させるための端子を設け、またトランジスタＴ
r3の電源電圧であるコレクタ用端子をＶout1の出力元で
あるコンデンサＣ１から接続できるように端子を設け、
更にトランジスタＴr3のバッファー用差動増幅器１０５
であるマイナス入力端子の帰還を負荷ＩＣ３の根本から
帰還する端子を設けることにより、高精度な出力電圧Ｖ
out1、Ｖout2を得ることができる。
内蔵されたＲ１，Ｒ２の帰還電圧を実際のＩＣ２の根本
より帰還させるための端子を設け、またトランジスタＴ
r3の電源電圧であるコレクタ用端子をＶout1の出力元で
あるコンデンサＣ１から接続できるように端子を設け、
更にトランジスタＴr3のバッファー用差動増幅器１０５
であるマイナス入力端子の帰還を負荷ＩＣ３の根本から
帰還する端子を設けることにより、高精度な出力電圧Ｖ
out1、Ｖout2を得ることができる。
【００３９】
【発明の効果】以上説明したように請求項１、９記載の
発明によれば、入力電圧を初段にてＤＣ−ＤＣコンバー
タを使用して降圧し、トランスの巻き線比により２：１
の電源電圧を出力するように構成しているので高効率化
でき、且つＤＣ−ＤＣコンバータを専用に備えず、Ｍ結
合により変換しているので低コスト化することができ
る。
発明によれば、入力電圧を初段にてＤＣ−ＤＣコンバー
タを使用して降圧し、トランスの巻き線比により２：１
の電源電圧を出力するように構成しているので高効率化
でき、且つＤＣ−ＤＣコンバータを専用に備えず、Ｍ結
合により変換しているので低コスト化することができ
る。
【００４０】請求項２、９に係る発明によれば、入力電
圧を初段にてＤＣ−ＤＣコンバータを使用して降圧し、
トランスの巻き線比とダイオードの降下電圧分により
２：１の電源電圧を出力するように構成しているので高
効率化でき、且つＤＣ−ＤＣコンバータを専用に備え
ず、Ｍ結合により変換しているので低コスト化すること
ができる。
圧を初段にてＤＣ−ＤＣコンバータを使用して降圧し、
トランスの巻き線比とダイオードの降下電圧分により
２：１の電源電圧を出力するように構成しているので高
効率化でき、且つＤＣ−ＤＣコンバータを専用に備え
ず、Ｍ結合により変換しているので低コスト化すること
ができる。
【００４１】請求項３、１０に係る発明によれば、入力
電圧を初段にてＤＣ−ＤＣコンバータを使用して降圧
し、トランスの巻き線比により９：７の電源電圧を出力
するように構成しているので高効率化でき、且つＤＣ−
ＤＣコンバータを専用に備えず、Ｍ結合により変換して
いるので低コスト化することができる。
電圧を初段にてＤＣ−ＤＣコンバータを使用して降圧
し、トランスの巻き線比により９：７の電源電圧を出力
するように構成しているので高効率化でき、且つＤＣ−
ＤＣコンバータを専用に備えず、Ｍ結合により変換して
いるので低コスト化することができる。
【００４２】請求項４、１０に係る発明によれば、入力
電圧を初段にてＤＣ−ＤＣコンバータを使用して降圧
し、トランスの巻き線比とダイオードの降下電圧分によ
り９：７の電源電圧を出力するように構成しているので
高効率化でき、且つＤＣ−ＤＣコンバータを専用に備え
ず、Ｍ結合により変換しているので低コスト化すること
ができる。
電圧を初段にてＤＣ−ＤＣコンバータを使用して降圧
し、トランスの巻き線比とダイオードの降下電圧分によ
り９：７の電源電圧を出力するように構成しているので
高効率化でき、且つＤＣ−ＤＣコンバータを専用に備え
ず、Ｍ結合により変換しているので低コスト化すること
ができる。
【００４３】請求項５、９、１０に係る発明によれば、
第１の出力電圧を制御ＩＣ内で分圧して第２の出力電圧
を生成するので、分圧抵抗をレーザートリミングするこ
とにより高精度の第２の出力電圧を得ることができる。
第１の出力電圧を制御ＩＣ内で分圧して第２の出力電圧
を生成するので、分圧抵抗をレーザートリミングするこ
とにより高精度の第２の出力電圧を得ることができる。
【００４４】請求項６、９、１０に係る発明によれば、
高精度、大電流の第２の出力電圧を得ることができる。
高精度、大電流の第２の出力電圧を得ることができる。
【００４５】請求項７、９、１０に係る発明によれば、
高精度、大電流の第２の出力電圧を得ることができると
ともに、トランジスタが熱として消費する電圧から第２
の出力電圧を生成することができ、効率を改善すること
ができる。
高精度、大電流の第２の出力電圧を得ることができると
ともに、トランジスタが熱として消費する電圧から第２
の出力電圧を生成することができ、効率を改善すること
ができる。
【００４６】請求項８、９、１０に係る発明によれば、
負荷の根本から差動増幅器に帰還するので、高精度の第
２の出力電圧を得ることができる。
負荷の根本から差動増幅器に帰還するので、高精度の第
２の出力電圧を得ることができる。
【図１】ＤＤＲ−ＳＤＲＡＭ規格の電源電圧を示す説明
図である。
図である。
【図２】ＤＲ−ＳＤＲＡＭ規格の電源電圧を示す説明図
である。
である。
【図３】本発明に係る安定化電源回路の一実施形態を示
す回路図である。
す回路図である。
【図４】図３のトランスを示す説明図である。
【図５】第２の実施形態の安定化電源回路を示す回路図
である。
である。
【図６】図５のトランスを示す説明図である。
【図７】第３の実施形態の安定化電源回路を示す回路図
である。
である。
【図８】図７のトランスを示す説明図である。
【図９】第４の実施形態の安定化電源回路を示す回路図
である。
である。
【図１０】図９のトランスを示す説明図である。
【図１１】従来の安定化電源回路を示す回路図である。
【図１２】他の従来の安定化電源回路を示す回路図であ
る。
る。
【図１３】第５の実施形態の安定化電源回路を示す回路
図である。
図である。
【図１４】第６の実施形態の安定化電源回路を示す回路
図である。
図である。
【図１５】第７の実施形態の安定化電源回路を示す回路
図である。
図である。
【図１６】第８の実施形態の安定化電源回路を示す回路
図である。
図である。
Ｑ１ ＭＯＳＦＥＴ Ｔ１ トランス Ｄ１，Ｄ２ 整流ダイオード Ｃ１，Ｃ２ 平滑コンデンサ １ 制御ＩＣ Ｒ３，Ｒ４ 分圧抵抗 １０５ 差動増幅器 ｔr3 トランジスタ
Claims (10)
- 【請求項１】 入力電源をスイッチングするスイッチン
グ素子と、 前記スイッチング素子によりスイッチングされた電源を
整流し、平滑化して第１の出力電圧を出力する第１の整
流ダイオード及び第１の平滑コンデンサと、 前記スイッチング素子によりスイッチングされた電源が
一次巻線に印加される出力トランスと、 前記出力トランスの二次巻線の出力を整流し、平滑化し
て第２の出力電圧を出力する第２の整流ダイオード及び
第２の平滑コンデンサとを備え、 前記出力トランスの一次巻線と二次巻線の比が２対１に
構成されていることを特徴とする安定化電源回路。 - 【請求項２】 入力電源をスイッチングするスイッチン
グ素子と、 前記スイッチング素子によりスイッチングされた電源を
整流し、平滑化して第１の出力電圧を出力する第１の整
流ダイオード及び第１の平滑コンデンサと、 前記スイッチング素子によりスイッチングされた電源が
一次巻線に印加される出力トランスと、 前記出力トランスの二次巻線の出力を整流し、平滑化し
て第２の出力電圧を出力する第２の整流ダイオード及び
第２の平滑コンデンサとを備え、 前記第１の出力電圧と第２の出力電圧の比が２対１にな
るように前記第２の整流ダイオードの降下電圧に応じて
前記出力トランスの一次巻線と二次巻線の比が構成され
ていることを特徴とする安定化電源回路。 - 【請求項３】 入力電源をスイッチングするスイッチン
グ素子と、 前記スイッチング素子によりスイッチングされた電源を
整流し、平滑化して第１の出力電圧を出力する第１の整
流ダイオード及び第１の平滑コンデンサと、 前記スイッチング素子によりスイッチングされた電源が
一次巻線に印加される出力トランスと、 前記出力トランスの二次巻線の出力を整流し、平滑化し
て第２の出力電圧を出力する第２の整流ダイオード及び
第２の平滑コンデンサとを備え、 前記出力トランスの一次巻線と二次巻線の比が９対７に
構成されていることを特徴とする安定化電源回路。 - 【請求項４】 入力電源をスイッチングするスイッチン
グ素子と、 前記スイッチング素子によりスイッチングされた電源を
整流し、平滑化して第１の出力電圧を出力する第１の整
流ダイオード及び第１の平滑コンデンサと、 前記スイッチング素子によりスイッチングされた電源が
一次巻線に印加される出力トランスと、 前記出力トランスの二次巻線の出力を整流し、平滑化し
て第２の出力電圧を出力する第２の整流ダイオード及び
第２の平滑コンデンサとを備え、 前記第１の出力電圧と第２の出力電圧の比が９対７にな
るように前記第２の整流ダイオードの降下電圧に応じて
前記出力トランスの一次巻線と二次巻線の比が構成され
ていることを特徴とする安定化電源回路。 - 【請求項５】 スイッチング信号を生成する制御ＩＣ
と、 入力電源を前記制御ＩＣにより生成されたスイッチング
信号でスイッチングするスイッチング素子と、 前記スイッチング素子によりスイッチングされた電源を
整流し、平滑化して第１の出力電圧を出力する整流ダイ
オード及び平滑コンデンサとを有し、 前記制御ＩＣは、前記第１の出力電圧を分圧する分圧抵
抗と、前記分圧抵抗により分圧された電圧を増幅して第
２の出力電圧として外部に出力する差動増幅器を備えて
いることを特徴とする安定化電源回路。 - 【請求項６】 前記差動増幅器から前記制御ＩＣの外部
に出力された第２の出力電圧の電流を増幅するトランジ
スタをさらに備えていることを特徴とする請求項５記載
の安定化電源回路。 - 【請求項７】 スイッチング信号を生成する制御ＩＣ
と、 入力電源を前記制御ＩＣにより生成されたスイッチング
信号でスイッチングするスイッチング素子と、 前記スイッチング素子によりスイッチングされた電源を
整流し、平滑化して第１の出力電圧を出力する整流ダイ
オード及び平滑コンデンサとを有し、 前記制御ＩＣは、前記第１の出力電圧を分圧する分圧抵
抗と、前記分圧抵抗により分圧された電圧を増幅して第
２の出力電圧として出力する差動増幅器と、前記差動増
幅器から出力された第２の出力電圧の電流を増幅するト
ランジスタをさらに備えていることを特徴とする安定化
電源回路。 - 【請求項８】 第２の出力電圧が印可される外部負荷か
ら電流を前記差動増幅器に帰還することを特徴とする請
求項５ないし７のいずれか１つに記載の安定化電源回
路。 - 【請求項９】 前記入力電源の電圧が＋５Ｖ、前記第１
の出力電圧と第２の出力電圧がそれぞれＳＳＴＬ−２規
格の＋２．５Ｖ、＋１．２５Ｖであることを特徴とする
請求項１、２、５ないし８のいずれか１つに記載の安定
化電源回路。 - 【請求項１０】 前記入力電源の電圧が＋５Ｖ、前記第
１の出力電圧と第２の出力電圧がそれぞれＤＲ−ＳＤＲ
ＡＭ規格の＋１．８Ｖ、＋１．４Ｖであることを特徴と
する請求項３、４ないし８のいずれか１つに記載の安定
化電源回路。
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