JP2006304429A - スイッチング電源回路 - Google Patents

Abstract

【課題】 待機モードにおいて、２次側における少なくとも１つの出力電圧を一定に維持しながら他の出力電圧を低下させることができるスイッチング電源回路を提供する。
【解決手段】 このスイッチング電源回路は、１次側巻線及び複数の２次側巻線を有するトランス２０と、駆動信号に従って１次側巻線に電流を流すスイッチング素子３０と、第１及び第２の２次側巻線に発生する電圧を整流する第１及び第２の整流回路５１、５５と、第１の整流回路の出力電圧を検出してフィードバック信号を生成する２次側検出回路６０と、第１の整流回路が通常モードにおいては第１の電圧を出力し待機モードにおいては第１の電圧よりも小さい第２の電圧を出力するように駆動信号を設定する１次側制御回路７０と、第２の整流回路から出力電圧が供給されていずれのモードにおいても定電圧を出力する定電圧出力回路９０とを具備する。
【選択図】 図１

Description

本発明は、一般に、インパクトプリンタ等の電子機器において用いられる電源回路に関し、特に、スイッチング動作によって昇圧又は降圧を行うスイッチング電源回路に関する。

近年においては、電子機器の小型軽量化に伴い、小型軽量で効率良く電力を取り出すことのできるスイッチング電源が広く使用されている。特に、インパクトプリンタにおいては、２次側において多種類の電圧出力を取り出すことのできるスイッチング電源が使用されることが多い。

インパクトプリンタの内部には、印字ヘッドを電磁的に駆動するプランジャのほか、パーソナルコンピュータ等との間のデータの送受信やプランジャの駆動制御等を行うための制御回路が含まれている。一般に、プランジャは４２Ｖ〜２４Ｖ程度の電圧で動作するが、制御回路は５Ｖ乃至３．３Ｖ程度の電圧で動作する。このような事情により、インパクトプリンタにおいては、２次側において複数の異なる電圧出力を取り出すことのできるスイッチング電源が用いられる。

ところで、電子機器の省エネルギー化の一環として、インパクトプリンタにおいても待機モードにおける消費電力の削減が求められている。複数の異なる電源電圧を用いるインパクトプリンタにおいては、５Ｖ程度の電圧で動作する制御回路系における電力を削減するよりも、高電圧で動作するプランジャ系における電力を削減することが効果的である。しかしながら、待機モードにおいて、プランジャ系の電源電圧を低下させるように、スイッチング電源の１次側においてスイッチング動作を行うスイッチング素子を制御すると、制御回路系の電源電圧も低下してしまうので、制御回路が正常に動作しなくなるという問題があった。

関連する技術として、下記の特許文献１には、画像形成装置の待機時における消費電力を低減することができる画像形成装置用電源が掲載されている。この画像形成装置用電源は、出力電圧を検出する検出回路と、検出された出力電圧を基準電圧と比較する比較回路と、比較回路による比較結果に基づいて出力電圧が一定となるようにＰＷＭ制御を行うＰＷＭ制御回路と、そのＰＷＭ制御回路の出力により駆動されるトランスとを備え、そのトランスの２次側に、定電圧出力される制御用出力、および従属出力される駆動用出力の複数出力を持つ構成にした画像形成装置用電源において、画像形成動作終了後から所定時間が経過したときに、画像形成装置の制御部からの省エネルギー信号に基づき、基準電圧変更手段から出力された基準電圧変更信号により比較回路の制御用出力電圧の基準電圧を変更して、制御用出力電圧および駆動用出力電圧を画像形成動作時の定格出力電圧より低く出力するようにし、復帰時には、画像形成装置の制御部からの省エネルギー信号に基づき、基準電圧変更手段から出力された基準電圧変更信号により比較回路の基準電圧を変更し、制御用出力電圧および駆動用出力電圧として画像形成動作時の定格出力電圧を出力する構成にしたことを特徴とする。

この画像形成装置用電源によれば、画像形成装置の待機時における駆動用出力電圧を画像形成装置の動作時における駆動用出力電圧より低くすることにより、消費電力を低減することができる。しかしながら、この画像形成装置用電源では、画像形成装置の待機時において、駆動用出力電圧を低くするためには制御用出力電圧を低くする必要がある。ここで、画像形成装置の制御回路内の全てのＩＣ、素子等が低い電圧でも動作可能であれば良いが、画像形成装置の制御回路内のいずれかのＩＣ等が低い電圧では動作不能である場合には、画像形成装置が正常に動作できないこととなる。

また、下記の特許文献２には、同じ巻数の二次巻線から任意の出力電圧を取り出すことができる多出力スイッチング電源装置が掲載されている。この多出力スイッチング電源装置は、トランスの一次巻線に入力電圧を断続的に印加する主スイッチング素子と、トランスの二次巻線に誘起される電圧を整流平滑する降圧出力回路とを備え、各々の降圧出力回路から二次巻線の誘起電圧よりも低い出力電圧を個別に取り出す多出力スイッチング電源装置において、二次巻線の誘起電圧よりも高い出力電圧を取り出せる昇圧出力回路を、降圧出力回路の代わりに設けたことを特徴とする。しかしながら、この多出力スイッチング電源装置は、負荷装置の待機時において消費電力を低減することができるものではない。

特開２００２−１９９７２９号公報（第２、３頁、図１） 特開２００５−７３４０２号公報（第２、３頁、図１）

そこで、上記の点に鑑み、本発明は、待機モードにおいて、２次側における複数の出力電圧の内の少なくとも１つの出力電圧を一定に維持しながら他の出力電圧を低下させることができるスイッチング電源回路を提供することを目的とする。

上記課題を解決するため、本発明に係るスイッチング電源回路は、１次側巻線及び複数の２次側巻線を有するトランスと、トランスの１次側巻線に直列に接続され、パルス状の駆動信号に従ってトランスの１次側巻線に電流を流すスイッチング素子と、トランスの第１の２次側巻線に発生する電圧を整流する第１の整流回路と、トランスの第２の２次側巻線に発生する電圧を整流する第２の整流回路と、第１の整流回路から出力される電圧を検出してフィードバック信号を生成する２次側検出回路と、通常動作モードと待機モードとの内のいずれかを表す待機制御信号に従って、通常動作モードにおいては、第１の整流回路が第１の電圧を出力するようにフィードバック信号に基づいて駆動信号のパルス幅を設定し、待機モードにおいては、第１の整流回路が第１の電圧よりも小さい第２の電圧を出力するようにフィードバック信号に基づいて駆動信号のパルス幅を設定する１次側制御回路と、第２の整流回路から出力される電圧が供給され、通常動作モードと待機モードとにおいて所定の定電圧を出力するように動作する定電圧出力回路とを具備する。

本発明によれば、通常動作モードと待機モードとにおいて所定の定電圧を出力するように動作する定電圧出力回路を設けたことにより、待機モードにおいて、２次側における複数の出力電圧の内の少なくとも１つの出力電圧を一定に維持しながら他の出力電圧を低下させることができる。これにより、消費電力の低減を図るとともに、負荷装置の制御回路等の正常動作を維持することが可能となる。

以下に、本発明を実施するための最良の形態について、図面を参照しながら詳しく説明する。なお、同一の構成要素には同一の参照番号を付して、説明を省略する。
図１は、本発明の第１の実施形態に係るスイッチング電源回路の構成を示す図である。このスイッチング電源回路は、交流電圧の入力端子１及び２に接続された整流平滑回路１０と、１次側の交流電圧を昇圧又は降圧して２次側に出力するトランス２０と、トランスの１次側巻線２１に直列に接続され、パルス状の駆動信号に従ってトランスの１次側巻線に電流を流すスイッチング素子３０とを有している。

さらに、このスイッチング電源回路は、トランスの第１の２次側巻線２２に発生する電圧を半波整流するダイオード５１及び整流された電圧を平滑するコンデンサ５２と、コンデンサ５２の両端における整流及び平滑された電圧を検出して光信号（フィードバック信号）を生成する２次側検出回路６０と、トランスの第２の２次側巻線２５に発生する電圧を半波整流するダイオード５５及び整流された電圧を平滑するコンデンサ５６と、コンデンサ５６の両端における整流及び平滑された電圧を一定の電圧に変換して出力する定電圧出力回路９０と、フィードバック信号及び待機制御信号（省エネ信号）に基づいて駆動信号におけるパルス幅を設定することにより、トランスの１次側巻線２１に流れる電流を制御する１次側制御回路７０とを有している。

なお、整流用のダイオード５１、５５に替えて、同期整流を行うためのＭＯＳＦＥＴを用いるようにしても良い。また、待機制御信号は、外部から供給されるようにしても良いし、スイッチング電源回路内で生成するようにしても良い。

整流平滑回路１０は、例えば、ダイオードブリッジとコンデンサとを含んでおり、入力端子１と入力端子２との間に印加される交流電圧をダイオードブリッジによって全波整流し、コンデンサによって平滑する。

トランス２０は、磁性体のコア２４と、コア２４に回巻された１次側巻線２１、第１及び第２の２次側巻線２２、２５、補助巻線２３とを有している。１次側巻線２１の巻数をＮ０とし、第１の２次側巻線２２の巻数をＮ１とすると、損失がないとした場合に、１次側と２次側との間の昇圧比は、Ｎ１／Ｎ０となる。同様に、第２の２次側巻線２５の巻数をＮ２とすると、損失がないとした場合に、１次側と２次側との間の昇圧比は、Ｎ２／Ｎ０となる。また、補助巻線２３は、１次側制御回路７０に電源電圧を供給するために使用される。なお、トランス２０に付されたドットの記号は、巻線の極性を示している。

本実施形態においては、スイッチング電源回路の負荷装置がインパクトプリンタであるものとし、第１の２次側電圧がインパクトプリンタ内のヘッドを動作させるためのソレノイド等に供給されるものとし、第２の２次側電圧がインパクトプリンタ内の制御回路に供給されるものとする。

また、待機制御信号（省エネ信号）は、このインパクトプリンタから供給され、ローレベルの場合にはインパクトプリンタが通常動作モードにあることを表し、ハイレベルの場合にはインパクトプリンタが待機モードにあることを表している。

インパクトプリンタ内のプランジャは、通常動作モードにおいては、印字ヘッドを駆動するために４２Ｖの電圧を必要とするものとし、待機モードにおいては、印字ヘッドを固定するために２０Ｖの電圧を必要とするものとする。また、インパクトプリンタ内の制御回路は、通常動作モード・待機モードのいずれにおいても、５Ｖの電圧を必要とするものとする。

従って、本実施形態に係るスイッチング電源は、待機制御信号（省エネ信号）がローレベル（インパクトプリンタが通常動作モード）の場合には、第１の２次側出力電圧を４２Ｖとして出力し、待機制御信号（省エネ信号）がハイレベル（インパクトプリンタが待機モード）の場合には、第１の２次側出力電圧を２０Ｖとして出力する。また、本実施形態に係るスイッチング電源は、待機制御信号（省エネ信号）がローレベル、ハイレベルのいずれの場合であっても、第２の２次側出力電圧（Ｖ_ＯＵＴ２とする）を５Ｖとして出力する。

すなわち、待機制御信号（省エネ信号）がローレベルの場合において第１の２次側巻線２２に生ずる誘起電圧を整流して得られる直流電圧をＶ_{１＿ＮＯＲＭＡＬ}、待機制御信号（省エネ信号）がハイレベルの場合において第１の２次側巻線２２に生ずる誘起電圧を整流して得られる直流電圧をＶ_{１＿ＳＴＤＢＹ}とすると、次のようになる。
Ｖ_{１＿ＮＯＲＭＡＬ}＝４２〔Ｖ〕 ・・・（１）
Ｖ_{１＿ＳＴＤＢＹ}＝２０〔Ｖ〕 ・・・（２）

先に説明したように、第２の２次側巻線２５に生ずる誘起電圧は、巻数比によって定まる。従って、待機制御信号（省エネ信号）がローレベル（インパクトプリンタが通常動作モード）の場合における第２の２次側巻線２５の誘起電圧を整流して得られる直流電圧が２０Ｖであるとすると、待機制御信号（省エネ信号）がハイレベル（インパクトプリンタが待機モード）の場合における第２の２次側巻線２５の誘起電圧を整流して得られる直流電圧は、約１０Ｖとなる。

すなわち、待機制御信号（省エネ信号）がローレベルの場合において第２の２次側巻線２５に生ずる誘起電圧を整流して得られる直流電圧をＶ_{２＿ＮＯＲＭＡＬ}、待機制御信号（省エネ信号）がハイレベルの場合において第２の２次側巻線２５に生ずる誘起電圧を整流して得られる直流電圧をＶ_{２＿ＳＴＤＢＹ}とすると、次のようになる。
Ｖ_{２＿ＮＯＲＭＡＬ}＝２０〔Ｖ〕 ・・・（３）
Ｖ_{２＿ＳＴＤＢＹ}＝１０〔Ｖ〕 ・・・（４）

また、Ｖ_{１＿ＳＴＤＢＹ}とＶ_{１＿ＮＯＲＭＡＬ}との比、及び、Ｖ_{２＿ＳＴＤＢＹ}とＶ_{２＿ＮＯＲＭＡＬ}との比の値をＫ_１とすると、次のようになる。

また、Ｖ_{１＿ＳＴＤＢＹ}とＶ_{２＿ＳＴＤＢＹ}との比、及び、Ｖ_{１＿ＮＯＲＭＡＬ}とＶ_{２＿ＮＯＲＭＡＬ}との比の値をＫ_２とすると、次のようになる。

なお、巻線比によっては、待機制御信号（省エネ信号）がローレベル、ハイレベルのいずれの場合においても、第２の２次側巻線２５に生ずる誘起電圧が５Ｖより低くなる場合があり得る。この場合、定電圧出力回路９０は昇圧を行う回路となるが、これについては、後に説明する。

一般に、スイッチング電源において、トランスの１次側から２次側への電力伝達方式としては、スイッチング素子がオンした時に１次側から２次側に電力を伝達するフォワード方式と、スイッチング素子がオフした時に１次側から２次側に電力を伝達するフライバック方式とがある。また、複数のスイッチング素子を使用する方式としては、ブリッジ駆動方式等の各種の方式が存在する。本発明は、いずれの方式にも適用可能であるが、以下においては、フライバック方式を例にとって説明する。

図１に示すようなフライバック型のスイッチング電源においては、トランスの１次側巻線２１と第１及び第２の２次側巻線２２、２５とが逆極性の関係となっており、スイッチング素子がオンしている間は、トランス２０の１次側電流は増加するが、トランス２０の２次側においてはダイオードで逆バイアスされているので２次側電流は流れない。トランス２０は、スイッチング素子がオンしている時に、コア２４にエネルギーを蓄える。

次に、スイッチング素子がオフすると、磁場が電流を維持しようとするので、トランス２０の電圧極性が反転して、トランス２０の２次側において電流が流れる。トランス２０の第１の２次側電流は、直列接続されたダイオード５１を介してコンデンサ５２に充電されることにより、出力端子３と出力端子４との間に直流出力電圧（ここでは、４２Ｖ又は２０Ｖ）を発生させる。同様に、トランス２０の第２の２次側電流は、直列接続されたダイオード５５を介してコンデンサ５６に充電される。そして、定電圧回路９０が、出力端子５と出力端子６との間に一定の直流出力電圧（ここでは、５Ｖ）を発生させる。

図２は、図１に示すスイッチング素子及び１次側制御回路の構成を詳しく示す図である。
本実施形態においては、図１に示すスイッチング素子３０として、ＮチャネルＭＯＳＦＥＴ３１が用いられる。ＭＯＳＦＥＴ３１は、トランスの１次側巻線２１に接続されたドレインと、整流平滑回路１０に接続されたソースと、駆動信号が印加されるゲートとを有している。

トランスの１次側巻線２１とＭＯＳＦＥＴ３１のドレイン・ソース経路とは直列に接続され、整流平滑回路１０において交流電圧を整流及び平滑することにより得られた電圧が、これらの直列回路に供給される。ＭＯＳＦＥＴ３１は、ゲートに印加されるパルス状の駆動信号に従って、トランスの１次側巻線２１に電流を流す。

１次側制御回路７０は、設定電圧を生成する設定電圧生成回路７１と、設定電圧及び待機制御信号（省エネ信号）に基づいてパルス信号を出力するＰＷＭ（pulse width modulation）制御回路７２と、ＰＷＭ制御回路７２から出力されるパルス信号に基づいてＭＯＳＦＥＴ３１のゲートを駆動するゲートドライバ７３とを含んでいる。

図１に示す２次側検出回路６０の検出結果は、光信号（フィードバック信号）として設定電圧生成回路７１に伝送される。これにより、トランス２０の１次側と２次側との間でアイソレーションを保ちながら、２次側検出回路６０の検出結果を１次側の設定電圧生成回路７１に伝送することができる。設定電圧生成回路７１は、光信号（フィードバック信号）に基づいて設定電圧を生成する。

図３は、図１に示す２次側検出回路と図２に示す設定電圧生成回路の構成例を示す回路図である。この例において、２次側検出回路６０は、コンデンサ５２の両端間に接続された抵抗６１と発光ダイオード６２とシャントレギュレータ６３との直列接続回路と、コンデンサ５２の両端に発生する電圧を分圧するための抵抗６４及び６５とを有している。抵抗６４及び６５によって分圧された電圧は、シャントレギュレータ６３に印加される。これにより、２次側電圧が所定の電圧を超えると発光ダイオード６２に電流が流れるようになっており、発光ダイオード６２が電流の大きさに応じた強度で発光して光信号を生成する。

設定電圧生成回路７１は、トランスの補助巻線２３に発生する電圧を整流するダイオード８１と、ダイオード８１によって整流された電圧を平滑するコンデンサ８２と、コンデンサ８２によって平滑された電源電圧Ｖ_ＣＣ１がコレクタに印加されるフォトトランジスタ８３と、抵抗８４〜８６と、オペアンプ８７とを有している。

フォトトランジスタ８３は、発光ダイオード６２によって生成された光信号を受けて、その強度に応じた信号をエミッタから出力する。フォトトランジスタ８３のエミッタから出力された信号は、抵抗８４及び８５によって分圧され、オペアンプ８７に入力される。

オペアンプ８７の非反転入力端子には制御電圧Ｖ_Ｃが印加され、反転入力端子には負帰還用の抵抗８６が接続されており、これらに基づいて設定電圧が出力される。２次側の負荷が軽い状態においては、２次側の電圧が上昇するので設定電圧が下降し、２次側の負荷が重い状態においては、２次側の電圧が下降するので設定電圧が上昇する。

再び図２を参照すると、ＰＷＭ制御回路７２は、待機制御信号（省エネ信号）がローレベル（インパクトプリンタが通常動作モード）の場合には、フィードバック信号に基づいて、第１の２次側電圧が４２Ｖで安定するようにパルス信号を出力する。また、ＰＷＭ制御回路７２は、待機制御信号（省エネ信号）がハイレベル（インパクトプリンタが待機モード）の場合には、フィードバック信号に基づいて、第１の２次側電圧が２０Ｖで安定するようにパルス信号を出力する。ゲートドライバ７３は、ＰＷＭ制御回路７２から供給されるパルス信号に基づいてＭＯＳＦＥＴ３１のゲートに駆動信号を供給する。

このように、第１の２次側出力電圧が１次側制御回路７０にフィードバックされることにより、待機制御信号（省エネ信号）がローレベルの場合には、第１の２次側出力電圧Ｖ_{１＿ＮＯＲＭＡＬ}が４２Ｖに維持される。このとき、先に説明したように、第２の２次側巻線２５に生ずる誘起電圧Ｖ_{２＿ＮＯＲＭＡＬ}は、２０Ｖになる。

また、待機制御信号（省エネ信号）がハイレベルの場合には、第１の２次側出力電圧Ｖ_{１＿ＳＴＤＢＹ}が２０Ｖに維持される。このとき、先に説明したように、第２の２次側巻線２５に生ずる誘起電圧Ｖ_{２＿ＳＴＤＢＹ}は、約１０Ｖになる。

図４は、図１に示す定電圧出力回路の構成例を示す回路図である。図４に示す定電圧出力回路９１は、ツェナーダイオード１４１と、抵抗１４２とを有している。ツェナーダイオード１４１のアノードは、コンデンサ５６の低電位側の端子に接続され、カソードは、電流制限用の抵抗１４２を介してコンデンサ５６の高電位側の端子に接続されている。

定電圧出力回路９１の出力電圧は、ツェナーダイオード１４１の降伏電圧に等しい。従って、この定電圧出力回路９１においては、降伏電圧が５Ｖであるツェナーダイオードを用いれば良いこととなる。

このように、定電圧出力回路９１によれば、第２の２次側巻線２５に生ずる誘起電圧がＶ_{２＿ＮＯＲＭＡＬ}、Ｖ_{２＿ＳＴＤＢＹ}のいずれであっても、この誘起電圧を降圧して、第２の２次側出力電圧を５Ｖとすることができる。

なお、待機制御信号（省エネ信号）がローレベルの場合における定電圧出力回路９１の降圧量Ｖ_{ｍ＿ＮＯＲＭＡＬ}は、次のようになる。
Ｖ_{ｍ＿ＮＯＲＭＡＬ}＝Ｖ_{２＿ＮＯＲＭＡＬ}―Ｖ_ＯＵＴ２
＝２０−５＝１５〔Ｖ〕 ・・・（７）

また、待機制御信号（省エネ信号）がハイレベルの場合における定電圧出力回路９１の降圧量Ｖ_{ｍ＿ＳＴＤＢＹ}は、次のようになる。
Ｖ_{ｍ＿ＳＴＤＢＹ}＝Ｖ_{２＿ＮＯＲＭＡＬ}・Ｋ_１―Ｖ_ＯＵＴ２
≒２０×０．５−５＝５〔Ｖ〕 ・・・（８）

すなわち、定電圧出力回路９１は、待機制御信号（省エネ信号）がローレベルの場合には、１５Ｖ分の電圧降圧を行い、待機制御信号（省エネ信号）がハイレベルの場合には、約５Ｖ分の電圧降圧を行う。

なお、ツェナーダイオード１４１に代えて、シャントレギュレータを用いるようにしても良い。図５に示す定電圧出力回路９２は、抵抗１４２と、シャントレギュレータ１４３と、出力電圧を分圧するための抵抗１４４及び１４５とを有している。抵抗１４４及び１４５によって分圧された電圧は、シャントレギュレータ１４３に印加される。この定電圧出力回路９２においても、上記した式（７）及び（８）が成立する。

また、出力電流がある程度必要な場合には、図６に示す定電圧出力回路を用いるようにしても良い。図６に示す定電圧出力回路９３は、ツェナーダイオード１４１と、抵抗１４２と、ツェナーダイオード１４１の降伏電圧がベースに印加されるＮＰＮトランジスタ１４６とを有している。この定電圧出力回路９３の出力電圧は、ツェナーダイオード１４１の降伏電圧からトランジスタ１４６のベース・エミッタ間電圧Ｖ_ＢＥを減じた電圧となる。従って、５Ｖにトランジスタ１４６のベース・エミッタ間電圧Ｖ_ＢＥを加えた降伏電圧を有するツェナーダイオードを用いれば良い。この定電圧出力回路９３においても、上記した式（７）及び（８）が成立する。

図７は、図１に示す定電圧出力回路の他の例を示す図である。図７に示す定電圧出力回路９４は、降圧チョッパ回路１５０と、降圧チョッパ回路１５０を制御するためのチョッパ制御回路１６０と、コンデンサ５６の両端間の電圧が５Ｖ以上の場合にチョッパ制御回路１６０を駆動させるための電圧監視回路１７０と、昇圧チョッパ回路１００の出力電圧を整流及び平滑するためのコンデンサ５７とを有している。

降圧チョッパ回路１５０は、ＮチャネルＭＯＳＦＥＴ１５１と、ダイオード１５２と、チョークコイル１５３とを有する。ＭＯＳＦＥＴ１５１のドレインは、コンデンサ５６の一端（高電位側）に接続されており、ソースは、ダイオード１５２のカソード及びチョークコイル１５３の一端に接続されており、ゲートには、チョッパ制御回路１６０からパルス状の駆動信号が供給される。

ダイオード１５２のアノードは、コンデンサ５６の他端（低電位側）に接続されている。チョークコイル１５３の他端は、平滑及び整流用のコンデンサ５７に接続されている。
コンデンサ５６の一端（高電位側）の電圧が所定の電圧より高い場合に、電圧監視回路１７０は、高電圧検知信号をチョッパ制御回路１６０に出力し、チョッパ制御回路１６０は、ＭＯＳＦＥＴ１５１にスイッチング動作を行わせるための駆動信号を供給する。ＭＯＳＦＥＴ１５１のスイッチング動作により、コンデンサ５６の両端電圧が降圧されて出力端子５及び６に供給される。この定電圧出力回路９４においても、上記した式（７）及び（８）が成立する。

以上においては、待機制御信号（省エネ信号）がローレベル、ハイレベルのいずれの場合においても第２の２次側巻線２５に生ずる誘起電圧が５Ｖより高くなる場合について説明したが、次に、待機制御信号（省エネ信号）がローレベル、ハイレベルのいずれの場合においても第２の２次側巻線２５に生ずる誘起電圧が５Ｖより低くなる場合について説明する。

以下においては、待機制御信号（省エネ信号）がローレベルの場合における第２の２次側巻線２５の誘起電圧を４Ｖ、待機制御信号（省エネ信号）がハイレベルの場合における第２の２次側巻線２５の誘起電圧を２Ｖとする。

すなわち、待機制御信号（省エネ信号）がローレベルの場合において第２の２次側巻線２５に生ずる誘起電圧をＶ_{２＿ＮＯＲＭＡＬ}、待機制御信号（省エネ信号）がハイレベルの場合において第２の２次側巻線２５に生ずる誘起電圧をＶ_{２＿ＳＴＤＢＹ}とすると、次のようになっている。
Ｖ_{２＿ＮＯＲＭＡＬ}＝４〔Ｖ〕 ・・・（９）
Ｖ_{２＿ＳＴＤＢＹ}＝２〔Ｖ〕 ・・・（１０）

図８は、図１に示す定電圧出力回路の一例としての定電圧出力回路９５を示す図である。この定電圧出力回路９５は、昇圧チョッパ回路１００と、昇圧チョッパ回路１００を制御するためのチョッパ制御回路１１０と、コンデンサ５６の両端間の電圧が５Ｖ以下の場合に昇圧チョッパ回路１００の制御をチョッパ制御回路１１０に行わせるための電圧監視回路１３０と、昇圧チョッパ回路１００の出力電圧を平滑するためのコンデンサ５７とを有している。

昇圧チョッパ回路１００は、チョークコイル１０１と、ＮチャネルＭＯＳＦＥＴ１０２と、ダイオード１０３とを有する。チョークコイル１０１の一端は、コンデンサ５６の一端（高電位側）に接続されており、他端は、ＭＯＳＦＥＴ１０２のドレイン及びダイオード１０３のアノードに接続されている。ダイオード１０３のカソードは、出力端子５に接続されている。ＭＯＳＦＥＴ１０２のソースは、コンデンサ５６の他端（低電位側）及び出力端子６に接続されており、ＭＯＳＦＥＴ１０２のゲートには、チョッパ制御回路１１０からパルス状の駆動信号が供給される。

チョッパ制御回路１１０は、ダイオード１１１と、抵抗１１２、１１６、１１７と、パルス発生回路１１３と、反転ノコギリ波発生回路１１４と、比較器１１５と、引算器１１８と、ＡＮＤ回路１１９と、バッファ１２０とを有している。

ダイオード１１１と抵抗１１２は、第２の２次側巻線２５の端部（ドットと反対側）と低電位側の電源電位Ｖ_ＥＥ２との間に直列に接続されており、ダイオード１１１によって整形された電圧が、パルス発生回路１１３に供給される。パルス発生回路１１３は、この電圧に同期した矩形波を発生して、反転ノコギリ波発生回路１１４及び引算器１１８の一方の入力端に供給する。

反転ノコギリ波発生回路１１４は、パルス発生回路１１３からの矩形波が立ち上がると電圧レベルがランプ状に下降し、矩形波が立ち下がると電圧レベルがランプ状に上昇する反転ノコギリ波を発生し、比較器１１５の反転入力端子に供給する。比較器１１５の非反転入力端子には、第２の２次側出力電圧を抵抗１１６及び１１７によって分圧した電圧（以下、「分圧電圧」という）が供給される。比較器１１５の出力電圧は、引算器１１８の他方の入力端子に供給される。

引算器１１８は、パルス発生回路１１３の出力がハイレベル且つ比較器１１５の出力がハイレベルのときに、ハイレベルの信号をＡＮＤ回路１１９の一方の入力端子に供給する。ＡＮＤ回路１１９の他方の入力端子には、低電圧監視回路１３０の出力信号が供給される。ＡＮＤ回路１１９の出力信号は、バッファ回路１２０に供給される。

電圧監視回路１３０は、コンデンサ５６の一端（高電位側）の電圧と参照電圧Ｖ_ＲＥＦ３とを比較する比較器１３１を有している。比較器１３１は、コンデンサ５６の一端（高電位側）の電圧が参照電圧Ｖ_ＲＥＦ３より低い場合に、ハイレベルの信号をチョッパ制御回路１１０内のＡＮＤ回路１１９の他方の入力端子に供給する。これにより、コンデンサ５６の一端（高電位側）の電圧が参照電圧Ｖ_ＲＥＦ３より低い場合にのみ、チョッパ制御回路１１０内の引算器１１８の出力信号が、ＡＮＤ回路１１９及びバッファ回路１２０を介して昇圧チョッパ回路１００に供給される。

次に、図８に示す定電圧回路の動作について、図９を参照しながら説明する。図９は、図８に示す定電圧回路の動作を説明するための波形図である。
１次側のスイッチング素子３０がオフしたときに、第２の２次側巻線２５の一端（ドットと反対側）に、正極性の誘起電圧Ｖ_ｔａｐが発生する（図９（ａ）参照）。この誘起電圧の立ち上がりよりも僅かに早く、パルス発生回路１１３の出力電圧が立ち上がる（図９（ｂ）参照）。なお、誘起電圧の立ち上がりと同時に、パルス発生回路１１３の出力電圧が立ち上がるようにしてもよい。このパルス発生回路１１３の出力電圧の立ち上がりを受けて、反転ノコギリ波発生回路１１４の出力電圧は、ランプ状に下降する（図９（ｃ）中の実線参照）。

コンパレータ１１５は、反転ノコギリ波発生回路１１４の出力電圧と分圧電圧（図９（ｃ）中の一点鎖線参照）とを比較する。誘起電圧の立ち上がり直後においては、ノコギリ波発生回路１１４の出力電圧が分圧電圧よりも高いため、コンパレータ１１５の出力電圧はローレベルとなり（図９（ｄ）参照）、引算器１１８の出力電圧はハイレベルとなる（図９（ｅ）参照）。

従って、昇圧チョッパ回路１００内のＭＯＳＦＥＴ１０２のゲートにはハイレベルの信号が供給され、ＭＯＳＦＥＴ１０２はオン状態になる。ＭＯＳＦＥＴ１０２がオン状態になると、第２の２次側巻線２５〜チョークコイル１０１〜ＭＯＳＦＥＴ１０２〜第２の２次側巻線２５という閉ループが形成され、チョークコイル１０１に流れる電流が増加して、チョークコイル１０１により大きい磁気エネルギーが蓄えられる。

なお、ＭＯＳＦＥＴ１０２がオン状態になっている間は、出力平滑用のコンデンサ９１からチョークコイル１０１やＭＯＳＦＥＴ１０２への電流が、ダイオード１０３によって阻止される。

第２の２次側巻線２５の一端（ドットと反対側）に正極性の誘起電圧が発生している期間中に、反転ノコギリ波発生回路１１４の出力電圧が分圧電圧よりも低くなると、比較器１１５の出力電圧がハイレベルになる。これにより、引算器１１８の出力電圧がローレベルになり、ＭＯＳＦＥＴ１０２はオフ状態になる。ＭＯＳＦＥＴ１０２がオフ状態になると、チョークコイル１０１の両端間にはそれまで蓄えられた磁気エネルギーによる起電力が発生し、ＭＯＳＦＥＴ１０２のドレイン〜ソース間には、第２の２次側巻線２５の誘起電圧Ｖ_ｔａｐにチョークコイル１０１のフライバック電圧Ｖ_{ｆｌｙｂｕｃｋ}を加えた電圧が発生する。すなわち、出力端子５と出力端子６との間に発生する第２の２次側出力電圧は、（Ｖ_ｔａｐ＋Ｖ_{ｆｌｙｂｕｃｋ}）とほぼ等しくなる。

その後、１次側のスイッチング素子３０がオンすると、第２の２次側巻線２５の一端（ドットと反対側）を負極性とする誘起電圧が発生して、ダイオード５５はオフ状態となる。このとき、パルス発生回路１１３の出力電圧は、第２の２次側巻線２５の誘起電圧が立ち下がるよりも僅かに遅く、ローレベルとなる。なお、パルス発生回路１１３の出力電圧が、第２の２次側巻線２５の誘起電圧の立ち下がりと同時に立ち下がるようにしても良い。このパルス発生回路１１３の出力電圧の立ち下がりを受けて、反転ノコギリ波発生回路１１４の出力電圧は、ランプ状に上昇する。

このとき、コンパレータ１１５の出力電圧は引き続きハイレベルのままであるが、パルス発生回路１１３の出力電圧がローレベルになっているため、引算器１１８の出力電圧は引き続きローレベルとなる。この場合、ＭＯＳＦＥＴ１０２のドレイン〜ソース間には電圧が発生しない。

やがて、第２の２次側巻線２５の一端（ドットと反対側）を正極性とする誘起電圧が発生する期間が近づき、パルス発生回路１１３の出力電圧がハイレベルになると、ＭＯＳＦＥＴ１０２がオン状態になり、上記した動作を繰り返す。

このように、定電圧出力回路９５によれば、第２の２次側巻線２５に生ずる誘起電圧がＶ_{２＿ＮＯＲＭＡＬ}（ここでは、４Ｖ）、Ｖ_{２＿ＳＴＤＢＹ}（ここでは、２Ｖ）のいずれであっても、この誘起電圧を昇圧して、第２の２次側出力電圧を５Ｖに維持することができる。

なお、制御信号（省エネ信号）がローレベルの場合における定電圧出力回路９５の昇圧量Ｖ_{ｍ＿ＮＯＲＭＡＬ}は、次のようになる。
Ｖ_{ｍ＿ＮＯＲＭＡＬ}＝Ｖ_ＯＵＴ２−Ｖ_{２＿ＮＯＲＭＡＬ}
＝５−４＝１〔Ｖ〕 ・・・（１１）

また、制御信号（省エネ信号）がハイレベルの場合における定電圧出力回路９１の昇圧量Ｖ_{ｍ＿ＳＴＤＢＹ}は、次のようになる。
Ｖ_{ｍ＿ＳＴＤＢＹ}＝Ｖ_ＯＵＴ２−Ｖ_{２＿ＮＯＲＭＡＬ}・Ｋ_１
≒５−４×０．５＝３〔Ｖ〕 ・・・（１２）

すなわち、定電圧出力回路９５は、制御信号（省エネ信号）がローレベルの場合には、１Ｖ分の昇圧を行い、制御信号（省エネ信号）がハイレベルの場合には、３Ｖ分の昇圧を行うことになる。

次に、本発明の第２の実施形態について説明する。図１０は、本発明の第２の実施形態に係るスイッチング電源回路の構成を示す図である。図１０に示すように、このスイッチング電源は、先に説明した第１の実施形態に係るスイッチング電源において、待機制御信号（省エネ信号）を生成する待機制御信号生成回路１４０を更に具備したものである。

待機制御信号生成回路１４０は、整流平滑回路１０の出力間に接続されたコンデンサ１４１と、リップル検出回路１４２を有する。コンデンサ１４１の端子間電圧のリップルは、２次側巻線に接続された負荷装置（インパクトプリンタ等）の消費電力が大きい場合に大きくなり、負荷装置の消費電力が小さい場合に小さくなる。すなわち、コンデンサ１４１の端子間電圧のリップルは、負荷装置が通常動作モードの場合に大きくなり、負荷装置が待機モードの場合に小さくなる。

リップル検出回路１４２は、この現象を利用して、コンデンサ１４１の端子間電圧のリップルが所定のしきい値を超えているときに、負荷装置が通常動作モードにあるものとして、待機制御信号をインアクティブ（ここでは、ローレベル）にし、コンデンサ１４１の端子間電圧のリップルが所定のしきい値を下回っているときに、負荷装置が待機モードにあるものとして、待機制御信号をアクティブ（ここでは、ハイレベル）にする。これにより、外部からの待機制御信号（省エネ信号）の供給が不要となる。

次に、本発明の第３の実施形態について説明する。図１１は、本発明の第３の実施形態に係るスイッチング電源回路の構成を示す図である。図１１に示すように、このスイッチング電源は、先に説明した第１の実施形態に係るスイッチング電源において、トランス２０の１次側巻線２１に流れる１次側電流を検出する１次側電流検出回路４０を更に具備するものである。

１次側制御回路７０は、１次側電流検出回路４０によって検出される１次側電流が設定範囲内であるときに、２次側電圧検出回路によって検出される２次側電圧が一定となるように駆動信号のパルス幅を設定し、１次側電流検出回路４０によって検出される１次側電流が設定範囲を超えたときに、駆動信号のパルス幅を維持するようにすることができる。これにより、１次側電流検出回路４０によって検出される１次側電流が設定範囲を超えたときに、２次側出力電圧の低下を伴いながらも、２次側出力電流を増大させることが可能となる。

本発明は、インパクトプリンタ等の電子機器において用いられるスイッチング電源において利用することが可能である。

本発明の第１の実施形態に係るスイッチング電源回路の構成を示す図である。 図１に示すスイッチング素子及び１次側制御回路の構成を詳しく示す図である。 図１に示す２次側検出回路と図２に示す設定電圧生成回路の構成例を示す回路図である。 図１に示す定電圧出力回路の構成例を示す回路図である。 図１に示す定電圧出力回路の構成例を示す回路図である。 図１に示す定電圧出力回路の構成例を示す回路図である。 図１に示す定電圧出力回路の構成例を示す回路図である。 図１に示す定電圧出力回路の構成例を示す回路図である。 図８に示す定電圧出力回路の動作を説明するための波形図である。 本発明の第２の実施形態に係るスイッチング電源回路の構成を示す図である。 本発明の第３の実施形態に係るスイッチング電源回路の構成を示す図である。

符号の説明

１０ 整流平滑回路
２０ トランス
２１ １次側巻線
２２ 第１の２次側巻線
２３ 補助巻線
２４ コア
２５ 第２の２次側巻線
３０ スイッチング素子
３１ ＭＯＳＦＥＴ
４０ １次側電流検出回路
４１ バイポーラトランジスタ
４２ 電流源
５１、５５ ダイオード
５２、５６、５７ コンデンサ
６０ ２次側検出回路
６１、６４、６５ 抵抗
６２ 発光ダイオード
６３ シャントレギュレータ
７０ １次側制御回路
７１ 設定電圧生成回路
７２ ＰＷＭ制御回路
７３ ゲートドライバ
８１ ダイオード
８２ コンデンサ
８３ フォトトランジスタ
８４〜８６ 抵抗
８７ オペアンプ
９０〜９５ 定電圧出力回路
１００ 昇圧チョッパ回路
１０１ チョークコイル
１０２ ＭＯＳＦＥＴ
１０３ ダイオード
１１０ チョッパ制御回路
１１１ ダイオード
１１２、１１６、１１７ 抵抗
１１３ パルス発生回路
１１４ 反転ノコギリ波発生回路
１１５ 比較器
１１８ 引算器
１１９ ＡＮＤ回路
１２０ バッファ
１３０ 電圧監視回路
１４１ ツェナーダイオード
１４１ 抵抗
１４３ シャントレギュレータ
１４４、１４５ 抵抗
１４６ バイポーラトランジスタ
１５０ 降圧チョッパ回路
１５１ ＭＯＳＦＥＴ
１５２ ダイオード
１５３ チョークコイル
１６０ チョッパ制御回路
１７０ 電圧監視回路

Claims (10)

1. １次側巻線及び複数の２次側巻線を有するトランスと、
   前記トランスの１次側巻線に直列に接続され、パルス状の駆動信号に従って前記トランスの１次側巻線に電流を流すスイッチング素子と、
   前記トランスの第１の２次側巻線に発生する電圧を整流する第１の整流回路と、
   前記トランスの第２の２次側巻線に発生する電圧を整流する第２の整流回路と、
   前記第１の整流回路から出力される電圧を検出してフィードバック信号を生成する２次側検出回路と、
   通常動作モードと待機モードとの内のいずれかを表す待機制御信号に従って、通常動作モードにおいては、前記第１の整流回路が第１の電圧を出力するように前記フィードバック信号に基づいて前記駆動信号のパルス幅を設定し、待機モードにおいては、前記第１の整流回路が第１の電圧よりも小さい第２の電圧を出力するように前記フィードバック信号に基づいて前記駆動信号のパルス幅を設定する１次側制御回路と、
   前記第２の整流回路から出力される電圧が供給され、通常動作モードと待機モードとにおいて所定の定電圧を出力するように動作する定電圧出力回路と、
   を具備するスイッチング電源回路。
2. 前記第２の整流回路から出力される電圧が、前記所定の定電圧よりも高く、
   前記定電圧出力回路が、前記第２の整流回路から出力される電圧を降圧する、請求項１記載のスイッチング電源回路。
3. 前記定電圧出力回路が、ツェナーダイオード、シャントレギュレータ、又は、ツェナーダイオード若しくはシャントレギュレータを用いてベース若しくはゲートがバイアスされてコレクタ〜エミッタ間若しくはドレイン〜ソース間が前記第２の整流回路と出力端子との間に接続されたトランジスタを含む、請求項２記載のスイッチング電源回路。
4. 前記定電圧出力回路が、降圧チョッパ回路と、前記降圧チョッパ回路を制御するチョッパ制御回路とを含む、請求項２記載のスイッチング電源回路。
5. 前記第２の整流回路から出力される電圧が、前記所定の定電圧よりも低く、
   前記定電圧出力回路が、前記第２の整流回路から出力される電圧を昇圧する、請求項１記載のスイッチング電源回路。
6. 前記定電圧出力回路が、昇圧チョッパ回路と、前記昇圧チョッパ回路を制御するチョッパ制御回路とを含む、請求項５記載のスイッチング電源回路。
7. 通常動作モードにおいて前記第１の整流回路から出力される電圧と前記第２の整流回路から出力される電圧との比、及び、待機モードにおいて前記第１の整流回路から出力される電圧と前記第２の整流回路から出力される電圧との比が、前記トランスの第１の２次側巻線の巻数と前記トランスの第２の２次側巻線の巻数との比に等しい、請求項１〜６のいずれか１項記載のスイッチング電源回路。
8. 前記待機制御信号が外部から供給される、請求項１〜７のいずれか１項記載のスイッチング電源回路。
9. 前記トランスの１次側に発生する直流電圧のリップル成分に基づいて前記待機制御信号を生成する待機制御信号生成回路を更に具備する、請求項１〜７のいずれか１項記載のスイッチング電源回路。
10. 前記トランスの１次側巻線に流れる１次側電流を検出する１次側電流検出回路を更に具備し、
    前記１次側制御回路が、前記１次側電流検出回路によって検出される１次側電流が設定範囲内であるときに、前記２次側電圧検出回路によって検出される２次側電圧が一定となるように前記駆動信号のパルス幅を設定し、前記１次側電流検出回路によって検出される１次側電流が設定範囲を超えたときに、前記駆動信号のパルス幅を維持する、
    請求項１〜９のいずれか１項記載のスイッチング電源回路。

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