JP5520453B2 - 拡散バリアフィルムを含む半導体素子の形成方法 - Google Patents

拡散バリアフィルムを含む半導体素子の形成方法 Download PDF

Info

Publication number
JP5520453B2
JP5520453B2 JP2008121624A JP2008121624A JP5520453B2 JP 5520453 B2 JP5520453 B2 JP 5520453B2 JP 2008121624 A JP2008121624 A JP 2008121624A JP 2008121624 A JP2008121624 A JP 2008121624A JP 5520453 B2 JP5520453 B2 JP 5520453B2
Authority
JP
Japan
Prior art keywords
film
metal nitride
forming
diffusion barrier
sub
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2008121624A
Other languages
English (en)
Other versions
JP2008277837A (ja
Inventor
慶寅 崔
吉鉉 崔
鍾鳴 李
▲ジョン▼▲ウォン▼ 洪
賢培 李
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of JP2008277837A publication Critical patent/JP2008277837A/ja
Application granted granted Critical
Publication of JP5520453B2 publication Critical patent/JP5520453B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841Barrier, adhesion or liner layers
    • H01L21/76843Barrier, adhesion or liner layers formed in openings in a dielectric
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841Barrier, adhesion or liner layers
    • H01L21/76843Barrier, adhesion or liner layers formed in openings in a dielectric
    • H01L21/76846Layer combinations
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841Barrier, adhesion or liner layers
    • H01L21/76853Barrier, adhesion or liner layers characterized by particular after-treatment steps
    • H01L21/76855After-treatment introducing at least one additional element into the layer
    • H01L21/76856After-treatment introducing at least one additional element into the layer by treatment in plasmas or gaseous environments, e.g. nitriding a refractory metal liner
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841Barrier, adhesion or liner layers
    • H01L21/76853Barrier, adhesion or liner layers characterized by particular after-treatment steps
    • H01L21/76861Post-treatment or after-treatment not introducing additional chemical elements into the layer
    • H01L21/76862Bombardment with particles, e.g. treatment in noble gas plasmas; UV irradiation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02Bonding areas ; Manufacturing methods related thereto
    • H01L24/03Manufacturing methods
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02Bonding areas ; Manufacturing methods related thereto
    • H01L24/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/03Manufacturing methods
    • H01L2224/036Manufacturing methods by patterning a pre-deposited material
    • H01L2224/03602Mechanical treatment, e.g. polishing, grinding
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001Internal layers
    • H01L2224/05099Material
    • H01L2224/051Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05117Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05124Aluminium [Al] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01005Boron [B]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01006Carbon [C]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01013Aluminum [Al]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01019Potassium [K]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01023Vanadium [V]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01029Copper [Cu]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01032Germanium [Ge]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01033Arsenic [As]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/0104Zirconium [Zr]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01041Niobium [Nb]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01042Molybdenum [Mo]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01044Ruthenium [Ru]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01045Rhodium [Rh]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01046Palladium [Pd]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01047Silver [Ag]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/0105Tin [Sn]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01072Hafnium [Hf]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01073Tantalum [Ta]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01074Tungsten [W]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01075Rhenium [Re]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01076Osmium [Os]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01077Iridium [Ir]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01078Platinum [Pt]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01079Gold [Au]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01082Lead [Pb]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/049Nitrides composed of metals from groups of the periodic table
    • H01L2924/04944th Group
    • H01L2924/04941TiN
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901Structure
    • H01L2924/1904Component type
    • H01L2924/19043Component type being a resistor
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30Technical effects
    • H01L2924/301Electrical effects
    • H01L2924/3011Impedance

Description

本発明は、半導体素子の形成方法に関し、特に、拡散バリアフィルムを含む半導体素子の形成方法に関する。
半導体素子の高集積化傾向につれて、半導体素子を構成する半導体パターン、特に、配線の幅及び厚さがますます減少されつつある。これによって、配線の電気的抵抗値が増加する傾向にある。これに対して、半導体産業が高度に発達するに伴い、半導体素子の動作速度は、ますます速くなることが求められている。このような半導体素子の高集積化及び高速化を全て満たすために、低い比抵抗の導電物質を使用する方案が提案されている。
半導体素子を構成する配線及び/又は外部と電気的に接続されるパッド(pads)は、主にアルミニウムで形成される。しかしながら、上述したように、半導体素子の高集積化傾向及び高速化傾向が進むにつれて、アルミニウムに比べて低い比抵抗を有する銅等で配線及び/又はパッドを形成する方案が提案されている。
しかしながら、銅で配線及び/又はパッドを形成する場合に、様々な問題が発生しうる。例えば、銅は、容易に酸化されうる。これにより、銅でパッドを形成する場合に、パッドの表面に銅酸化膜が形成されて、パッドと外部端子(例えば、ワイヤボンディング等)間の接触不良が引き起こされうる。これにより、半導体素子には、銅パターン及びアルミニウムパターンが混用されうる。例えば、下部配線は、銅パターンで形成し、半導体素子の最終配線及びパッドは、アルミニウムパターンで形成できる。しかしながら、この場合にも問題点が発生できる。すなわち、銅パターン内の銅原子とアルミニウムパターン内のアルミニウム原子とが相互に広がって、銅−アルミニウム合金が生成されうる。銅−アルミニウム合金は、銅及びアルミニウムに比べて極めて高い比抵抗を有する。そのため、半導体素子の電気的特性が低下されうる。
本発明は、上述の問題点に鑑みてなされたもので、その目的は、下部導電体及び上部導電体間の電気的特性を向上させうる拡散バリアフィルムを含む半導体素子の形成方法を提供することにある。
また、本発明の他の目的は、下部導電体及び上部導電体間の拡散現象を最小化し、下部及び上部導電体間の電気的特性を向上させうる拡散バリアフィルムを含む半導体素子の形成方法を提供することにある。
また、本発明のさらに他の目的は、互いに異なる物質で形成された下部導電体及び上部導電体間の拡散現象を最小化し、下部及び上部導電体間の電気的特性を向上させうる拡散バリアフィルムを含む半導体素子の形成方法を提供することにある。
上記の目的を達成すべく、拡散バリアフィルムを含む半導体素子の形成方法を提供する。この方法は、下部導電体を含む基板上に層間絶縁膜を形成するステップと、前記層間絶縁膜を貫通して、前記下部導電体を露出させる開口部を形成するステップと、前記開口部を有する基板上にプラズマ処理層及びプラズマ未処理層を含む拡散バリアフィルムを形成するステップと、前記拡散バリアフィルム上に前記開口部を満たす上部導電体を形成するステップと、を含む。前記拡散バリアフィルムは、金属有機化学気相蒸着法による窒化金属で形成される。
一実施の形態によると、前記拡散バリアフィルムを形成するステップは、金属有機化学気相蒸着法により、前記開口部を有する基板上に金属窒化膜を蒸着するステップと、前記蒸着された金属窒化膜の上部をプラズマ処理するステップと、を含むことができる。前記金属窒化膜の上部は、前記プラズマ処理層に該当し、前記金属窒化膜の下部は、前記プラズマ未処理層に該当する。前記方法は、前記プラズマ処理された金属窒化膜の上部にシリコン浸漬工程(silicon soaking process)を行うステップをさらに含むことができる。
一実施の形態によると、前記拡散バリアフィルムは、積層された複数の副金属窒化膜を含むことができる。前記副金属窒化膜は、各々金属有機化学気相蒸着法により形成される。この場合に、前記拡散バリアフィルムを形成するステップは、前記開口部を有する基板上に前記複数の副金属窒化膜を蒸着するステップと、前記複数の副金属窒化膜の中から選択された少なくとも一つの副金属窒化膜を蒸着した直後に、前記選択された副金属窒化膜をプラズマ処理するステップと、を含むことができる。前記複数の副金属窒化膜のうち、少なくとも一つの少なくとも下部は、前記プラズマ未処理層に含まれる。
一実施の形態によると、少なくとも前記選択された副金属窒化膜の前記開口部の底面上に位置した部分の全体がプラズマ処理されうる。この場合に、前記複数の副金属窒化膜のうち、少なくとも一つは、非選択の副金属窒化膜であり、前記非選択の副金属窒化膜のうち、少なくとも一部は、前記プラズマ未処理層に含まれうる。
一実施の形態によると、前記選択された副金属窒化膜の上部が前記プラズマ処理されうる。
一実施の形態によると、前記選択された副金属窒化膜のうち、少なくとも一つの第1選択された副金属窒化膜を蒸着した直後に、第1プラズマ処理を行うことができ、前記選択された副金属窒化膜のうち、少なくとも一つの第2選択された副金属窒化膜を蒸着した直後に、第2プラズマ処理を行うことができる。この場合に、前記第1選択された副金属窒化膜の上部が前記第1プラズマ処理され、前記第2選択された副金属窒化膜の少なくとも前記開口部の底面上に位置した部分の全体が前記第2プラズマ処理されうる。前記第1選択された副金属窒化膜の下部は、前記第1プラズマ処理されない。
前記方法は、前記選択された副金属窒化膜をプラズマ処理した後に、前記プラズマ処理された副金属窒化膜にシリコン浸漬工程を行うステップをさらに含むことができる。
前記拡散バリアフィルムは、少なくとも一つの耐火金属を含む窒化物で形成されることができる。前記プラズマ処理層は、酸素、窒素及び水素の中から選択された少なくとも一つを含む工程ガスを使用するプラズマ処理工程により処理されることができる。前記下部導電体は、銅及び貴金属の中から選択された少なくとも一つを含むことができる。
前記方法は、前記拡散バリアフィルムを形成する前に、前記開口部を有する基板上に補助拡散バリア膜を形成するステップをさらに含むことができる。前記補助拡散バリア膜は、チタニウム(titanium)、タンタル(tantalum)、窒化チタニウム(titanium nitride)、窒化タンタル、チタニウム−ジルコニウム(titanium−zirconium)及び窒化チタニウム−ジルコニウムの中から選択された少なくとも一つを含むことができる。
一実施の形態によると、前記上部導電体は、アルミニウムを含むことができる。この場合に、前記上部導電体を形成するステップは、前記拡散バリアフィルム上に化学気相蒸着法により第1アルミニウム膜を形成するステップと、前記第1アルミニウム層上に物理気相成長法により第2アルミニウム膜を形成するステップと、を含むことができる。
一実施の形態によると、前記方法は、前記第1アルミニウム層を形成する前に、前記拡散バリアフィルム上に物理気相成長法により導電性成長抑制層を形成するステップを含むことができる。前記導電性成長抑制層は、前記拡散バリアフィルムに比べて窒素濃度の高い金属窒化物で形成される。
一実施の形態によると、前記方法は、前記第1アルミニウム膜を形成する前に、前記層間絶縁膜の上部面上に位置した前記拡散バリアフィルムに成長抑制プラズマ処理を行うステップをさらに含むことができる。前記成長抑制プラズマ処理は、窒素を含む工程ガスを使用し、前記層間絶縁膜の上部面上に位置した前記拡散バリアフィルムの窒素濃度は、前記開口部内に位置した前記拡散バリアフィルムの窒素濃度に比べて高い。
一実施の形態によると、前記方法は、前記第1アルミニウム膜を形成する前に、前記拡散バリアフィルム上に粘着金属層を形成するステップをさらに含むことができる。
一実施の形態によると、前記方法は、少なくとも前記第2アルミニウム膜をリフローするステップをさらに含むことができる。
本発明によると、金属有機化学気相蒸着法による金属窒化物で形成された拡散バリアフィルムは、プラズマ処理層及びプラズマ未処理層を含む。これにより、前記拡散バリアフィルムは、低い比抵抗を有し、かつ優れたバリア特性を有する。その結果、前記拡散バリアフィルムの下及び上にそれぞれ形成される下部導電体及び上部導電体の金属原子の拡散を最小化し、優れた電気的特性を有する半導体素子を具現できる。
以下、添付した図面を参照して、本発明の好ましい実施の形態を詳しく説明する。しかし、本発明は、ここで説明される実施の形態に限定されず、他の形態に具体化されることもできる。むしろ、ここで紹介される実施の形態は、開示された内容が徹底的、かつ完全になるように、そして当業者に本発明の思想を十分に伝達するために提供されるものである。図面において、層(又は膜)及び領域の厚さは、明確性のために誇張されて示されている。また、層(又は膜)が他の層(又は膜)又は基板「上」にあると説明される場合、それは、他の層(又は膜)又は基板上に直接的に形成されるか、又はそれらの間に第3の層(又は膜)が介在されうる。明細書全般にわたって同じ参照番号で表示された部分は、同じ構成要素を示す。
(第1の実施の形態)
図1〜図4は、本発明の一実施の形態による半導体素子の形成方法を説明するための断面図である。
図1に示すように、下部導電体102を含む基板100を用意する。前記下部導電体102は、銅及び貴金属(例えば、白金(platinum)、ルテニウム(ruthenium)、パラジウム(palladium)、金、銀イリジウム(iridium)、オスミウム(osmium)又はロジウム(rhodium)等)の中から選択された少なくとも一つを含むことができる。前記下部導電体102は、絶縁膜内にダマシン法により形成されうる。前記下部導電体102は、ライン状又はパッド状でありうる。
前記基板100全面を覆う層間絶縁膜104を形成する。前記層間絶縁膜104は、酸化膜、窒化膜、酸化窒化膜及び酸化膜に比べて低い誘電定数を有する低誘電膜(例えば、炭化膜又は酸化炭化膜)の中から選択された少なくとも一つを含むことができる。前記層間絶縁膜104をパターニングして、前記下部導電体102を露出させる開口部106を形成する。前記開口部106は、多様な形態で形成されうる。すなわち、前記開口部106は、ホール状又は溝状に形成されうる。これに加えて、前記開口部106は、順に積層されたホール及び溝を含むことができる。
前記開口部106を有する基板100上に補助拡散バリア膜108を形成することができる。前記補助拡散バリア膜108は、化学気相蒸着法、物理気相成長法又は原子層積層法により形成されうる。前記補助拡散バリア膜108は、チタニウム(titanium)、タンタル(tantalum)、窒化チタニウム(titanium nitride)、窒化タンタル(tantalum nitride)、チタニウム−ジルコニウム(titanium−zirconium)及び窒化チタニウム−ジルコニウム(titanium−zirconium nitride)の中から選択された少なくとも一つで形成することが好ましい。場合によって、前記補助拡散バリア膜108は、省略されうる。
図2に示すように、前記補助拡散バリア膜108上に拡散バリアフィルム120を形成する。前記拡散バリアフィルム120は、金属有機化学気相蒸着法による金属窒化物で形成される。特に、前記拡散バリアフィルム120は、耐火金属を含む金属窒化物で形成されることが好ましい。例えば、前記拡散バリアフィルム120は、ニオビウム(niobium)、バナジウム(vanadium)、タンタル、チタニウム、ジルコニウム(zirconium)、ハフニウム(hafnium)、モリブデン(molybdenum)、レニウム(rhenium)、タングステン(tungsten)、チタニウム−シリコン、タンタル−シリコン及びチタニウム−ジルコニウムの中から選択された少なくとも一つを含む窒化物で形成することが好ましい。また、前記拡散バリアフィルム120は、プラズマ処理された層(以下、プラズマ処理層と略す)及びプラズマ処理されない層(以下、プラズマ未処理層と略す)を含む。
前記拡散バリアフィルム120を形成する一方法を図5のフローチャートと、図6A及び図6Bの断面図を参照して詳細に説明する。
図5は、本発明の一実施の形態による半導体素子の形成方法の中で拡散バリアフィルムを形成する一方法を説明するためのフローチャートであり、図6A及び図6Bは、本発明の一実施の形態による半導体素子の形成方法の中で、拡散バリアフィルムを形成する一方法を説明するために、図2のA部分を拡大した断面図である。
図2、図5及び図6Aに示すように、まず、開口部106を有する基板100上に金属有機化学気相蒸着法で金属窒化膜113を蒸着する(S150)。前記金属窒化113膜は、単一層で形成されうる。前記金属有機化学気相蒸着法によって前記金属窒化膜113は、優れた段差塗布性を有する。したがって、前記金属窒化膜113は、前記開口部106の底面及び側壁上に実質的にコンフォーマル(conformal)に形成されることが可能である。前記金属窒化膜113は、ニオビウム、バナジウム、タンタル、チタニウム、ジルコニウム、ハフニウム、モリブデン、レニウム、タングステン、チタニウム−シリコン、タンタル−シリコン及びチタニウム−ジルコニウムの中から選択された何れか一つを含む窒化物で形成されうる。
図2、図5及び図6Bに示すように、前記金属窒化膜113にプラズマ処理工程を行う(S155)。このとき、前記金属窒化膜113の上部が前記プラズマ処理され、前記金属窒化膜113の下部は、前記プラズマ処理されない。これによって、拡散バリアフィルム120が形成される。前記拡散バリアフィルムは、前記金属窒化膜113の下部であるプラズマ未処理層110、及び前記金属窒化膜113の上部であるプラズマ処理層111を含む。
前記プラズマ処理工程は、酸素、窒素及び水素の中から選択された少なくとも一つを含む工程ガスを使用することが好ましい。少なくとも前記開口部106の底面上に位置した前記金属窒化膜113の上部が前記プラズマ処理されうるように、前記プラズマパワー及び/又は工程時間を調節する。したがって、少なくとも前記開口部106の底面上に前記プラズマ未処理層110及びプラズマ処理層111が順に積層される。前記金属窒化膜113は、前記開口部106の底面上に位置した第1部分、前記開口部106の側壁上に位置した第2部分及び前記層間絶縁膜104上に位置した第3部分を含む。前記金属窒化膜113の第1及び第3部分に形成されたプラズマ処理層111は、前記金属窒化膜113の第2部分に形成されたプラズマ処理層111に比べて厚くありうる。
前記金属窒化膜113は、前記金属有機化学気相蒸着法によって形成されるために、前記金属窒化膜113は、炭素を含有している。前記プラズマ処理工程は、前記金属窒化膜113内に含まれた炭素量を最小化させる。これにより、前記プラズマ処理層111内の炭素量は、前記プラズマ未処理層110内の炭素量に比べてはるかに小さい。
前記プラズマ処理工程を行った後に、前記金属窒化膜113にシリコン浸漬工程(silicon soaking process)を行うことができる(S160)。前記シリコン浸漬工程は、シリコンを含む反応ガスを使用して前記金属窒化膜を処理する工程である。前記シリコン浸漬工程によって、前記金属窒化膜113のプラズマ処理された上部にシリコンを供給することができる。前記シリコン浸漬工程に用いられる反応ガスは、例えば、SiHガスである。
上述した図5、図6A及び図6Bを参照して説明した方法によると、単一層の金属窒化膜113を蒸着(S150)した後に、前記プラズマ処理ステップ(S155)を行って、前記拡散バリアフィルム120を形成する。
これとは異なり、複数の副金属窒化膜(submetal nitride layer)を蒸着して、拡散バリアフィルムを形成することができる。これを、図7、図8A、図8B及び図8Cを参照して説明する。
図7は、本発明の一実施の形態による半導体素子の形成方法の中で拡散バリアフィルムを形成する他の方法を説明するためのフローチャートである。図8Aは、本発明の一実施の形態による半導体素子の形成方法の中で拡散バリアフィルムを形成する他の方法を説明するために、図2のA部分を拡大した断面図であり、図8Bは、本発明の一実施の形態による半導体素子の形成方法の中で拡散バリアフィルムを形成する他の方法の一変形例を説明するために、図2のA部分を拡大した断面図であり、図8Cは、本発明の一実施の形態による半導体素子の形成方法の中で拡散バリアフィルムを形成する他の方法の他の変形例を説明するために、図2のA部分を拡大した断面図である。
図2、図7及び図8Aを参照すると、複数の副金属窒化膜113a、113b、113cを蒸着する(S170)。前記各副金属窒化膜113a、113b、113cは、金属有機化学気相蒸着法により形成される。図8Aでは、順に積層された第1、第2及び第3副金属窒化膜113a、113b、113cを示した。これとは異なり、2層の副金属窒化膜が蒸着されうる。また、これとは異なり、4層以上の副金属窒化膜が蒸着されうる。前記副金属窒化膜113a、113b、113cのそれぞれは、耐火金属を含む窒化物で形成することが好ましい。例えば、前記副金属窒化膜113a、113b、113cのそれぞれは、ニオビウム、バナジウム、タンタル、チタニウム、ジルコニウム、ハフニウム、モリブデン、レニウム、タングステン、チタニウム−シリコン、タンタル−シリコン及びチタニウム−ジルコニウムの中から選択された何れか一つを含む窒化物で形成されうる。前記複数の副金属窒化膜113a、113b、113cは、互いに同じ物質で形成されうる。これとは異なり、前記複数の副金属窒化膜113a、113b、113cは、互いに異なる物質で形成されうる。
前記複数の副金属窒化膜113a、113b、113cの中から選択された副金属窒化膜を蒸着した直後に、前記選択された副金属窒化膜にプラズマ処理工程を行う(S175)。図8Aでは、前記第2副金属窒化膜113bが前記選択された副金属窒化膜に該当する。もちろん、他の副金属窒化膜113a、113cを選択することもできる。該選択された副金属窒化膜は、一つ又は複数でありうる。
前記選択された副金属窒化膜が前記第2副金属窒化膜113bである場合における前記副金属窒化膜113a、113b、113cを蒸着するステップ(S170)及びプラズマ処理工程を行うステップ(S175)をさらに具体的に説明する。
まず、開口部106を有する基板100上に金属有機化学気相蒸着法により第1副金属窒化膜113aを実質的にコンフォーマルに蒸着する(S170)。次に、前記第1副金属窒化膜113a上に金属有機化学気相蒸着法により第2副金属窒化膜113bを蒸着する(S170)。選択された前記第2副金属窒化膜113bを蒸着した直後に、前記選択された第2副金属窒化膜113bにプラズマ処理工程を行う(S175)。前記プラズマ処理工程は、窒素、酸素及び水素を含む工程ガスを使用することが好ましい。前記プラズマ処理によって、前記第2副金属窒化膜113b内の炭素量が最小化されうる。
前記選択された第2副金属窒化膜113bは、前記開口部106の底面上に位置した第1部分、前記開口部106の側壁上に位置した第2部分、及び前記層間絶縁膜104の上部面上に位置した第3部分を含む。前記選択された第2副金属窒化膜113bの少なくとも第1部分の全体が前記プラズマ処理されうる。この場合に、前記選択された第2副金属窒化膜113bの第3部分の全体も前記プラズマ処理されうるが、前記選択された第2副金属窒化膜113bの第2部分は、部分的にプラズマ処理されうる。前記選択された第2副金属窒化膜113bのプラズマ処理された部分は、プラズマ処理層111に該当する。
前記プラズマ処理された第2副金属窒化膜113b上に金属有機化学気相蒸着法により第3副金属窒化膜113cを蒸着する(S170)。非選択の前記第1及び第3副金属窒化膜113a、113bを蒸着した直後には、前記プラズマ処理工程を行わない。これにより、前記第1及び第3副金属窒化膜113a、113bは、プラズマ未処理層110を含む。拡散バリアフィルム120aは、プラズマ未処理層110を含む第1及び第3副金属窒化膜113a、113c、及びプラズマ処理層111を含む第2副金属窒化膜113bを含む。
上述したとおり、少なくとも前記選択された副金属窒化膜113bの第1部分の全体がプラズマ処理される場合に、前記拡散バリアフィルム120aをなす複数の副金属窒化膜113a、113b、113cのうち、少なくとも一つは、非選択の副金属窒化膜である。前記非選択の副金属窒化膜が蒸着された直後には、前記プラズマ処理工程を行わない。したがって、前記拡散バリアフィルム120aは、前記非選択の副金属窒化膜による前記プラズマ未処理層110を含む。
前記選択された副金属窒化膜113bの真下に位置した第1副金属窒化膜113aの上部は、前記選択された副金属窒化膜113bに行われるプラズマ処理工程によってプラズマ処理されうる。しかしながら、この場合に、前記第1副金属窒化膜113aの少なくとも下部は、プラズマ処理されないことが好ましい。
前記プラズマ処理された副金属窒化膜113bにシリコン浸漬工程を行うことができる(S180)。前記シリコン浸漬工程は、図5を参照して説明したシリコン浸漬工程と同一でありうる。前記シリコン浸漬工程によって、前記プラズマ処理された副金属窒化膜113bにシリコンが供給されうる。前記シリコン浸漬工程は、前記プラズマ処理された副金属窒化膜113b上の第3副金属窒化膜113bを蒸着する前に行うことが好ましい。
図8Aでは、選択された副金属窒化膜113bの少なくとも第1部分の全体が前記プラズマ処理される。これとは異なり、複数の副金属窒化膜113bの中から選択された副金属窒化膜の上部のみがプラズマ処理されうる。これを、図8Bを参照して説明する。
図2、図7及び図8Bに示すように、複数の副金属窒化膜113a、113b、113cを蒸着する(S170)。前記複数の副金属窒化膜113a、113b、113cの中から選択された副金属窒化膜を蒸着した直後に、プラズマ処理工程を行う(S175)。図8Bでは、第1及び第3副金属窒化膜113a、113cが前記選択された副金属窒化膜に該当する。もちろん、これ以外に他の副金属窒化膜が選択されうる。
前記第1及び第3副金属窒化膜113a、113cを選択して、前記副金属窒化膜113a、113b、113cの蒸着ステップ(S170)及び前記プラズマ処理工程を行うステップ(S175)をさらに具体的に説明する。
まず、開口部106を有する基板100上に第1副金属窒化膜113aを金属有機化学気相蒸着法により蒸着する(S175)。次に、選択された前記第1副金属窒化膜113aにプラズマ処理工程を行う(S175)。このとき、前記第1副金属窒化膜113aの上部がプラズマ処理される。すなわち、前記第1副金属窒化膜113aの下部は、プラズマ処理されない。したがって、前記第1副金属窒化膜113aの上部は、プラズマ処理層111に該当し、前記第1副金属窒化膜113aの下部は、プラズマ未処理層110に該当する。
次に、第2副金属窒化膜113bを金属有機化学気相蒸着法により蒸着(S170)し、第2副金属窒化膜113b上に第3副金属窒化膜113cを金属有機化学気相蒸着法により蒸着する(S170)。前記第2副金属窒化膜113bには、プラズマ処理を行わないことによって、前記第2副金属窒化膜113bは、プラズマ未処理層110に該当する。図8Bを参照したプラズマ処理工程は、図8Aを参照したプラズマ処理工程に比べてプラズマパワーが低くなりうる。また、図8Bを参照したプラズマ処理工程は、図8Aを参照したプラズマ処理工程に比べて短い工程時間で行われうる。
選択された前記第3副金属窒化膜113cを蒸着した直後に、前記第3副金属窒化膜113cにプラズマ処理工程を行う(S180)。このとき、前記第3副金属窒化膜113cの上部がプラズマ処理される。したがって、前記第3副金属窒化膜113cの上部は、プラズマ処理層111に該当し、前記第3副金属窒化膜113cの下部は、プラズマ未処理層110に該当する。
拡散バリアフィルム120bは、プラズマ未処理層110及びプラズマ処理層111を有する第1副金属窒化膜113a、プラズマ未処理層110である第2副金属窒化膜113b、及びプラズマ未処理層110及びプラズマ処理層111を含む第3副金属窒化膜113cを含む。
前記プラズマ処理された副金属窒化膜113a、113cのうち、少なくとも一つにシリコン浸漬工程を行うことができる(S180)。これにより、前記プラズマ処理層111は、シリコンを含むことができる。前記シリコン浸漬工程は、後続の副金属窒化膜を蒸着する前に行われうる。
前記選択された副金属窒化膜113a、113cの上部がプラズマ処理される場合には、選択された副金属窒化膜がプラズマ未処理層110及びプラズマ処理層111をすべて含んでいるから、前記複数の副金属窒化膜113a、113b、113cは、すべて選択された副金属窒化膜でありうる。もちろん、図8Bに示すように、複数の副金属窒化膜113a、113b、113cの一部のみが選択されることもできる。
一方、拡散バリアフィルムに含まれた複数の副金属窒化膜は、上部のみがプラズマ処理された副金属窒化膜及び少なくとも開口部の底面上に位置した部分の全体がプラズマ処理された副金属窒化膜をすべて含むことができる。これを、図8Cを参照して説明する。
図2、図7及び図8Cに示すように、開口部106を有する基板100上に複数の副金属窒化膜113a、113b、113cを蒸着する(S170)。前記複数の副金属窒化膜113a、113b、113cの中から選択された副金属窒化膜を蒸着した直後に、プラズマ処理工程を行う(S175)。このとき、前記複数の副金属窒化膜113a、113b、113cは、少なくとも一つの第1選択された副金属窒化膜及び少なくとも一つの第2選択された副金属窒化膜を含む。図8Cでは、第1副金属窒化膜113aが前記第1選択された副金属窒化膜に該当し、第2副金属窒化膜113bが前記第2選択された副金属窒化膜に該当する。前記プラズマ処理工程は、第1プラズマ処理工程及び第2プラズマ処理工程を含む。前記第1選択された副金属窒化膜に前記第1プラズマ処理工程を行い、前記第2選択された副金属窒化膜に前記第2プラズマ処理工程を行う。
前記副金属窒化膜113a、113b、113cを蒸着するステップ(S170)、及びプラズマ処理工程を行うステップ(S175)を具体的に説明する。
まず、開口部106を有する基板100上に金属有機化学気相蒸着法により第1副金属窒化膜113aを蒸着する(S170)。次に、第1選択された前記第1副金属窒化膜113aに前記第1プラズマ処理工程を行う(S175)。前記第1プラズマ処理工程によって、前記第1副金属窒化膜113aの上部がプラズマ処理される。したがって、前記第1副金属窒化膜113aは、順に積層されたプラズマ未処理層110及びプラズマ処理層111を含む。前記第1プラズマ処理工程は、窒素、水素及び酸素のうち、少なくとも一つを含む工程ガスを使用する。
次に、前記第1副金属窒化膜113a上に第2副金属窒化膜113bを金属有機化学気相蒸着法により蒸着する(S170)。第2選択された前記第2副金属窒化膜113aに前記第2プラズマ処理工程を行う(S175)。前記第2プラズマ処理工程によって、前記第2副金属窒化膜113bの少なくとも前記開口部106の底面上に位置した部分の全体がプラズマ処理される。したがって、前記開口部106の底面上に位置した前記第2副金属窒化膜113bは、プラズマ処理層111に該当する。前記第2プラズマ処理工程は、窒素、水素及び酸素のうち、少なくとも一つを含む工程ガスを使用する。前記第2プラズマ処理工程のプラズマパワーは、前記第1プラズマ処理工程のプラズマパワーに比べて高くありうる。また、前記第2プラズマ処理工程の工程時間は、前記第1プラズマ処理工程の工程時間に比べて多くありうる。
次に、前記第2副金属窒化膜113b上に金属有機化学気相蒸着法により第3副金属窒化膜113cを蒸着する(S170)。前記第2副金属窒化膜113cを蒸着した後には、プラズマ処理を行わなくても良い。これにより、前記第2副金属窒化膜113cの全体は、プラズマ未処理層110に該当する。拡散バリアフィルム120cは、積層されたプラズマ未処理層110及びプラズマ処理層111を含む第1副金属窒化膜113a、少なくとも開口部106の底面上に位置した部分の全体がプラズマ処理層111である第2副金属窒化膜113b、及びプラズマ処理されない第3副金属窒化膜113cを含む。
本方法によると、順に積層されたプラズマ未処理層110及びプラズマ処理層111を含む第1選択された副金属窒化膜を含む。したがって、前記複数の副金属窒化膜113a、113b、113cは、非選択の金属窒化膜を含まなくても良い。
プラズマ処理された副金属窒化膜113a、113bのうち、少なくとも一つにシリコン浸漬工程を行うことができる(S180)。これにより、プラズマ処理層111は、シリコンを含むことができる。前記シリコン浸漬工程が行われるプラズマ処理された副金属窒化膜上に他の副金属窒化膜が蒸着される場合には、前記シリコン浸漬工程を行った後に、前記他の副金属窒化膜を蒸着することが好ましい。
図2において、拡散バリアフィルム120は、図8A、図8B及び図8Cにそれぞれ開示される拡散バリアフィルム120a、120b、120cに代替できる。
次に、図3に示すように、前記拡散バリアフィルム120を有する基板100の全面上に粘着金属層122を形成することができる。前記粘着金属層122は、チタニウム又はタンタルなどで形成されうる。前記粘着金属層122上に前記開口部106を満たす上部導電体130、132を基板100の全面上に形成する。
前記上部導電体130、132は、アルミニウムを含むことが好ましい。前記上部導電体130、132は、順に積層された第1アルミニウム膜130及び第2アルミニウム膜132を含むことができる。前記第1アルミニウム膜130は、段差塗布性に優れた化学気相蒸着法により形成することが好ましい。前記第2アルミニウム膜132は、スループットを向上させるために、成長速度が速い物理気相成長法により形成することが好ましい。前記基板100にリフロー工程(reflow process)を行うことができる。前記リフロー工程によって、少なくとも前記第2アルミニウム膜132に所定の熱が供給されて、前記第2アルミニウム膜132が前記開口部106を十分に満たすことができる。前記リフロー工程は、前記第2アルミニウム膜132を形成した後に行われうる。これとは異なり、前記リフロー工程は、前記第2アルミニウム膜132を形成する工程とインサイチュー(in−situ)で行われうる。すなわち、前記リフロー工程の工程温度が提供された物理気相蒸着チャンバー内で、前記第2アルミニウム膜132を物理気相成長法により形成できる。前記第1及び第2アルミニウム膜130、132は、アルミニウム合金で形成されうる。
前記拡散バリアフィルム120を形成した後に、前記拡散バリアフィルム120が大気中に露出しない状態で前記第1アルミニウム膜130が形成される場合には、前記粘着金属層122は省略されうる。これとは異なり、前記拡散バリアフィルム120が大気中に露出した後に前記第1アルミニウム膜130を形成する場合には、前記粘着金属層122を形成することが好ましい。この場合に、前記粘着金属層122は、前記第1アルミニウム膜130の成長率を増加させる機能を行うことができる。
図4に示すように、前記第2アルミニウム膜132、第1アルミニウム膜130、粘着金属層122、拡散バリアフィルム120及び補助拡散バリア膜108を連続的にパターニングして、導電パターン135を形成する。前記導電パターン135は、前記開口部106を満たす。前記導電パターン135は、パッド状又はライン状等、多様な形態で形成されうる。前記導電パターン135は、順に積層された補助拡散バリアパターン108a、拡散バリアパターン121、粘着パターン122a、第1アルミニウムパターン130a及び第2アルミニウムパターン132aを含む。
これとは異なり、前記第2アルミニウム膜132、第1アルミニウム膜130、粘着金属層122、拡散バリアフィルム120及び補助拡散バリア膜108は、前記層間絶縁膜104が露出するまで平坦化されうる。この場合に、前記開口部106を満たす導電プラグが形成され、前記層間絶縁膜104上に前記導電プラグと接続する配線又はパッドなどを形成することができる。
一方、前記上部導電体130、132が前記開口部106を十分に満たすための他の方法を、図9及び図10を参照して説明する。
図9は、本発明の一実施の形態による半導体素子の形成方法の中で上部導電体を形成する他の方法を説明するための断面図であり、図10は、本発明の一実施の形態による半導体素子の形成方法の中で上部導電体を形成するさらに他の方法を説明するための断面図である。
図3及び図9に示すように、拡散バリアフィルム120上に導電性成長抑制層124を形成する。前記導電性成長抑制層124は、前記拡散バリアフィルム120に比べて高い窒素濃度を有する金属窒化物で形成することが好ましい。前記拡散バリアフィルム120は、前記開口部106の底面上に形成された第1部分、前記開口部106の側壁に形成された第2部分及び前記層間絶縁膜104の上部面上に形成された第3部分を含む。前記導電性成長抑制層124は、前記拡散バリアフィルム120の第3部分上に形成されることが好ましい。また、前記導電性成長抑制層124は、前記拡散バリアフィルム120の第2部分及び第3部分が接する上部隅を覆うように形成されることが好ましい。このとき、前記拡散バリアフィルム120の第2部分の少なくとも一部は露出する。前記導電性成長抑制層124は、物理気相成長法により形成することが好ましい。前記導電性成長抑制層124は、前記拡散バリアフィルム120の第1部分の一部上に形成されうる。
前記導電性成長抑制層124は、前記拡散バリアフィルム120に比べて窒素濃度が高い。このような窒素濃度の差によって、化学気相蒸着法により形成される前記第1アルミニウム膜130の成長率が変わる。すなわち、前記導電性成長抑制層124上に形成される第1アルミニウム膜130の成長率は、前記拡散バリアフィルム120上に形成される第1アルミニウム膜130の成長率に比べて低い。上述したように、前記導電性成長抑制層124は、前記開口部106の上部隅を覆っており、前記開口部106内の拡散バリアフィルム120が露出している。これによって、前記開口部106内で第1アルミニウム膜130が速く成長し、前記開口部106の上部隅及び外部では、第1アルミニウム膜130が遅く成長する。その結果、前記第1アルミニウム膜130は、ボイド(void)及び/又はシーム(seam)を防止したまま、前記開口部106の少なくとも下部を十分に満たすことができる。前記第1アルミニウム膜130によって前記開口部106の縦横比が極めて減少するか、又は前記第1アルミニウム膜130が前記開口部106を満たすことができる。次に、前記第1アルミニウム膜130上に第2アルミニウム膜132を形成する。前記第2アルミニウム膜132を形成した後の工程は、図4を参照して説明した方法と同様に行うことができる。
前記拡散バリアフィルム120が大気中に露出しないまま、前記導電性成長抑制層124及び第1アルミニウム膜130が順に形成されうる。この場合に、搬送室及び前記搬送室に装着された複数の工程チャンバーを含む一つの装備内で、前記拡散バリアフィルム120、導電性成長抑制層124及び第1アルミニウム膜130が形成されることが好ましい。
前記導電性成長抑制層124を形成する前に、前記拡散バリアフィルム120上に図3の粘着金属層122を形成することもできる。この場合に、前記導電性成長抑制層124を形成した後に、少なくとも前記開口部106の側壁上に形成された粘着金属層122が露出する。この場合には、前記導電性成長抑制層124は、前記粘着金属層122に比べてはるかに多くの窒素を含むことによって、前記第1アルミニウム膜130の成長率が変わる効果が得られる。
前記上部導電体130、132が前記開口部106を十分に満たすためのさらに他の方法を、図10を参照して説明する。
図3及び図10に示すように、拡散バリアフィルム120を有する基板100に成長抑制プラズマ処理工程を行う。前記成長抑制プラズマ処理工程は、窒素を含む工程ガスを使用する。前記成長抑制プラズマ処理工程によって、前記拡散バリアフィルム120に窒素が供給されて窒素供給層126が形成される。このとき、前記窒素供給層126は、前記層間絶縁膜104の上部面上に位置した前記拡散バリアフィルム120の表面に形成されることが好ましい。すなわち、前記開口部106内の拡散バリアフィルム120に供給される窒素量は、前記窒素供給層126に供給された窒素量に比べてはるかに小さい。結果的に、前記開口部106内の拡散バリアフィルム120の窒素濃度は、前記開口部106の外部の拡散バリアフィルム120の窒素濃度に比べて小さい。前記成長抑制プラズマ処理工程は、図5及び図7を参照した前記プラズマ処理工程に比べて、プラズマパワーが低いか、又は工程時間が短いことが好ましい。これにより、前記成長抑制プラズマ処理工程は、前記層間絶縁膜104の上部面上に主に行い、前記開口部106内には、前記成長抑制プラズマ処理工程がほとんど行われない。
次に、基板100上に化学気相蒸着法により第1アルミニウム膜130を形成する。前記成長抑制プラズマ処理工程による窒素濃度の差によって、前記開口部106内での前記第1アルミニウム膜130の成長率が前記開口部106の外部での前記第1アルミニウム膜130の成長率に比べて高い。その結果、ボイド及び/又はシームを防止したまま、前記第1アルミニウム膜130は、前記開口部106の少なくとも下部を十分に満たすことができる。前記第1アルミニウム膜130上に第2アルミニウム膜132を物理気相成長法により形成する。前記第2アルミニウム膜132を形成した後の工程は、図4を参照して説明した方法と同様に行うことができる。前記成長抑制プラズマ処理工程は、前記第1アルミニウム膜130が形成される化学気相蒸着チャンバー内で行われうる。すなわち、前記化学気相蒸着チャンバー内で、前記成長抑制プラズマ処理及び前記第1アルミニウム膜130の蒸着を順次行うことができる。
前記成長抑制プラズマ処理工程を行う前に、前記拡散バリアフィルム120上に図3の粘着金属層122を形成することもできる。この場合に、前記成長抑制プラズマ処理工程によって、前記層間絶縁膜104の上部面上に形成された前記粘着金属層122に前記窒素供給層126が形成されうる。この場合にも、前記窒素供給層126は、前記開口部106内に露出した粘着金属層122に比べてはるかに多くの窒素量を有することによって、前記第1アルミニウム膜130の成長率が変わる効果を得ることができる。
上述した半導体素子の形成方法によると、前記拡散バリアフィルム120、120a、120b又は120cの一部は、プラズマ処理され、他の一部は、プラズマ処理されない。これにより、前記下部導電体102及び上部導電体130、132間に形成される前記拡散バリアフィルム120、120a、120b又は120cは、プラズマ未処理層110及びプラズマ処理層111を含む。プラズマ処理によって、前記プラズマ処理層111の炭素量が最小になり、また、前記プラズマ処理層111は、結晶状態でありうる。これによって、前記プラズマ処理層111の比抵抗が減少する。前記プラズマ未処理層110は、前記プラズマ処理層111に比べて多くの炭素量を有する。また、前記プラズマ未処理層110は、非晶質状態でありうる。これによって、前記プラズマ未処理層110は、前記プラズマ処理層111に比べて優れたバリア特性を有する。結果的に、前記プラズマ処理層111及びプラズマ未処理層110によって、前記拡散バリアフィルム120、120a、120b又は120cは、比抵抗が減少し、かつ優れたバリア特性を有する。前記下部導電体102内の金属原子及び上部導電体130、132内の金属原子は、前記拡散バリアフィルム120、120a、120b又は120cによって拡散が遮断されて互いに結合されない。これにより、優れた電気的特性を有する半導体素子を具現できる。
仮りに、金属有機化学気相蒸着法により形成された金属窒化膜の全体をプラズマ処理する場合に、金属窒化膜の比抵抗が減少する反面、金属窒化膜のバリア特性が減少する。すなわち、プラズマ処理によって金属窒化膜の全体が結晶状態に変換される。上部導電体及び下部導電体内の金属原子が金属窒化膜の結晶境界に沿って広がって互いに結合される。これにより、高い比抵抗の合金が生成されて、半導体素子の電気的特性を劣化させる可能性がある。しかしながら、本発明による拡散バリアフィルム120、120a、120b又は120cは、プラズマ処理層111及びプラズマ未処理層110をすべて含んでいる。これにより、前記拡散バリアフィルム120、120a、120b又は120cは、低い比抵抗を有し、かつ優れたバリア特性を有する。
また、前記シリコン浸漬工程によって、前記プラズマ処理層111にはシリコンが供給される。供給されたシリコンは、前記プラズマ処理層111の結晶境界に結合されうる。これにより、前記プラズマ処理層111は、比抵抗が減少し、かつバリア特性も向上する。
これに加えて、前記拡散バリアフィルム120、120a、120b又は120cを形成する前に、前記補助拡散バリア膜108を形成することができる。前記補助拡散バリア膜108によって、前記下部導電体102及び上部導電体130、132内の金属原子の拡散をさらに遮断できる。特に、前記下部導電体102が拡散係数の高い銅を含む場合に、前記補助拡散バリア膜108は、前記下部導電体102内の銅原子が前記上部導電体130、132に広がるのを最小化できる。
本発明による拡散バリアフィルム120、120a、120b又は120cのバリア特性を確認するために、実験を行った。該実験を行うために、試料1及び試料2を用意した。前記試料1のために、基板上に銅膜、タンタル膜、第1拡散バリアフィルム及びアルミニウム膜を順に形成した。前記第1拡散バリアフィルムは、3層のチタニウム窒化膜を金属有機化学気相蒸着法により形成した。前記第1拡散バリアフィルムに含まれたチタニウム窒化膜のそれぞれを蒸着した直後に、十分なプラズマパワーでプラズマ処理工程を行った。すなわち、前記第1拡散バリアフィルムは、完全にプラズマ処理された3層のチタニウム窒化膜で形成した。
これとは異なり、前記試料2のために、基板上に銅膜、タンタル膜、第2拡散バリアフィルム及びアルミニウム膜を順に形成した。前記第2拡散バリアフィルムは、3層のチタニウム窒化膜を金属有機化学気相蒸着法により形成した。前記第2拡散バリアフィルムの各チタニウム窒化膜の厚さ及び前記第1拡散バリアフィルムの各チタニウム窒化膜の厚さは、互いに同一である。前記第2拡散バリアフィルムに含まれたチタニウム窒化膜のうち、第1番目のチタニウム窒化膜を蒸着した直後に、第1プラズマ処理工程を行っており、第2番目のチタニウム窒化膜を蒸着した直後に、第2プラズマ処理工程を行っており、第3番目のチタニウム窒化膜を蒸着した直後には、プラズマ処理工程を行わなかった。前記第1プラズマ処理工程のプラズマパワーは、前記第2プラズマ処理工程のプラズマパワーに比べて低く調節した。すなわち、前記第2拡散バリアフィルムは、図8Cを参照して説明した拡散バリアフィルム120cを形成する方法により形成した。前記試料1及び試料2の前記第1及び第2拡散バリアフィルムのプラズマ処理程度を除いた残りの工程は、すべて同じ条件下で行った。
バリア特性を確認するために、前記試料1及び試料2を約400℃の温度で1時間の間に加熱した。前記試料1の加熱前後の面抵抗を測定し、また、前記試料2の加熱前後の面抵抗を測定した。実験結果、前記試料1の加熱後の面抵抗は、前記試料1の加熱前の面抵抗に対して約380%増加した。これとは異なり、前記試料2の加熱後の面抵抗は、前記試料2の加熱前の面抵抗に対して約20%増加した。これから判断すると、前記試料1の銅膜内の銅原子及びアルミニウム膜内のアルミニウム原子が互いに結合されて、高抵抗のアルミニウム−銅合金が多量形成されたことが分かる。これに反して、本発明による拡散バリアフィルムを有する前記試料2は、銅原子及びアルミニウム原子の拡散が最小になっていることが分かる。
(第2の実施の形態)
本実施の形態では、本発明による拡散バリアフィルムを含むNAND型不揮発性記憶素子の形成方法を開示する。
図11〜図14は、本発明の他の実施の形態による半導体素子の形成方法を説明するための断面図である。
図11に示すように、半導体基板200に素子分離膜(図示せず)を形成して、活性領域を限定する。前記活性領域は、一方向に並べて配列される。前記半導体基板200上にストリング選択ラインSSL、接地選択ラインGSL及び複数のワードラインWLを形成する。前記ストリング選択ラインSSL及び接地選択ラインGSLは、前記活性領域をわたって横切り、前記複数のワードラインWLは、前記ストリング選択ラインSSL及び接地選択ラインGSL間の活性領域をわたって横切る。前記ストリング選択ラインSSLは、順に積層されたゲート絶縁膜及びストリング選択ゲートラインを含み、前記接地選択ラインGSLは、順に積層されたゲート絶縁膜及び接地選択ゲートラインを含む。前記ワードラインは、順に積層されたトンネル絶縁膜、電荷格納パターン、ブロッキング絶縁パターン及び制御ゲートラインを含む。前記電荷格納パターンは、ドープポリシリコン(doped polysilicon)又はアンドープポリシリコン(undoped polysilicon)で形成されうる。これとは異なり、前記電荷格納パターンは、深い準位のトラップ(trap)を有する物質(例えば、窒化シリコン、ナノクリスタルなど)で形成されることもできる。前記ブロッキング絶縁パターンは、酸化膜又はONO膜(Oxide−Nitride−Oxide layer)等で形成されうる。これとは異なり、前記ブロッキング絶縁パターンは、前記トンネル絶縁膜に比べて高い誘電定数を有する高誘電膜(例えば、酸化ハフニウム又は酸化アルミニウムなどのような絶縁性金属酸化物等)を含むことができる。
前記ストリング選択ラインSSL、複数のワードラインWL及び接地選択ラインGSLをマスクとして使用してドーパントイオンを注入して、前記活性領域に共通ドレイン領域202d、セルソース/ドレイン領域202c及び共通ソース領域202sを形成する。前記セルソース/ドレイン領域202cは、前記ワードラインWLの両側の活性領域に形成され、前記共通ドレイン領域202dは、前記ストリング選択ラインSSL一側の前記活性領域に形成され、前記共通ソース領域202sは、前記接地選択ラインGSLの一側の前記活性領域に形成される。前記共通ドレイン領域202d及び共通ソース領域202s間に前記ストリング選択ラインSSL、複数のワードラインWL、セルソース/ドレイン領域202c及び接地選択ラインGSLが配置される。
前記半導体基板200の全面上に第1層間絶縁膜204を形成する。前記第1層間絶縁膜204をパターニングして前記共通ソース領域202sを露出させる溝(groove)を形成する。前記溝は、前記接地選択ラインGSLに平行する。前記溝を満たす第1導電膜を形成し、前記第1導電膜を前記第1層間絶縁膜204が露出するまで平坦化させて、前記溝を満たすソースライン206を形成する。前記ソースライン206は、前記共通ソース領域202sと接続する。
前記半導体基板200の全面上に第2層間絶縁膜208を形成する。前記第2層間絶縁膜208は、前記ソースライン206を覆う。前記第2及び第1層間絶縁膜208、204を連続的に貫通して、前記共通ドレイン領域202dと接続するビットラインプラグ210を形成する。前記ビットラインプラグ210は、タングステンなどを含むことができる。前記半導体基板200の全面上にモールド絶縁層212を形成する。
図12に示すように、前記モールド絶縁層212をパターニングしてビットライン溝を形成する。前記ビットライン溝は、前記ビットラインプラグ210を露出させ、前記ラインSSL、WL、GSLを横切る。前記ビットライン溝は、前記活性領域の上部に形成され、前記活性領域に平行する。図12は、前記ビットラインプラグ210の長さ方向に沿う断面図である。したがって、モールド絶縁層212が現れない。前記ビットライン溝を満たすビットライン214を形成する。前記ビットライン214は、前記ビットラインプラグ210と接続する。前記ビットライン214は、銅又は貴金属の中から選択された少なくとも一つを含む。前記ビットライン214は、前記ビットライン溝を利用したダマシン工程により形成する方法を含む。
これとは異なり、前記ビットライン214は、パターニング工程によって形成されうる。この場合に、前記モールド絶縁層212は要らない。すなわち、前記ビットラインプラグ210を形成した後に、前記第2層間絶縁膜208上に第2導電膜を形成し、前記第2導電膜をパターニングして前記ビットライン214を形成することができる。
次に、前記ビットライン214を有する半導体基板200の全面上に第3層間絶縁膜216を形成し、前記第3層間絶縁膜216をパターニングして前記ビットライン214を露出させる開口部218を形成する。前記開口部218を有する半導体基板200の全面上に補助拡散バリア膜220を形成することができる。前記補助拡散バリア膜220は、図1の補助拡散バリア膜108と同じ物質及び同じ方法により形成されうる。場合によって、前記補助拡散バリア膜220は、省略されうる。
前記補助拡散バリア膜220上に拡散バリアフィルム225を形成する。前記拡散バリアフィルム225は、図2、図5、図6A及び図6Bを参照して説明した拡散バリアフィルム120と同じ物質及び同じ方法により形成されうる。これとは異なり、前記拡散バリアフィルム225は、図2、図7、図8A、図8B及び図8Cを参照して説明した拡散バリアフィルム120a、120b又は120cと同じ物質及び同じ方法により形成されうる。これにより、前記拡散バリアフィルム225は、金属有機化学気相蒸着法による金属窒化物で形成され、また、前記拡散バリアフィルム225は、プラズマ処理層及びプラズマ未処理層を含む。
図13に示すように、前記拡散バリアフィルム225を有する半導体基板200上に物理気相成長法により導電性成長抑制層227を形成する。前記導電性成長抑制層227は、前記第3層間絶縁膜の上部面上に位置した前記拡散バリアフィルム227を覆う。また、前記開口部218の上部隅に形成された前記拡散バリアフィルム227を覆う。このとき、少なくとも前記開口部218の側壁に形成された前記拡散バリアフィルム227は露出する。前記導電性成長抑制層227は、図9の導電性成長抑制層227と同じ物質で形成されうる。
次に、前記半導体基板200の全面上に化学気相蒸着法により第1アルミニウム膜229を形成する。前記第1アルミニウム膜229は、アルミニウムを含む。前記導電性成長抑制層227によって前記第1アルミニウム膜229は、前記開口部218の少なくとも下部を十分に満たすことができる。
一方、前記導電性成長抑制層227の形成を省略し、前記第1アルミニウム膜229を形成する前に、図10を参照して説明した成長抑制プラズマ処理工程を前記拡散バリアフィルム225に行うことができる。これとは異なり、前記拡散バリアフィルム225上に図3の粘着金属層122を形成し、次に、前記第1アルミニウム膜229を形成することもできる。これとはまた異なり、前記拡散バリアフィルム225上に図3の粘着金属層122を形成し、前記導電性成長抑制層227を形成する工程又は前記成長抑制プラズマ処理工程を行い、前記第1アルミニウム膜229を形成することもできる。
次に、前記第1アルミニウム膜229上に物理気相成長法により第2アルミニウム膜231を形成する。これにより、前記第1及び第2アルミニウム膜229、231を含む上部導電体のスループットを向上させうる。前記半導体基板200にリフロー工程を行うことができる。前記リフロー工程は、前記第2アルミニウム膜231を形成する工程とインサイチューで行われうる。これとは異なり、前記リフロー工程は、前記第2アルミニウム膜231を形成した後に行われうる。前記リフロー工程によって、少なくとも前記第2アルミニウム膜231はリフローされる。
図14に示すように、前記第2アルミニウム膜231、第1アルミニウム膜229、導電性成長抑制層227、拡散バリアフィルム225及び補助拡散バリアフィルム220を連続的にパターニングして配線233を形成する。前記配線233は、前記開口部218を満たし、前記第3層間絶縁膜216上でライン状に形成されうる。前記配線233は、順に積層された補助拡散バリアパターン220a、拡散バリアパターン225a、導電性成長抑制パターン227a、第1アルミニウムパターン229a及び第2アルミニウムパターン231aを含む。
これとは異なり、前記第2アルミニウム膜231、第1アルミニウム膜229、導電性成長抑制層227、拡散バリアフィルム225及び補助拡散バリアフィルム220を前記第3層間絶縁膜216が露出するまで平坦化させて、前記開口部218を満たす導電プラグを形成することもできる。
上述した本発明の好ましい実施の形態は、本発明による拡散バリアフィルムを含むNAND型不揮発性記憶素子の形成方法を開示している。しかしながら、本発明の思想は、NAND型不揮発性記憶素子の形成方法に制限されるものではない。本発明による半導体素子の形成方法は、論理素子、ロジック素子、DRAM素子、相変化記憶素子。強誘電体記憶素子及びNOR型不揮発性記憶素子などを含むすべての半導体素子に適用されうる。
本発明の一実施の形態による半導体素子の形成方法を説明するための断面図である。 本発明の一実施の形態による半導体素子の形成方法を説明するための断面図である。 本発明の一実施の形態による半導体素子の形成方法を説明するための断面図である。 本発明の一実施の形態による半導体素子の形成方法を説明するための断面図である。 本発明の一実施の形態による半導体素子の形成方法の中で拡散バリアフィルムを形成する一方法を説明するためのフローチャートである。 本発明の一実施の形態による半導体素子の形成方法の中で拡散バリアフィルムを形成する一方法を説明するために、図2のA部分を拡大した断面図である。 本発明の一実施の形態による半導体素子の形成方法の中で拡散バリアフィルムを形成する一方法を説明するために、図2のA部分を拡大した断面図である。 本発明の一実施の形態による半導体素子の形成方法の中で拡散バリアフィルムを形成する他の方法を説明するためのフローチャートである。 本発明の一実施の形態による半導体素子の形成方法の中で拡散バリアフィルムを形成する他の方法を説明するために、図2のA部分を拡大した断面図である。 本発明の一実施の形態による半導体素子の形成方法の中で拡散バリアフィルムを形成する他の方法の一変形例を説明するために、図2のA部分を拡大した断面図である。 本発明の一実施の形態による半導体素子の形成方法の中で拡散バリアフィルムを形成する他の方法の他の変形例を説明するために、図2のA部分を拡大した断面図である。 本発明の一実施の形態による半導体素子の形成方法の中で上部導電体を形成する他の方法を説明するための断面図である。 本発明の一実施の形態による半導体素子の形成方法の中で上部導電体を形成するさらに他の方法を説明するための断面図である。 本発明の他の実施の形態による半導体素子の形成方法を説明するための断面図である。 本発明の他の実施の形態による半導体素子の形成方法を説明するための断面図である。 本発明の他の実施の形態による半導体素子の形成方法を説明するための断面図である。 本発明の他の実施の形態による半導体素子の形成方法を説明するための断面図である。
符号の説明
102 下部導電体
108 補助拡散バリア膜
113 金属窒化膜
110 プラズマ未処理層
111 プラズマ処理層
120 拡散バリアフィルム

Claims (17)

  1. 下部導電体を含む基板上に層間絶縁膜を形成するステップと、
    前記層間絶縁膜を貫通して、前記下部導電体を露出させる開口部を形成するステップと、
    前記開口部を有する基板上に金属有機化学気相蒸着法により金属窒化膜を蒸着した後に前記蒸着された金属窒化膜の上部をプラズマ処理し、前記金属窒化膜の上部に形成されたプラズマ処理層及び前記金属窒化膜の下部に形成されたプラズマ未処理層を含む拡散バリアフィルムを形成するステップと、
    少なくとも前記開口部の底面上に位置した前記拡散バリアフィルム上を除き、かつ前記層間絶縁膜の上部面上に位置した前記拡散バリアフィルム上に物理気相成長法により導電性成長抑制層を形成するステップと、
    前記拡散バリアフィルム上に前記開口部を満たす上部導電体を形成するステップと、
    前記プラズマ処理された金属窒化膜の上部にシリコン浸漬工程(silicon soaking process)を行うステップとを含むものの、
    前記導電性成長抑制層は、前記拡散バリアフィルムに比べて窒素濃度の高い金属窒化物で形成され、
    前記拡散バリアフィルムは、金属有機化学気相蒸着法による窒化金属で形成された、
    半導体素子の形成方法。
  2. 前記拡散バリアフィルムは、積層された複数の副金属窒化膜を含むものの、前記副金属窒化膜は、各々金属有機化学気相蒸着法により形成される請求項1に記載の半導体素子の形成方法。
  3. 前記拡散バリアフィルムを形成するステップは、
    前記開口部を有する基板上に前記複数の副金属窒化膜を蒸着するステップと、
    前記複数の副金属窒化膜の中から選択された少なくとも一つの副金属窒化膜を蒸着した直後に、前記選択された副金属窒化膜をプラズマ処理するステップと、を含むものの、
    前記複数の副金属窒化膜のうち、少なくとも一つの少なくとも下部は、前記プラズマ未処理層に含まれる請求項1に記載の半導体素子の形成方法。
  4. 少なくとも前記選択された副金属窒化膜の前記開口部の底面上に位置した部分の全体がプラズマ処理されるものの、前記複数の副金属窒化膜のうち、少なくとも一つは、非選択の副金属窒化膜であり、前記非選択の副金属窒化膜のうち、少なくとも一部は、前記プラズマ未処理層に含まれる請求項3に記載の半導体素子の形成方法。
  5. 前記選択された副金属窒化膜の上部が前記プラズマ処理される請求項3に記載の半導体素子の形成方法。
  6. 前記選択された副金属窒化膜のうち、少なくとも一つの第1選択された副金属窒化膜を蒸着した直後に、第1プラズマ処理が行われ、
    前記選択された副金属窒化膜のうち、少なくとも一つの第2選択された副金属窒化膜を蒸着した直後に、第2プラズマ処理が行われるものの、
    前記第1選択された副金属窒化膜の上部が前記第1プラズマ処理され、
    前記第2選択された副金属窒化膜の少なくとも前記開口部の底面上に位置した部分の全体が前記第2プラズマ処理され、
    前記第1選択された副金属窒化膜の下部は、前記第1プラズマ処理されない請求項3に記載の半導体素子の形成方法。
  7. 前記選択された副金属窒化膜をプラズマ処理した後に、前記プラズマ処理された副金属窒化膜にシリコン浸漬工程を行うステップをさらに含む請求項3に記載の半導体素子の形成方法。
  8. 前記拡散バリアフィルムは、少なくとも一つの耐火金属を含む窒化物で形成された請求項1に記載の半導体素子の形成方法。
  9. 前記プラズマ処理層は、酸素、窒素及び水素の中から選択された少なくとも一つを含む工程ガスを使用するプラズマ処理工程により処理される請求項1に記載の半導体素子の形成方法。
  10. 前記下部導電体は、銅及び貴金属の中から選択された少なくとも一つを含む請求項1に記載の半導体素子の形成方法。
  11. 前記拡散バリアフィルムを形成する前に、
    前記開口部を有する基板上に補助拡散バリア膜を形成するステップをさらに含む請求項1に記載の半導体素子の形成方法。
  12. 前記補助拡散バリア膜は、チタニウム(titanium)、タンタル(tantalum)、窒化チタニウム(titanium nitride)、窒化タンタル、チタニウム−ジルコニウム(titanium−zirconium)及び窒化チタニウム−ジルコニウムの中から選択された少なくとも一つを含む請求項11に記載の半導体素子の形成方法。
  13. 前記上部導電体は、アルミニウムを含む請求項1に記載の半導体素子の形成方法。
  14. 前記上部導電体を形成するステップは、
    前記拡散バリアフィルム上に化学気相蒸着法により第1アルミニウム膜を形成するステップと、
    前記第1アルミニウム上に物理気相成長法により第2アルミニウム膜を形成するステップと、を含む請求項13に記載の半導体素子の形成方法。
  15. 前記第1アルミニウム膜を形成する前に、
    前記層間絶縁膜の上部面上に位置した前記拡散バリアフィルムに成長抑制プラズマ処理を行うステップをさらに含むものの、
    前記成長抑制プラズマ処理は、窒素を含む工程ガスを使用し、
    前記層間絶縁膜の上部面上に位置した前記拡散バリアフィルムの窒素濃度は、前記開口部内に位置した前記拡散バリアフィルムの窒素濃度に比べて高い請求項14に記載の半導体素子の形成方法。
  16. 前記導電性成長抑制層を形成する前に、
    前記拡散バリアフィルム上に粘着金属層を形成するステップをさらに含む請求項14に記載の半導体素子の形成方法。
  17. 少なくとも前記第2アルミニウム膜をリフローするステップをさらに含む請求項14に記載の半導体素子の形成方法。
JP2008121624A 2007-05-03 2008-05-07 拡散バリアフィルムを含む半導体素子の形成方法 Active JP5520453B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2007-0043153 2007-05-03
KR1020070043153A KR100885186B1 (ko) 2007-05-03 2007-05-03 확산 베리어 필름을 포함하는 반도체 소자의 형성 방법

Publications (2)

Publication Number Publication Date
JP2008277837A JP2008277837A (ja) 2008-11-13
JP5520453B2 true JP5520453B2 (ja) 2014-06-11

Family

ID=39939819

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2008121624A Active JP5520453B2 (ja) 2007-05-03 2008-05-07 拡散バリアフィルムを含む半導体素子の形成方法

Country Status (5)

Country Link
US (1) US7816255B2 (ja)
JP (1) JP5520453B2 (ja)
KR (1) KR100885186B1 (ja)
CN (1) CN101431049A (ja)
TW (1) TWI457986B (ja)

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5025679B2 (ja) * 2009-03-27 2012-09-12 株式会社東芝 半導体装置
US8212349B2 (en) * 2009-12-29 2012-07-03 Powertech Technology Inc. Semiconductor package having chip using copper process
JP2012129465A (ja) * 2010-12-17 2012-07-05 Elpida Memory Inc 半導体装置及びその製造方法
CN102623434B (zh) * 2011-01-31 2015-02-18 北京泰龙电子技术有限公司 一种扩散阻挡层及其制备方法
CN102623435B (zh) * 2011-01-31 2015-02-18 北京泰龙电子技术有限公司 一种阻挡层及其制备方法
US20120273948A1 (en) * 2011-04-27 2012-11-01 Nanya Technology Corporation Integrated circuit structure including a copper-aluminum interconnect and method for fabricating the same
KR101806405B1 (ko) 2011-06-29 2017-12-08 삼성디스플레이 주식회사 평판 표시 장치용 백 플레인, 이를 포함하는 평판 표시 장치, 및 그 제조 방법
CN103177945B (zh) * 2011-12-20 2016-03-30 中芯国际集成电路制造(上海)有限公司 高介电常数金属栅极制造方法
CN103456678A (zh) * 2012-06-05 2013-12-18 旺宏电子股份有限公司 阻障堆叠结构及形成阻障堆叠结构的方法
US9653282B2 (en) * 2014-07-29 2017-05-16 Applied Materials, Inc. Silicon-containing substrate cleaning procedure
US9640584B2 (en) * 2014-10-02 2017-05-02 Kabushiki Kaisha Toshiba Method of manufacturing a magnetoresistive memory device
US10134629B1 (en) * 2017-09-06 2018-11-20 United Microelectronics Corp. Method for manufacturing a semiconductor structure
CN109904133A (zh) * 2017-12-11 2019-06-18 中芯国际集成电路制造(北京)有限公司 互连结构及其制造方法
US11309265B2 (en) * 2018-07-30 2022-04-19 Taiwan Semiconductor Manufacturing Co., Ltd. Methods of fabricating semiconductor devices having conductive pad structures with multi-barrier films
CN109994424B (zh) * 2019-03-26 2021-10-15 上海华力集成电路制造有限公司 用于28纳米及以下技术节点的接触孔结构中氮化钛膜的形成方法
CN113314456B (zh) * 2020-02-27 2023-01-20 长鑫存储技术有限公司 导线层的制作方法
CN112259449B (zh) * 2020-10-12 2022-08-09 上海华力集成电路制造有限公司 Nmos器件的n型功函数层及其形成方法及mosfet结构

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR960010056B1 (ko) * 1992-12-10 1996-07-25 삼성전자 주식회사 반도체장치 및 그 제조 방법
KR100218728B1 (ko) * 1995-11-01 1999-09-01 김영환 반도체 소자의 금속 배선 제조방법
US5909637A (en) * 1996-09-20 1999-06-01 Sharp Microelectronics Technology, Inc. Copper adhesion to a diffusion barrier surface and method for same
JP3208124B2 (ja) * 1998-06-01 2001-09-10 松下電器産業株式会社 半導体装置、半導体装置の製造方法、および半導体装置の製造装置
JP3651765B2 (ja) 2000-03-27 2005-05-25 株式会社東芝 半導体装置
US6271136B1 (en) * 2000-04-04 2001-08-07 Taiwan Semiconductor Manufacturing Company Multi-step plasma process for forming TiSiN barrier
JP4300259B2 (ja) * 2001-01-22 2009-07-22 キヤノンアネルバ株式会社 銅配線膜形成方法
TW578257B (en) * 2002-07-04 2004-03-01 Nat Science Council Manufacturing method of plasma-nitridated titanium-base barrier layer
KR20050009352A (ko) 2003-07-16 2005-01-25 주식회사 하이닉스반도체 알루미늄 플러그 공정을 이용한 반도체 소자의 콘택플러그형성 방법
KR100555514B1 (ko) * 2003-08-22 2006-03-03 삼성전자주식회사 저 저항 텅스텐 배선을 갖는 반도체 메모리 소자 및 그제조방법
US6958291B2 (en) * 2003-09-04 2005-10-25 Taiwan Semiconductor Manufacturing Co., Ltd. Interconnect with composite barrier layers and method for fabricating the same
JP2005150280A (ja) * 2003-11-13 2005-06-09 Toshiba Corp 半導体装置の製造方法及び半導体製造装置
KR20050122638A (ko) 2004-06-25 2005-12-29 주식회사 하이닉스반도체 반도체 소자의 금속배선 형성방법
US7470612B2 (en) * 2005-09-13 2008-12-30 Samsung Electronics Co, Ltd. Method of forming metal wiring layer of semiconductor device

Also Published As

Publication number Publication date
KR20080097821A (ko) 2008-11-06
KR100885186B1 (ko) 2009-02-23
CN101431049A (zh) 2009-05-13
US20080274610A1 (en) 2008-11-06
TWI457986B (zh) 2014-10-21
JP2008277837A (ja) 2008-11-13
TW200901289A (en) 2009-01-01
US7816255B2 (en) 2010-10-19

Similar Documents

Publication Publication Date Title
JP5520453B2 (ja) 拡散バリアフィルムを含む半導体素子の形成方法
US7256123B2 (en) Method of forming an interface for a semiconductor device
KR101378469B1 (ko) 콘택 구조물의 형성 방법 및 이를 이용한 반도체 장치의제조 방법
US6180454B1 (en) Method for forming flash memory devices
JP4364225B2 (ja) 半導体装置およびその製造方法
KR101725446B1 (ko) 반도체 장치 및 그 제조 방법
US20040178470A1 (en) Semiconductor memory device and method of manufacturing the same
JP2001111007A (ja) キャパシタ保護膜を含む半導体メモリ素子及びその製造方法
CN109285833B (zh) 具有阻挡层的集成电路器件
US20090065940A1 (en) Metal wiring of a semiconductor device and method of forming the same
JP3847683B2 (ja) 半導体装置の製造方法
KR100504693B1 (ko) 강유전체 메모리 소자 및 그 제조방법
JP2008112826A (ja) 半導体装置の製造方法
KR100524965B1 (ko) 금속 플러그의 산화를 방지할 수 있는 캐패시터 및 그제조방법
JP2002198494A (ja) 強誘電体メモリ及びその製造方法
JPH09232527A (ja) 強誘電体メモリ装置及びその製造方法
KR101060766B1 (ko) 비휘발성 메모리 소자의 제조방법
US20090321814A1 (en) Semiconductor memory device and manufacturing method of the same
US20080087926A1 (en) Ferroelectric random access memory and methods of fabricating the same
KR20040047539A (ko) 플래시 메모리 장치의 제조 방법
KR100517911B1 (ko) 하부전극과 스토리지 노드 콘택간의 오정렬 및확산방지막의 산화를 방지할 수 있는 반도체 장치 제조 방법
KR100415539B1 (ko) 반도체 소자의 제조 방법
JP4067470B2 (ja) 半導体装置の製造方法
JP2006253194A (ja) 半導体装置およびその製造方法
JP2010087350A (ja) 半導体装置とその製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20110509

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120426

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20130402

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130702

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20131203

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20140224

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20140311

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20140407

R150 Certificate of patent or registration of utility model

Ref document number: 5520453

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250