JP5491316B2 - パッケージの信頼性を高める方法、層状構造及びその製造方法 - Google Patents

パッケージの信頼性を高める方法、層状構造及びその製造方法 Download PDF

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Description

本発明は、広くは、マイクロエレクトロニクスの製造と組み立ての分野に関するものであり、より詳しくは、種々システムの構成部分及び／又は組み立ての際の接着剤硬化に由来する熱膨張率（ＣＴＥ）の不一致によって生じる、集積回路チップ／パッケージシステムにおいて、曲げモーメントを低下させる又は解消し応力を低下させる方法と装置に関する。より具体的には、本発明は、種々の構成部分の熱膨張率をマッチさせる、構成部分の間で異なる熱膨張率のコントロールを提供する、及び／又は曲げモーメントをゼロにして熱膨張率による曲げモーメントを相殺することによって、半導体チップ／パッケージのシステムを安定化・形成するアセンブリ技術に関する。
多数の電子回路部品が、例えばシリコンやゲルマニウムの１〜４ｃｍ2のチップの表面上に散りばめられる電子マイクロ回路又は「チップ」は、現在の工業技術における不可欠で必須なパーツになっている。この技術の工業的重要性は非常に大きいため、チップの性能、信頼性、使用寿命を改良するため、絶えず努力がなされている。
しかしながら、これらのチップのデリケートな構造と非常に小さいサイズは、格別に新しくて難しい技術的問題を生じさせた。熱膨張率（ＣＴＥ）、放熱、接着剤の収縮、曲げ弾性率などの巨視的スケールでは周知の物理的現象によって一般に生じるこれらの問題は、電子チップの微視的領域で顕在化する全く新しくて多くは不都合な一連の作用をもたらしている。
詳しくは、一般的なチップが、支持基材に装着されてそれに電気接続される。次いで基材がプリント回路ボードに固定される。即ち、基材は、情報処理のためにプリント回路ボード上の導体から得られた電気信号をチップに伝達する中間的機能をするだけでなく、チップから出力信号を受け、さらなる情報処理のため、これらの出力信号を別なプリント回路ボードの導体に伝える。
チップは、励起されるとかなりの熱量を発生し、これは１〜４ｃｍの面積を有するチップから５０〜１００ワットのオーダーの放熱になることがあり、チップの熱膨張とその基材の熱膨張はいくつかの極めて破壊的な作用をもたらすことがある。このような狭い領域で発生した熱を、過熱によるチップ損傷を避ける仕方でコントロールすることは、未だ十分に満足できる方法では解決されていない問題である。
例えば、熱に関係するチップ損傷の１つの原因は、拡散その他でチップに付与される回路部品の電気特性が、チップの寸法の変化とともに非常に顕著に変化し得ることにある。例えば、チップの熱膨張によって生じるこれらのチップ寸法の変化は、膨張したチップ製品を役立たないものにし、場合により、出力信号を狂わせることがある。また、これらの不都合な熱膨張作用は、基材にその周囲が固定されたチップの中央部を湾曲、屈曲、又は弓曲させ得る。この湾曲は、多くは、チップとその下地基材の間の電気接続の少なくとも一部を離れさせ、互いに分断させる。主としてこれらの理由により、チップの性能が駄目になる。
言うまでもなく、熱膨張が引き起こす電気接続の故障による回路連結の破損は、完全には回避できないにせよ少なくとも最小限にされる必要のある熱膨張の作用によるものである。
熱的に引き起こされる湾曲に原因するもう１つの破損作用に、クラックと破壊がある。この条件下において、チップは大きな範囲でクラックや破壊を起こすが、これは、チップが曲げられるとチップの最も外側の表面に引張応力が生じるためである。これらの応力は、チップの破壊強度を上回ると、チップにクラックや破壊を生じさせる。熱的作用は、チップに限られず、基材やその他のチップパッケージ用材料にも現われる。
基材は、基材材料の２〜１５枚又はそれ以上の層を積み重ねることによって形成される構造体であり、これらの層の少なくとも２つは異なる組成である。これらの層の各々が形成される材料は、極めて異なる傾向にあり、いくつかの層は例えば金属であり（例えば、銅、ニッケル、又は金）、その他の例示の層はエポキシ樹脂やガラス配合物である。これらの個々の層の熱膨張率は、それぞれかなり相異し、コントロールできない湾曲や熱による基材表面の変形を招き、これは、回路使用の際にチップに及ぼされるだけでなく、基材の製造に必要な高温によっても基材に及ぼされる。
好ましくは、チップを支持してチップとプリント回路ボードの間に電気接触を形成する基材表面は、全ての使用条件下で「平滑」であるべきである。事実として、基材そのものが十分に「平滑」でなければ、チップと基材の間に電気接触を形成できないことが示されている。
また、熱膨張が関係する作用とは別に、所望の程度の基材平滑性が損なわれる他の原因もある。これらの熱膨張が関与しない平滑性低下の１つは、層を形成するプロセスにおいて、個々の層の厚さを完全にはコントロールできないことで現われる。これらの個々の層の厚さの変動は、別な製造ロット間だけでなく、同じ層の異なる部分又は領域でも、標準的又は好ましい厚さから逸脱する。個々の層の厚さのこれらの変動は、基材内の熱膨張率（ＣＴＥ）の局所的変化に帰因し、基材のひずみに結びつくこともある。
これらの微視的条件下での平滑性の評価基準を確立し、それによって、工業的に受け入れられる平滑性の変動と受け入れられないものとを区別するため、いくつかの基準が確立されている。第１に、チップの装着とパッケージのための「平滑性」は、単位面積あたりの最大高さと下側偏差の比として定義され、工業的に実施されており、平面からの最大許容偏差は２．５μｍである。さらに、全体のチップパッケージやチップパッケージ構成部分についての平滑性のひずみ又は低下のその他の工業的に受け入れられた基準があり、全体のチップパッケージについて６〜８ミルを超えるひずみは工業的に受け入れられない。これは達成が難しい目標であるが、所方の基材層の厚さの変動が±１５％にも及ぶことがあるにもかかわらずチップパッケージ工業が満たさなければならない目標である。
これらの曲がりや屈曲の問題を解決する又は少なくとも対処する検討において、チップパッケージ工業は２つの全く相対する方向に動いてきた。厚さが約４０ミル以上のセラミック基材が使用されている。これらの厚さの基材は、支持された基材に対して非常に大きいため、チップの曲がりは生じない。
もう１つの相対する工業的アプローチは、本質的に非常に薄い、例えば厚さ約２ミル以下のフィルムである基材を使用することであった。これらの薄い基材フィルムは変形し、圧縮応力、表面不規則性などの殆ど全てを吸収し、「ブリスター」又は「シュリンクラップ」パッケージがパッケージされる物の形状に自ら一致すると同様な仕方で、チップを本質的に平滑で変形されていない状態のままにする。
ちなみに、上記のもの以外のチップ曲がりの原因もあることに留意すべきである。１つの例示としての熱に関与せずに製造に関係する曲がりの原因は、チップを基材に固定してチップとその表面の間の電気接続を安定化させるための、チップとその対応基材の相対する表面の間に施される接着剤アンダフィルによるものである。チップの直ぐ下のこの基材領域（ダイ区域と称されることが多い）の電気接続は、一般に、ハンダ付けされた接続である。この点において、これらの接続のハンダは、ダイ区域内の電気接続を弱くし破壊する経時的な劣化を受ける。ハンダ接続におけるこの劣化には多くの原因があり、これらの原因の１つは、チップとその基材の間の相対的運動によって引き起こされる疲労である。ハンダ付け接続の間のダイ区域の中の空間に接着剤（通常はエポキシ樹脂接着剤）を充填することは、チップを基材に結合させ、ハンダ付け接続の劣化の原因としての相対的運動を低下させるが、接着剤はある不都合な副作用をもたらす。例えば、硬化又は剛直化するとき、接着剤は不都合な構造的応力のさらなる箇所になる。硬化した接着剤は収縮し、ハンダ付け接続を圧縮下に置き、これらの圧縮力により、チップや基材にさらに別の曲がり運動を与える。
曲がりや曲げモーメントに対処するためのこれらの技術は、いろいろな原因の中で大なり小なりの成功を収めていることは明らかであり、それらは厚さ約４０ミル以上の大きい基材又は厚さ約２ミル以下の薄いフィルムの基材であり、２ミルを上回る厚さで４０ミルよりも薄い中間範囲の基材についての同様な問題を解決する示唆はしていない。
この中間範囲の基材は、チップに適度の平滑性を維持させるには薄過ぎる。また、これらの中間範囲の基材は、いろいろな原因による曲げモーメントの全てを吸収し、割合に厚いチップがその組み合わせを構造的に支配して全ての重要なチップを平滑に維持するには厚過ぎる。事実として、この中間範囲の基材は、曲げ応力をそれらのそれぞれのチップに伝達し、それによって、上記に概説したチップ曲げ応力の困難性を増大するには格好の基材である。しかしながら、これらの構造的制約にもかかわらず、この中間的な厚さの範囲のチップ基材に対して大きな商業的要論がある。
チップパッケージを完成させるため、チップは通常基材の中央に取り付けられる。チップと基材の組み合わせを強化するためのリングが、多くの場合、接着剤によって基材に接着又は固定され、接着剤は基材の縁に施され、チップを取り付ける前又は後でリング中央の中でチップを本質的に包囲する。リングは、チップの周りにフレームを形成し、リングの内側周辺はチップの対応エッジから間隔を設けられ、リングの高さはチップのそれよりも若干高い。この仕方において、基材に結合されるリング表面の反対のリング表面に接着されるリッド又はカバーは、チップの対応するダイ区域の上に間隔を設けられて位置し、チップの上側表面とリッドの相対するダイ区域表面の間にギャップを残し、これは後に熱伝導性材料で充填される。
熱膨張率、接着剤の収縮、平滑性の不規則さ、及び上記に考察したひずみ、反り、変形のその他の原因は、リングとリッドに本質的に同様な力を与える。従って、市場性のあるチップパッケージを製造するためには、問題とされる工業的実情や標準で規定される許容できる平滑度の中にチップとチップ部品の平滑度を維持するように、とりわけ２ミル〜４０ミル、中でも５ミル〜２５ミルの厚さの基材を有するチップについてのこれらの不都合な応力や曲げ作用が回避され、又は少なくともコントロールされ抑えられるべきである。
本発明は、熱的に安定で、高い構造的完全性を有し、種々のパッケージ構成部分の間に生じる熱応力を相殺するアセンブリ技術とその得られた生産品に関する。このことは、一部においては、パッケージ基材上に取り付けられる強化リングの熱膨張率が基材と随意のリッドの熱膨張率にマッチするようにパッケージを設計することによって達成される。また、強化リングを接着するために使用される特定の接着剤が、その熱膨張率が基材、リング、リッドのそれにマッチするように選択される。さらに、基材は、その熱膨張率がチップのそれと、また、強化リングのそれとも少なくともある程度マッチするように設計される。
１． 接着剤の封入
例えば、チップパッケージの曲がりは、リッドに１以上のスロット又は孔を形成することにより、大きく低下させることができる。この１つ以上のスロットは、チップ、基材、リッドの間のダイ区域、及びチップエッジとリング内壁の間の空間に形成されるチップを囲む空隙と流体との連絡を形成する。接着剤が、孔を通してこの空隙に注入される。この仕方によって、チップは注封又は封入され、同時に接着剤は下部を満たす。チップを全支持構造体に接着することは、チップ構造体をより大きい基材、リング、及びリッドの組み合わせに効果的に一体化させる。即ち、大きい規模で、上記の熱的又は機械的影響の１つ以上の下での曲げから、結合されたチップが保護される。
同様に、リッド中のスロットと独立して又は組み合わせて、基材もしくはリング又はその双方に１つ以上のスロット又は孔が形成され、チップを囲む空隙と連通させることができる。基材又はリングの孔を通して導入された接着剤は、リッドのスロットを通して入れられた接着剤と同じ仕方で、チップの曲がりの問題を軽減させる。ここで、１つ又は２つだけのスロットから空隙に接着剤を流入させるのが好ましいことが分っている。２つより多いスロットから空隙に接着剤を流入させると、特にチップの下の接着剤に泡を生じさせ、最も不都合な結果をもたらすことがある。
２． 選択的に積み重ねられた基材の層
次に基材に関して、先に、基材は２〜１５枚の層又はそれ以上の層を積み重ねることによって形成されることができ、これらの層の少なくとも２つは異なる材料であると述べた。この点において、曲がりに影響する主な層は、基材の外側表面である。ここで、本発明の顕著な特徴により、例えば銅の層のような厚さと平滑度が最も慎重にコントロールされ得る材料を外側層に使用し、さらに、次第に大きい製造公差を示す層を中心の方に漸次内側に付加することによって、曲がり作用が顕著に低下され、例えば、ある例における曲がりは、本発明のこの特徴の実施により約４００μｍから１５０μｍ未満まで低下した。
この仕方で基材層を積み重ねることにより、基材の全体的な曲がりは回避され、少なくともチップ使用において通常現われる温度範囲で、不都合な曲がり現象は概ね解消される。
さらに、本発明のこの原理は、基材に用途を有するだけでなく、リングやリッドの構造にも適切に適用されることができる。
３． 単位面積あたりの構成のコントロール
個々の層の厚さのコントロールは、所望の厚さから±１５％にも及んで変動し得ることを前述した。これらの厚さの変動は、基材の、又は上記のような他のチップパッケージの構成部分のさらなる曲がりを生じさせる。また、種々の層が、層の異なる箇所で異なる組成を有することがある。このことは、別個な伝導性（conductive）経路を形成するための、金属層のパターン化の結果として生じることがある。ここで、本発明をさらに特徴づけるプロセスによって製造されたチップは、曲げ応力の価値ある低下を提供することができる。本発明のこの特徴にしたがうと、チップパッケージの構成部分（基材は例示のもの）が、小さな単位の領域に分割される。構成部分の外側表面の方に次第に近づく各層の単位面積構成から分析され、各単位面積下の基材の対称面から同じ距離の層の部分の全てが、同じ材料の実質的に同じ量を含むかどうかを測定する。それぞれの層が調節・制御され、単位面積内の各相対する層に存在する同じ材料の量がほぼ同じ量のチップパッケージ構造部分を作成し、それにより、全体的に低い曲がりを有する構造を提供する。
４． ダイ区域の熱膨張率コントロール
チップパッケージ技術のマイクロコスムにおける熱膨張率メカニズムの慎重な分析と、本発明のもう１つの特徴によると、予想される作動温度の範囲でチップ平滑性を維持する見地から、ダイの直ぐ下の基材の熱膨張率が非常に重要なことが分った。基材と上部チップのダイ区域の中で熱膨張率の不一致があると、不都合で潜在的な破壊をもたらす曲げ又は電気接触の剪断応力が、チップとチップ−基材電気接続に加わるであろう。ここで、本発明の明確な特徴が、基材ダイ区域の熱膨張率をチップのそれに近づける一方で、チップパッケージの平均熱膨張率、より具体的には基材の平均熱膨張率を、パッケージされたマイクロチップが取り付けられる回路ボードの熱膨張率にマッチさせることにより、この問題を解決する。
本発明のこの特徴は、基材とチップの間の熱膨張率の相対的相違を低下させ、それによって、チップの曲げ応力、ハンダ接続の剪断、疲労を生じさせる熱膨張の差異を回避する。即ち、チップと基材のダイ区域は、ほぼ同じ熱膨張率を享有し、温度が変化しても一緒に膨張・収縮する。一緒に膨張・収縮することにより、従来、チップに曲げや反りを生じさせ、ハンダ接続に剪断力を与えていたチップと基材ダイ区域の間の相対的動きは解消される。さらに、基材と付帯チップパッケージの平均熱膨張率をプリント回路ボードの熱膨張率にマッチさせることにより、チップパッケージとプリント回路ボードの間の相対的運動、付随の曲げ応力、剪断力もまた抑えられる。
５． 選択的な熱膨張率の調節
熱に帰因する曲げ応力にさらに対処するため、本発明は、材料の１つの層の熱膨張率を別な層のほぼそれに選択的に調節する新規な技術をさらに提供する。この特徴ある構造は、マトリックス層に形成された任意の予め決められた所望の形状の２つ以上の溝、窪み、又は孔を有する。これらの孔又は箇所は、マトリックス層の熱膨張率とかなり異なる熱膨張率を有する別な材料で満たされる。加熱すると、孔の中の材料は、その箇所が設けられた周囲マトリックスと異なる速度と範囲で膨張する。この異なる膨張は、少なくともそれぞれの箇所の付近でマトリックス層に応力を生じさせるが、マトリックスの周囲部分を押している膨張した孔のフィラー材料の合計の作用は、マトリックス層の実際の熱膨張率を高める。マトリックスに形成されるその箇所の数と配置を適切に選択し、ある制限の中で１種以上のフィラー材料を選ぶことによって、マトリックス層又は層の一部が、所定の熱膨張率を呈するように調節されることができる。
また、孔の表面に接着する適当な材料でマトリックスの孔を満たすことによって、本発明の実施によりこの逆の結果を得ることもできる。即ち、マトリックスの孔を満たす材料が縮む（マトリックスに比較して）程度の適当な温度を与えると、その材料によってマトリックスに及ぼされる力は、本発明にしたがって処理されていないマトリックスよりも、大きい程度でマトリックスを引き締める。この結果、このように処理されたマトリックスは、ベースのマトリックス材料の熱膨張率と大きく異なることができる熱膨張率による収縮性を収得する。
チップパッケージに本発明のこの特徴を与えると、基材層は、ダイ区域に選択された数と分布の孔が提供されることができる。周囲マトリックスと異なる熱膨張を有する材料で満たされたこれらの孔は、上に位置するチップの熱膨張率に近づける目的で、ダイ区域のマトリックスの全体的熱膨張率に近い。ここで、マトリックスの周囲の近くとリングの下に、マトリックス孔とフィラー材料の異なる組み合わせを選択し、マトリックス層のこの部分の全体的熱膨張率が、上に位置するリングの熱膨張率に近いことを可能にさせる。孔の数、層の中でのそれらの分布、これらの孔のフィラー材料を適切に選択することにより、本発明の実施によって、マトリックスの熱膨張率を調節することができ、それによって、チップ曲がりと曲げ応力の双方をほぼ無くすることができる。
６． チップパッケージのリッドの熱膨張率の調節
言うまでもないが、チップは、チップを適切に機能させ続けるためには熱が放散される必要がある非常に集中した熱源であり、極端な場合には、全く機能しなくなる。リッドの表面積の大部分にわたってチップで発生した熱を放散させる目的で、チップからリッドのダイ区域に熱を伝えるための熱伝導性インターフェイスを、チップと上部リッドの間のダイ区域に適用することができる。本発明に使用するのに適当な典型的なインターフェイスは、米国特許第5545473号（発明者J．G．Ameenら、発明の名称「熱伝導性インターフェイス」、1996年８月13日発行）に記載されている。
リッドのダイ区域にチップが結合されるべきこれらの態様において、チップの熱膨張率とリッドの熱膨張率の差によって生じる応力と曲がり作用が、ここでも重要になる。通常、チップパッケージのリッドは、銅又はアルミニウムで形成される。あるいは、アルミニウムと炭化ケイ素、又は銅と炭化ケイ素その他の低熱膨張率強化材の組み合わせが使用可能であった。本発明のもう１つの大きな特徴によると、例えば、アルミニウムは２３ＰＰＭ／℃の熱膨張率を有することが認識される。このため、リッドの異なる部分でアルミニウムと炭化ケイ素の比を調整することにより、純アルミニウムの２３ＰＰＭ／℃から純炭化ケイ素の３．７ＰＰＭ／℃までの範囲の所定の熱膨張率が調整可能である。
この知識に基づき、リッドの隣接部分に結合されるチップの熱膨張率にマッチさせる目的で、高い炭化ケイ素と低いアルミニウムの濃度組成がダイ区域に形成されることができる。ここで、リングに結合されるリッドの周辺部分は、異なるアルミニウム／炭化ケイ素の割合である。この場合、リッドの周辺部分におけるアルミニウムと炭化ケイ素の相対的濃度は、リッドの平均熱膨張率が、基材／ダイの組み合わせの平均熱膨張にマッチするように選択される。この技術により、チップとリッドのダイ区域の間、リングとリッドのリングに結合される部分の間の相対的運動、及び熱膨張の関数としての結果的な曲がりは回避され、各チップパッケージの構成部分が本質的に平滑性を維持しながら、ダイ又は接着剤の境界の応力を下げることを可能にする。
アルミニウムと炭化ケイ素の所望の濃度（即ち、２つだけのあり得る材料）は、いくつかの仕方で調節可能である。本発明をさらに特徴づけるこれらの技術の１つは、リングの外側寸法と同じ寸法の多孔質体を用意する。この成形体は、ダイ区域とほぼ同じ寸法を有する多孔質炭化ケイ素の厚みのある中央コアを有する。この成形体の縁における１つ以上の周囲の窪みは、リングの熱膨張率にある程度マッチする炭化ケイ素の濃度を確立する。溶融アルミニウムは、本質的に多孔質炭化ケイ素マトリックスの中に拡散し、アルミニウムと炭化ケイ素の相対的割合は、それぞれの下に位置する構成部分の各熱膨張率にマッチするように、成形体の端から端までで変化する。この仕方において、リッドの周辺の熱膨張率は、所定の値（例えば、リングの熱膨張率）に近い。このように、本発明のこの特徴の実施によって、リッドに非常に様々の熱膨張特性が与えられ、これらの特性は、リッドのダイ区域の熱膨張率をチップの熱膨張率に、また、リッドの周辺の熱膨張率をリングのそれにマッチさせる。
７． 熱膨張率の相殺
本発明のさらなる特徴は、基材からチップに及ぼされ得る曲げモーメントを打ち消し又は相殺し、それによって、基材とチップの間の相対的運動を解消し、従って、この相対的運動が生じさせ得るチップのそれに関係する曲げを回避する。本発明のこの特徴のある態様において、活性チップと同じ熱膨張率又は類似の熱膨張率を有する電気的に不活性の構成部分又は受動的な電気部品（例えば、キャパシタ、抵抗体、誘導子）が、電気的活性チップが接続される側と反対の基材の側で、基材の露出したダイ区域表面に接続される。電気的活性チップと、電気的受動又は不活性エレメントは、双方とも本質的に同じ熱膨張率を含有するため、双方のチップの熱膨張はほぼ同じである。基材に対するこれらのチップの相対的運動は、同じであっても基材の反対側であり、それによって、そうしなければ生じるであろう何らかのチップに関係する曲げモーメントを効果的に打ち消す。この態様において、電気的活性チップは、適度に平滑なままである。
本発明のこの特徴のもう１つの態様は、基材のダイ区域に強化材を挿入し、デバイスの作動温度範囲にわたって、基材のその部分が、基材のその部分の上に直接装着されたチップに対して曲がることを防ぐ。このように装着されると、強化材は、一般に、チップのダイ区域における不都合な基材の曲がりを克服する。
このように、本発明の原理にしたがうと、チップのパッケージ部品の間の相対的運動による起こり得る破壊作用を解決する方法と装置が提供される。ここで、本発明の範囲は、本願の請求の範囲によってのみ限定される。
本発明の原理を採用したチップ／パッケージシステムの平面図である。 図１の線II−IIにそって得られた、図１のチップ／パッケージシステムの断面図である。 図１のチップ／パッケージシステムのパッケージ構成部分の縦断面図である。 パッケージの各層の各格子内の材料含有率を分析するための格子パターンを示すパッケージの一部の平面図である。 図３の線Ｖ−Ｖにそって得た水平断面図である。 図３の線VI−VIにそって得た水平断面図である。 多数の予めラミネートされた孔を示す、パッケージを作成するために使用される層の縦断面図である。 誘導性層と外側伝導性層（conductive layer）を備えた、予めラミネートされた積層の有孔層の縦断面図である。 誘導性層からの材料が多数の孔に流入してそれらを満たす、ラミネート後の図８の積層の縦断面図である。 穿孔の代わりに層に溝を入れられ、ラミネート前にフィラー材料を充填された、別な態様の縦断面図である。 孔が所望のパターンで形成された有孔層の平面図である。 熱膨張率の異なる領域を有するリッドを作成するために使用されるプレフォームの側面図である。 溶融金属を図１２のセラミックプレフォームの中に圧力浸透させるための、型の中のプレフォームを示す断面図である。 成形後の完成したリッドの側面図である。 リッドの残部と異なる熱膨張率を有するインサートを受け入れるための、中央に開口部を有するリッドの側面図である。 図１５のXVI−XVIにそって得られた図１５のリッドの縦断面図である。 図１５と図１６に示されたリッドを完成するために使用されるインサートの側面図である。 チップと反対のパッケージの下側に取り付けられた膜擬ダイを示す断面図である。 本発明の１つの態様に使用されるｅＰＴＦＥマトリックスの結節とフィブリルの下部組織を示す走査型電子顕微鏡（ＳＥＭ）写真である。 本発明のもう１つの態様に使用されるｅＰＴＦＥマトリックスの結節とフィブリルの下部組織を示すＳＥＭ像である。
１． 接着剤の封入
本発明のより完全な理解のために、図１と図２を参照すると、チップ／パッケージシステム10は、第１と第２の相対する平面14と16を有するパッケージ12を備える。集積回路チップ18は、ハンダバンプ又はボール20によって、パッケージ12の表面14に接続可能である。ハンダボール20は、パッケージ12とチップ18との機械的及び電気的接続を形成する。
相対する表面24と26を有する束縛リング22が、接着剤層28によって、パッケージ12に結合される。束縛リングは、チップ装着キャビティ30を画定する中央に配置された四角い開口部を有する。一般に、束縛リングは、パッケージを強化し、チップ取付の前後でのパッケージの取扱いを容易にさせ、パッケージ12の熱膨張率（ＣＴＥ）がチップ18のそれと一致しない場合に生じる熱的に引き起こされた曲げモーメントを抑える。束縛リング22の厚さは、チップ18の対応寸法よりも若干大きい。
相対する表面34と36を有するリッド32は、接着剤層38によって束縛リング22に結合される。リッド32の内側表面38は、チップ18の上側表面から間隔を設けられる。リッド32、束縛リング22、及びパッケージ12の外側周辺は同じところにあり、四角形を形成する。特定の態様において、四角形は各辺が３３ｍｍである。ここで、四角形の構造が使用されることが多いが、パッケージが四角形の形状であることは必須ではない。また、３３ｍｍのサイズは１つの態様であり、別なサイズが採用されてもよい。
電子デバイスに装着されるとき、チップ／パッケージシステム10は、ハンダボール42によってプリント回路ボード（ＰＷＢ）40に装着される。ハンダボール20と同様に、ハンダボール42は、パッケージとプリント回路ボード40の間の電気的・機械的接続を提供する。
好ましくは、パッケージ12とプリント回路ボード40の双方が、交互に配置された誘導性層と導電性層の多層ラミネートからなる。有機物の好ましい誘電性材料と、好ましい導電性材料は、下記により詳しく説明する。
パッケージ12とチップ18の間の機械的接続を強化するために、チップ18の下側表面とパッケージ12の上側表面の間に接着剤アンダーフィルが施された場合、チップ／パッケージのアセンブリに問題が生じる。接着剤が硬化して縮むとき、パッケージ12はひずみやすく、チップ18はパッケージ12に接続されているため、曲げモーメントがチップ18に加わることがある。この曲げモーメントは、十分に大きければ、チップを破損させ、チップに形成された回路や部品を壊し、及び／又はチップとパッケージの間のハンダボール接続を損なうことがある。
本発明の１つの局面は、リッド32をチップ18の上側表面に機械的に接続する接着剤でチップ装着キャビティ30を充填することによって、曲げモーメントに対処する又は解消することである。接着剤は、リッド32が束縛リング22に適所に結合された後、チップ装着キャビティ30に導入される。
接着剤は、開口部44を通して液体状態で施され、この開口部は、好ましくは、チップ／パッケージシステム10の４辺の１つに平行に形成された細長いスロットである。適用技術の１つの例として、開口部44の中に延ばした針によって液体接着剤が施されることができる。針の先端をハンダボールの近くに置き、スロットのある開口部44にそって先端を前進させながら、先端からアンダーフィル接着剤を出す。接着剤は毛管作用によって移動し、チップ18の下側表面とパッケージ12の上側表面の間の領域を覆う。
アンダーフィル接着剤が施された後、アプリケーター又は針の先端が、リッド32の下側表面38とチップ18の上側表面の間のスペースの近くに置かれ、再度、スロットのある開口部にそって先端を前進させることにより、毛管作用が接着剤をこのスペースに引き込むことができる。
図２に示すように、全体のチップ装着キャビティが接着剤で充填され、又は単に、チップ18と、リッド32及びパッケージ12の表面の間のスペースが充填されることもできる。開口部44の代わりに、又はそれに付加して、パッケージに開口部46が形成されることもできる。全キャビティ30が充填されるべき場合、開口部44又は46が、チップ18の外辺のいずれか１つに平行である必要はない。
開口部46は、スロットではなく、孔が妥当である。また、接着剤の充填の際に空気を逃がすために、キャビティに接着剤を充填するときに２つの開口部があることが一般に好ましい。２つの孔はリッドに形成されることができ、又は、図２に示したように、１つがリッドに形成されてもう１つがパッケージに形成されてもよい。
チップの結合面に接触する接着剤は同時に硬化するため、また、接着剤はチップ18をその反対側で構造体に接続するため、接着剤収縮とチップ片面の熱膨張率の不一致によって生じる曲げモーメントは、熱収縮と他面の熱膨張率の不一致によって生じる曲げモーメントによって相殺される。
曲げモーメントの相殺と解消に併せて、パッケージ12とリッド32は、相対する曲げモーメントが同等で逆ではないように、２つの構成部分の熱膨張率がほぼマッチすべく選択された材料からなる。
キャビティ30に導入される接着剤は、熱伝導性であることが好ましく、チップ18で発生した熱がキャビティ30からリッド32（同様に、熱伝導性材料からなることが好ましい）に移動することを保証するためである。
接着剤層28と38は、任意の適切な接着剤からなることができ、例えば、限定されるものではないが、エポキシ接着剤、耐湿性で１５０℃を上回る温度に耐え得る接着剤で含浸された多孔質基材、耐湿性で１５０℃を上回る（好ましくは２００℃を上回る）温度に耐え得る接着剤−フィラーの混合物で含浸された多孔質基材、耐湿性で１５０℃を上回る（好ましくは２００℃を上回る）温度に耐え得る接着剤−導電性粒子の混合物で含浸された多孔質基材（例えば、Ａｂｌｅｓｔｉｋ（登録商標））が挙げられる。接着剤層28と38は、同じ材料又は異なる材料からなることができる。Ａｂｌｅｓｔｉｋ ＥＣＦ５６４とＥＣＦ５６４Ａ導電性エポキシ、ＧｏｒｅＢｏｎｄ Ｍ６など、いくつかが市販されている。オーバーフィルとアンダーフィルの接着剤は、Ｈｙｓｏ１４５２６０のようなＳｉＯ2含有液体エポキシであることもできる。また、アンダーフィル接着剤は、ハンダその他の金属系結合剤であることもできる。接着剤として使用されるその他の適切な材料は、下記に説明する。
接着剤層28と38に使用される接着剤は、好ましくは、シート状であるが、キャビティ30に充填される接着剤は、好ましくは、液体状である。ここで、シート状接着剤は、液体材料で置き換えることができ、キャビティ30の液体材料は、少なくともチップ18とリッド32の間の領域については、シート状材料で置き換えることができる。
２． 選択的に重ねられた基材層
図３は、図１のチップ／パッケージシステムに使用されることができる、パッケージ12のラミネート構造の縦断面図である。本発明の特徴にしたがうと、外側層56と78に例えば各層が厚さ約２０μｍの金属層を用い（これらの材料は、メーカーの厚さ許容公差が最少限であり、通常金属層である）、製造許容公差が次第に大きくなる材料（通常、誘電性層）を外側層48と50から中央又はコア層52（例えば、厚さ３５μｍの銅）を段階的に(progressively)付加することにより、熱膨張の観点から全基材がバランスする。また、バランスはこのようなものであり、このため、曲がり、チップへのその破壊的作用（図３に示していない）、又はチップと電気接触を形成する可能性は大きく克服される。
チップ作動の通常範囲内で有意な熱的曲がりを呈しない適切な基材を形成するための層の組み合わせは、図３に示すように、ハンダマスク層48からの順序で、対称面が通るコア層52の導電性銅中央の方に内側に、
ａ）２０μｍのＣｕ／Ｎｉ／Ａｕ層56の導体、
ｂ）４４μｍのシアネートエステル−エポキシ−ｅＰＴＦＥ（ＣＥ／Ｅ−ｅＰＴＦＥ）層58の誘電体、
ｃ）９μｍのＣｕ層60の導体、
ｄ）５０μｍのビスマレイミド−トリアジン（ＢＴ）−エポキシ／ガラス層62の誘電体、
ｅ）１８μｍのＣｕ層64の導体、
ｆ）４４μｍのＣＥ／Ｅ−ｅＰＴＦＥ層66の誘電体、
を備える。
例えは、ＣＥ／Ｅ−エポキシ−ｅＰＴＦＥ層58は、次のようにして調製し、即ち、５．９５ポンドのＭ−３０（チバガイギー社）、４．０７ポンドのＲＳＬ１４６２（シェルレジンズ社）、４．５７ポンドの2,4,6-トリブロモフェニルを末端とするテトラブロモビスフェノールＡカーボネートオリゴマー（ＢＤ−５８）（グレートレイクス社）、１３６ｇのビスフェノールＡ（アルドリッチ社）、２３．４ｇのＩｒｇａｎｏｘ１０１０、ミネラルスピリット中のＭｎ ＨＥＸ−ＣＥＭの１０％溶液の１８．１ｇ、及び８．４０ｋｇのＭＥＫを混合することによってワニス溶液を作成した。このワニス溶液を２つの別な容器の中で２０重量％と５３．８重量％にさらに希釈した。この２つのワニス溶液を別な含浸槽に注ぎ入れ、ｅＰＴＦＥウェブを、１つの含浸槽に通して直ぐ後に別な含浸槽に続けて通した。均一性を保証するため、ワニスを絶えず攪拌した。含浸させたウェブを、直ちに加熱オーブンに通し、全て又は殆ど全ての溶媒を除去し、接着剤を部分的に硬化させ、ロール上に回収した。このｅＰＴＦＥウェブは、図１１に示したように、例えば、２５μｍ、４０μｍのような任意の所望の厚さを有することができる。２５μｍの厚さの材料は、単位面積あたり１１．２〜１３．８ｇ／ｍ2の重さを有した。
図３に示すように、層の同じ対応する列が、外側層50とコア層52の間に提供される。これらは、誘電性層68、伝導性層70、誘電性層72、伝導性層74、誘電性層76、伝導性層78を備える。銅層60と、対称面54の反対側の対応する銅層74は、ＣＥ／Ｅ−ｅＰＴＦＥ層（銅層よりもかなり大きい製造上の厚さの公差を有する）とＢＴ−エポキシ／ガラス層の間に挿入されていることに注意すべきであり、これは、装置、即ち、導体用の回路（ＣＥ／Ｅ−ｅＰＴＦＥ層よりも大きい製造上の厚さの公差を有する）トレースが、真の銅層ではなくて、銅導体のパターンだからである。本発明のこの局面での原理、即ち、より良好にコントロールされた厚さの材料は、パッケージ12の外側の方に配置され、厚さのコントロールの程度が比較的少ない層はコア52の近くに配置されるという原理は、場合により破られるが、これは、ＣＥ／Ｅ−ｅＰＴＦＥ層66について理解できるように、ミクロチップパッケージの主要な電気的ニーズを満たすためである。
銅層54、70、64の厚さは慎重にコントロールされることができ、ＢＴ−エポキシ／ガラス層とＣＥ／Ｅ−ｅＰＴＦＥ層の厚さも、銅層と同等ではないが慎重にコントロールされることができるため、ＢＴ−エポキシ／ガラスとＣＥ／Ｅ−ｅＰＴＦＥの間に銅を挿入することは、基材12の熱膨張応答を悪化せず、基材12の合計としての熱膨張を抑えるのにより役に立つ。従って、本発明のこの局面の原理的特徴は、製造許容公差（及び、所定の層の厚さから相違して基材12の全体的な熱膨張応答を悪化させる可能性）が、ＣＥ／Ｅ−ｅＰＴＦＥ層66（全ての層の中で最高の熱膨張率を有し、基材12の他の層材料よりも高い）についてはより大きいことを特徴とする。
上記に説明した原理にしたがって層を配置する必要があるが、その他の適切な層材料が、図３に示したものと置き換えられてもよい。例えば、一般的な誘電性材料であるＦＲ４（又は任意の適切な誘電性材料）の層が、図３に示したＢＴ−エポキシ／ガラス層に置き換えられてよい。また、ラミネートされたパッケージ12を形成するのに、より多くの又はより少ない数の層が採用されてもよい。
本発明のこの局面の実施による、基材11の機械的特性の改良をより明確に説明するため、次の表を参照されたい。
GPa＝109パスカル、１パスカル＝１Ｎ／ｍ2
基材12を形成する層の組成を、上記のように、別な公知の基材層材料で置き換えることによって変更させることができるが、基材の内側層として、最も大きい製造厚さ許容公差（通常、誘導体）を有する層を配置しても、本発明によって提供される改良性能が得られることは明らかである。
以上から明らかなように、ラミネート式基材又はパッケージ12の個々の層の配置は、寸法コントロール、高い曲げ剛性、基材内での熱膨張率の適合性を得るように選択的になされる。即ち、基材内の熱膨張率の差異を回避するために、対称面の相対する側の層が同じ材料からなり、同じ厚さを有することが重要である。ラミネートされた基材の外側層に金属層を配置することが望ましいだけでなく、曲げ剛性を高めるには、外側金属層を内側金属層よりも薄くすることが望ましい。
３． 単位面積の組成コントロール
本発明のもう１つの局面は、２つの層の熱膨張率がマッチすることを保証するために、相対する層の相殺操作が行われるべきかどうかを判断するため、各層の材料組成を分析することである。
例えば、図３と図４に関して、伝導性層60は、回路を形成するために金属が除去された領域を有する、パターン状の層である。金属が除去された層60の領域においては、対称に配置された伝導性層74の対応領域は、異なる金属分を有し、２つの層60と74の間に熱膨張率の局所的な相違をもたらす。熱膨張率の差異は曲がりをもたらすことがある。相違するが対称的に相対する層に多少の金属が堆積されたような、堆積によって形成された層についても同じことがあてはまる。
本発明の１つの局面は、１つの層の材料含有率を分析し、次いで材料含有率をマッチさせるように相対する層を変化させることである。図３と図４に関して、基材12が、単位面積の正方形80の列に分割される。これらの正方形は、例えば１ｍｍ2である。この正方形80は、パッケージの全層にわたるスペースに広がり、１つの層の各正方形は、対称の相対する層に同等領域を有する。
正方形の列のそれぞれの正方形の各々の境界の中にある基材12の各層の組成が分析され、問題とする単位領域の各層の中で、これらの材料の各々の材料と濃度を特定する。
各層の中の材料のこの濃度又は分布は、層の設計ファイルのオリジナルデータより、又は層のマスクワークの分析によって求められる。例えば、図３と図４に示すように、銅層60と74は、上記のように、真の層ではなく、電気コネクター用の適切な導体を形成するためのパッケージ12の中の導体の分布である。この状態をより的確に説明するため、図５を参照すると、図３の断面Ｖ−Ｖの平面図を示す。
図５に示すように、「層」60を含む銅導体は、基材12の全領域には延在せず、銅の小さい不均一な又は不均等に分布した部分を占めるに過ぎなく、その領域では、層60を構成する銅導体によって覆われずに、基材12の平面領域のこれらの部分でＢＴ−エポキシ／ガラス層62が露出する。
次に、図６は、銅の電気導体74の不均等で不均一な分布と、層60の銅の量に比較し、層74を形成する導体の銅の若干多めの量を示す。
この仕方において、層の中の単位面積あたりの例示の銅濃度が明らかにされることができる。図６に示すように、層60と74の各々の共通単位領域80の中の銅の調節された濃度は同じでなく、これは、これらの層に与えられる電気回路の要件のためである。それにもかかわらず、層60の電気不活性銅ストリップ60Aと、層74から除去された電気的に不要の銅部分74Aは、２つの銅の電気回路層60と74の間で適切なバランスを形成するのである。同じ基材層材料の濃度をバランスさせることにより、基材12の曲がりはかなり抑えることができる。この目的のためのバランスは、対称面から同じ距離にある、相対する層のペアに同じ濃度又は同じ空隙を形成することと定義される。
例えば、層60（図５）の中の銅の量をバランスさせて比較層74の中の銅の量に近づけるため、電気不活性の銅のストリップ60Aが、ＢＴ−エポキシ／ガラス層62の表面に付加される。あるいは、層74を形成する電気導体から、電気的に不要な銅74Aの等価量が除去されることにより、相対的な銅濃度がバランスされることができる。
当然ながら、現実の実施においては完全なバランスはあり得ない。本発明の目的のためのバランスは、回路の電気的要件が満たされる一方で、物理的構造としての層の各々の銅濃度の間の均一性を出来るだけ近く形成することを可能にする程度で達成される。１つの相対する層のペア、例えば層60と74の間でアンバランスが存在すると、このアンバランスは、同等で反対の曲げモーメントを形成するように、第２のペアの例えば64と70の層を故意にアンバランスさせることによって相殺されることもできる。
意図する目的を達成するために上記の仕方のいずれかの１つ以上を利用してバランスを強制することも、当然ながら本発明の範囲内である。
電気導体層60と74に関して本発明の特定の例を説明したが、本発明の目的において定義されるバランスは、銅について上記に説明したプロセスを用い、Ｃｕ／Ｎｉ／Ａｕ層56、ＣＥ／Ｅ−ｅＰＴＦＥ層58、ＢＴ−エポキシ／ガラス層62に含まれる成分の範囲内で追求されることも必要である。
この仕方において、単位面積の四角形80によって画定される単位面積の四角形の各々の中の層の間で、成分濃度の全体的バランス、又は同等性を確立することにより、曲がりその他の不都合な熱膨張による曲げモーメントは、大幅に削減される。
層の成分材料の濃度を操作することによる技術は、基材12に限定されるものではなく、リッドや束縛リングなどのチップ／パッケージシステムのその他の構成部分の全部又は一部に首尾よく適用されることができる。
上記の本質的意義は、相対する層の熱膨張率が局所的にマッチされることである。即ち、ラミネート構造の相対する層に同じ材料を使用したとき、互いに重なる領域（共通領域を意味）は、２つの層の一方もしくは他方、又は両方を交替することによって、ほぼ同じ量の材料を有する。この交替は、材料の付加（例えば、堆積）又は材料の除去（例えば、エッチング）の形態であることができる。この効果は同じであり、即ち、個々の対称的にマッチした層の長さと幅で熱膨張率の勾配を調整(account)することにより、パッケージの信頼性が高められる。
４． ダイ区域の熱膨張率コントロール
再び図１と図２に関して、チップ18のような集積回路チップは、一般に、パッケージ12のような非セラミック材料からなる下地パッケージに比較して実質的に異なる熱膨張率（ＣＴＥ）を有するシリコンのような材料からなる。これらの熱膨張率の相違は、チップ18をパッケージ12に取り付けるハンダボール接続に応力を与える。
この問題の解決は、２つの異なる熱膨張率であって、１つはプリント回路ボード（ＰＷＢ）40のそれにほぼマッチして他方はチップ18のそれにほぼマッチする熱膨張率を有するパッケージを作成することを含む。言い換えると、チップ18の熱膨張率は、チップ18の直ぐ下にある基材12の部分12Aの熱膨張率にほぼマッチされる。
一般に、チップ18は有機物パッケージよりも低い熱膨張率を有するため、パッケージの部分12Aは、基材の周囲領域よりも低い熱膨張率を有する。しかしながら、このことは、条件が逆転できないと言うことではなく、別な又は異なる構成部分を装着するために、中央領域は周囲領域よりも高い熱膨張率を有することができる。
中央に異なる熱膨張率を形成するため、パッケージ12のチップ装着領域12Aは，種々の仕方で達成されることができる。１つは、材料そのものが異なる熱膨張率を提供するように選択され、中央領域に多層構造で種々の材料を使用することである。チップ18の下のパッケージ12の部分l2Aに層状の材料（例えば、銅、モリブデン、インバール）の組み合わせが選択され、チップ18とパッケージ12の双方の通常の作動温度範囲にわたって、チップ18の熱膨張率に類似であるが全体的に高い合計熱膨張率を領域12Aに提供する。この仕方において、チップ18と基材12の間の不都合な相対的運動が大きく解消される。
チップ18の熱膨張率にパッケージ12の部分12Aの熱膨張率を近づけるることで、また、本発明にしたがうことにより、全パッケージ12の平均熱膨張率が、パッケージ12とその取付チップ18が結合されるプリント回路ボード40の熱膨張率にマッチされるはずである。プリント回路ボード40の熱膨張率を、パッケージ12とチップ18の総計熱膨張率に本質的に近似させ得ないことは、プリント回路ボード40とパッケージ12の間に、熱が起因する曲げ・剪断モーメントの発生をもたらすことがある。このようにして生じたプリント回路ボード40とパッケージ12の間のアンバランスな力はチップ18に伝達され、これが、上記の不都合な状態でこの曲がりと相対的なモーメントに結びつき、例えば、ハンダ付け電気接続やパッケージとプリント回路ボード40の間の電気接続に剪断を及ぼす。同様な状態で、パッケージ12とプリント回路ボード40の間に電気接続を形成するために使用されたハンダボール40が、不都合な剪断事象に曝される。本発明のこの局面の典型的な態様において、調整されるべき次の構成部分と例示の熱膨張率特性は以下の通りである。
従って、チップ18の下のパッケージ12の領域l2Aは、例えば６〜１０ＰＰＭ／℃のような、２〜３ＰＰＭ／℃の範囲まで出来るだけ近い熱膨張率を享有することができる。また、パッケージ12の総計又は平均熱膨張率は、プリント回路ボードの熱膨張率に近づくために、１６〜１７ＰＰＭ／℃の範囲にあることができる。
ここで、α＝ｘ面とｙ面で空間的に変化するパッケージ12の熱膨張率
α＝全パッケージ12の平均熱膨張率
パッケージのチップの下の部分にいろいろな熱膨張率を使用することは、フリップチップパッケージ、又はパッケージとプリント回路ボードの間の周囲のボールグリット列コネクターを採用する上で特に適する。図２に見られるように、ハンダボールは、チップキャビティ30の下部領域のプリント回路ボード40とパッケージ12の間には使用されない。この理由は、チップ18の熱膨張率にマッチさせるために下げられた、パッケージ12の領域12Aの間で熱膨張率の不一致が存在するであろうためである。ここで、プリント回路ボード40とチップ／パッケージの組み合わせの間の相対的運動が、特殊な応用において調整されるならば、チップ18の一部又は全部がハンダボール42と同居することができる。
上記に例示し説明した態様は、主として、２つの明確に異なる領域と２つの明確に異なる熱膨張率を有する基材に関するものであったが、特にマルチチップモジュール（ＭＣＭ）のようなパッケージ上にマルチチップを装着する場合、いくつかの追加の領域が適用されることもできる。また、チップ装着領域は、中央に位置する必要はなく、パッケージの実質的に全ての領域に配置されることができる。
５． 選択的な熱膨張率の調節
パッケージ12のいろいろな領域がいろいろな熱膨張率を有することが望まれる場合、例えばパッケージの熱膨張率を２つの異なる構成部分にマッチさせることを試みるとき、パッケージ12を形成する層状構造を物理的に変更することによって熱膨張率を変化させることができる。
図７に関して、コア層82の一方の表面86から他方の表面88までコア層を貫く複数の横に配向した孔84を含めるため、コア層82が、ドリル、エッチングその他によって加工される。コア層82は、図３のコア層52に相当する１つであり、層52と同様に、コア層は一般に銅からなる。
図８において、コア層82は、２つの誘電性層90と92の間に重ねられて示されている。一般に、層のラミネーションアセンブリは、さらに、誘電性層90と92のそれぞれ相対する側に配置された伝導性層94と96を備えることができる。
誘電性層が、プレスする直前にＢ段階である有機材料からなる場合、誘電性材料は、図９に示したように、孔に流入してそれを満たす。コア層82は、このため、その中に全体に分配された誘電性材料を有する銅マトリックスを備えた複合材料となる。この誘電性材料は、銅よりも高い熱膨張率を有し、このため、コア層の熱膨張率は、孔84が存在すると高められる。
あるいは、孔84は、パッケージの熱膨張率に所望の作用を与えるため、ラミネーションの前に何らかの材料で満たされることもできる。例えば、割合に低い熱膨張率を有するフィラーが、液体として孔84を満たすことができ、ラミネーション工程にコア82を供する前に固化させることができる。
別な態様として、図１０を参照して、コア層98が、機械加工、エッチングその他で加工され、所望の熱膨張率変化を与えるように選択されたフィラー材料102で充填される１つ以上の溝100を形成することもできる。より低い熱膨張率のフィラーは、コア98の熱膨張率を下げることができ、より高い熱膨張率のフィラーは、コア98の熱膨張率を高めることができる。
孔、溝、その他の仕方が使用されるにおいて、コアは、任意の公知技術の例えばレーザー穿孔、機械加工、打ち抜き、エッチングなどで加工することができる。また、この加工は、必ずしも、ラミネートされたパッケージのコア層に形成されず、誘電性又は伝導性の任意の層に形成されることができる。
コア層を越えて層に加工を施す場合、対称の等価層が同様に変更される必要がある。例えば、図３において、孔が形成されて伝導性層64の中に満たされた場合、対称的に相対する伝導性層70の同じ位置に、同じパターンの孔と同じフィラーが使用されなければならない。
図１１に示すように、熱膨張率の局所的な変化が必要な場所に、割合に密に詰まった配置で、コア層82に格子状パターンで孔84が配置されることができる。例えば、チップ18の下の領域でパッケージ12の熱膨張率をマッチさせるため（図２）、コア層82に、コア層を覆うチップ装着領域で孔をパターン形成することができる。次いでその孔に、その領域のパッケージの熱膨張率を増加又は低下させる材料を充填することができる。
６． チップパッケージのリッドの熱膨張率調節
上記のように、チップ18は、１ｃｍ°〜４ｃｍ°のオーダーであることができるが、場合により１００ワットものかなりの熱量を発生する。チップ18の電気特性の劣化やさらには破壊を回避するために、チップ18が許容温度内で作動を続けることができるように、この熱を発散させる何らかの手段を提供する必要がある。
チップ18によって発生した熱をリッド32に常に放散するように、重要な放散機能を与えるため、本発明の１つの局面において、アミーンらの米国特許’４７３に記載のタイプのペーストとその特許に記載のペースト誘導体を用いると、チップ18をリッド32に接続する体積に、適切な熱伝導性と熱膨張率がマッチする接着剤を提供することが見出された。
本発明のさらなる原理にしたがい、マッチしない熱膨張率特性によって生じる曲がりの程度を抑える目的で、リッド32の熱膨張率を今度はチップ18の熱膨張率に近似させ、さらに、かなり相違する束縛リング22とパッケージ12の熱膨張率に近似させることが、リッド32の材料組成の操作による。
上記のように、従来技術のリッドは、一般に、アルミニウム又は銅から作成されるか、あるいは、アルミニウム又は銅を炭化ケイ素又はその他の低熱膨張率強化マトリックスに付加して作成される。例えば、アルミニウムは２３ＰＰＭ／℃の熱膨張率を有し、純粋な炭化ケイ素は３．７ＰＰＭ／℃の熱膨張率を有する。このため、リッド32は、純粋な炭化ケイ素の３．７ＰＰＭ／℃と純粋なアルミニウムの２３ＰＰＭ／℃の範囲の任意に設定された熱膨張率を享有できる可能性がある。
本発明によると、リッド32が熱的・物理的に接触するチップ／パッケージ10の異なる構成部分とマッチするためには、熱膨張率の異なる領域を設けられるべきであることが確認された。このことは、いろいろな仕方で達成されることができる。例えば、リッド32は、炭化ケイ素とアルミニウムを含む金属マトリックス材料からなることができる。材料の濃度は、リッドの所望の２つの領域の熱膨張率を達成するように変化させることができ、特に、チップ18に位置的に対応するリッドの中央領域は、リッド32の周囲領域よりも低い熱膨張率を有する構成にされ、好ましくは、束縛リング22より高い熱膨張率にマッチする熱膨張率にされる。
２つの領域の熱膨張率のリッドは、次の仕方で作成されることができる。図１２に関して、プレフォーム104は、炭化ケイ素粉末又はウィスカーからなる。プレフォームはプレスされて所望の形状にされるか、又は機械加工又は切断されてその所望の形状を形成することができる。所望の形状は、中央領域106が外側領域108と110よりも厚い寸法を有するものである。プレフォーム104は、標準的な粉末金属冶金技術を用いて作成可能である。
次いでプレフォーム106は、型の中に入れられ、溶融アルミニウムを加圧含浸される。図１３に示すように、型ダイ112と114は、プレフォームの中央領域にほぼ隣接し、外側領域の周りに空隙を形成する。加圧含浸の後、図１４に示すように、仕上げられたリッド116は、パッケージ12にフィットする所望の全体的形状を有するが、中央領域は、比較的高い濃度の炭化ケイ素を有し、中央領域は比較的低い熱膨張率を有することができる。具体的には、低めの熱膨張率は、チップのそれにほぼマッチし、これは約２．６であり、一方でより高い熱膨張率のアルミニウムを高めの濃度で有する外側領域は、束縛リングのそれにほぼマッチするように設計される。
束縛リングに結合されるリッドの周囲部分は、リングの熱膨張率に近づくように、高めのアルミニウムと低めの炭化ケイ素の濃度を有するべきであるため、リッドを形成する炭化ケイ素の周囲部分にアルミニウムを吸収させるにおいて、リッドの中央部分よりもこの周囲領域に割合に多めのアルミニウムが添加される。リッドの各部分に相対的濃度を選択することによって、リッドの平均熱膨張率は、パッケージ12の平均熱膨張率と、チップ18の異なる平均熱膨張率にマッチする。リッドにおけるこの相対的なアルミニウムと炭化ケイ素の濃度の操作は、ミクロチップパッケージと構成部分が実質的に平坦性を維持する一方で、ダイ又は接着剤境界に及ぼされる応力を減らすことを可能にする。
炭化ケイ素プレフォームの大きい中央部分は、本質的に多孔質であり、仕上げられたリッドの異なる領域において、アルミニウムと炭化ケイ素の比を確定する。前述のように、炭化ケイ素に対するアルミニウムの多めの濃度は、リングの付近に必要である。これらの濃度は、プレフォームの中にアルミニウムを溶解させ、プレフォームの外側領域の上又は下の空隙を充填することによって達成される。この仕方において、１つの領域のリングと別な領域のチップの熱膨張率に近づく熱膨張率を与えるアルミニウムと炭化ケイ素の濃度が提供される。
その結果、本発明の実施を介して、リッドのある部分の熱膨張率が、リッドの対応部分に結合されたチップ／パッケージシステム10（図１）の別な構成部分の熱膨張率特性に本質的にマッチするように形成されることを可能にする。
上記に炭化ケイ素／アルミニウムの系を説明したが、異なる領域に異なる熱膨張率を呈するリッドを形成するように、その他の材料が使用されることもできる。また、単一の粉末状材料のセラミックや金属を使用し、異なる圧縮力を適用することによって、異なる領域で熱膨張率を変化させることもできる。例えば、中央領域が、外側領域よりも高い又は低い理論密度を有することができ、ある場合に、熱膨張率の十分な差異を提供することもできる。この場合、粉末状材料は、熱膨張率の所望の差異を与えるように、選択され及び／又は混合されることができる。
別な態様が図１５〜図１７に示されており、ここでは、リッド118が中央開口部120を有するように作成される。インサート122が、開口部120にフィットするサイズにされる。インサート122は、リッド118を形成するのに使用される材料と異なる熱膨張率を有する材料からなる。特に、リッドの中央領域に比較的低い熱膨張率が望まれる場合、中央領域がチップを覆う場合のように、インサートは、リッドの残部よりも低い熱膨張率を有する材料から作成されることができる。
図１５〜図１７の態様を実施するため、リッド118は、単一片から作成されて中央開口部120が機械加工されることができ、あるいは、リッドが粉末の金属又はセラミックから作成されるように、開口部が一体に形成されることもできる。インサートは、同じ技術で形成されることができ、例えば、アルミニウムを含浸された炭化ケイ素プレフォームを含んでなることもできる。任意の割合で、インサートの熱膨張率はチップのそれにマッチするように特別に作成され、また、リッド118の熱膨張率は束縛リングのそれにマッチするように特別に作成されることができる。
また、リッドの中央領域における炭化ケイ素のより高い濃度は、所望のリッドの同じ寸法を有する低密度の多孔質炭化ケイ素プレフォームを除去することによって達成可能である。この中央キャビティの中に、高密度の多孔質炭化ケイ素のスラグが入れられ、キャビティを充填する。このプレフォームをアルミニウムで含浸した後、高めの炭化ケイ素濃度の中央領域と、低めの炭化ケイ素濃度の周囲領域を有するリッドが得られる。
７． 熱膨張の相殺
次に図１８に関し、チップ124が、ハンダボール128によってパッケージ126に装着されて示されている。束縛リング130は、パッケージ126の上側表面に装着されている。
チップ124とパッケージ126の間の熱膨張率の相違により、チップ124に作用してチップの平坦性を潜在的に損なう曲げモーメントが発生する。チップ124がシリコンであって、パッケージが、本願で説明する材料からなる薄い有機物誘電性層を使用したものであれば、材料の相違による熱膨張率の相違は大きい。
本発明によると、パッケージにチップを結合させる前に、パッケージ126の下側表面に偽ダイ132が結合される。偽ダイ132は、チップ124に熱膨張率がマッチし、とりわけアンダーフィル接着剤が硬化するときにチップ／パッケージ取付によって発生する曲げモーメントに対抗する。即ち、偽ダイ132は、チップ取付の際に、モーメントを反対の曲げモーメントで相殺する。
偽ダイ132は、シリコンからなることができるが、チップ124に類似の熱膨張率を呈するその他の材料も使用可能である。ここで、それはチップ124の正反対に配置されるべきである。また、曲げモーメントに抵抗するように厚めに作成されるならば、シリコンチップを覆う異なる熱膨張率を有する材料が使用されてもよい。例えば、アルミニウムは約９の熱膨張率を有するが、同じ作用を得るのに十分に厚くされるならば、使用可能である。
本発明のもう１つの局面は、偽ダイをパッケージに接着によって結合させ、同時に、チップ124とパッケージ126の間の領域にアンダーフィル接着剤を施すことである。両方の接着剤の同時硬化は、偽ダイの曲げモーメントが、アンダーフィルの接着剤の収縮によって生じる曲げモーメントを相殺することを保証する。
偽ダイ132は、受動的強化材であることができるが、パッケージ上に形成されたコンデンサーのような電気部品の形態を取ることもできる。また、偽ダイは、品質管理に不合格の実際のチップであることもでき、あるいは、コンデンサー、抵抗、インダクタンスのような「受動的」部品と称されることが多い１つ以上の回路部品であることもできる。ここで、重要な点は、受動的部品が、マイクロチップパッケージの予想される作動温度の範囲にわたって、チップによって生じる熱膨張率と本質的に同じであって但し方向が逆の、熱膨張が引き起こす曲げモーメントを提供すべきである。
この仕方において、さもなければチップや基材をひずませる又は反らせて、同等であるが基材の反対側に及ぼす力が、実質的に互いに相殺することができる。これらの等しくて反対の力の間のバランスの物理的結果は、互いに打ち消し合い、それによって、チップを本質的に平坦に維持することを可能にする。
下記の表は、電気的受動部品として使用される種々の材料に実験的に現れた結果を例示する。
各種材料の効果
150℃から25℃に冷却したときの反り、応力、臨界傷サイズ
ダイ区域とミクロチップのパッケージを平坦に維持するのに、いろいろな強化材によって与えられる改良の例示するため、下記の表に注目されたい。
各種ダイ区域強化材の作用（チップ取付の前）
−工業的有用性−
上記の本発明の態様の各々は、マイクロチップパッケージを形成する個々の構成部分の間の相対的な動きを本質的に除去、コントロール、又は低下させることにより、この相対的な動きの源を制約することなく、改良されたマイクロチップパッケージに大きく寄与する。即ち、熱膨張に起因するひずみ、異なる基材層の製造公差による反りなどによって、マイロチップパッケージの構成部分間の相対的動きの各々と、このような動きの不都合な結果は、かなりの程度で回避される。
上記のように、接着剤28と38はいろいろな接着剤材料であることができる。１つの態様において、接着剤はフルオロポリマー材料を含み、例えば、多孔質ポリテトラフルオロエチレン（ＰＴＦＥ）であり、特には、Ｇｏｒｅ社の米国特許第３９５３５６６号に教示の押出及び／又は延伸膨張ＰＴＦＥである。この材料は、一般に、米国特許第３９５３５６６号にしたがってその元の長さの少なくとも２〜４倍に伸長された多孔質延伸膨張ＰＴＦＥである。この伸長によって生じた気孔は、充填材料が２つの構成部分の間に押し込められるとき、生来的な空気の逃げ場として作用する。また、延伸膨張ＰＴＦＥの性質により、構成部分のパーツの間の熱膨張率の相違により生じた応力は、伝導性層がそれらの間に配置されるならば、伝導性層に開放されることができる。
適切な境界組成物には、約５０〜６０体積％の固形分のＺｎＯ、ＢＮ、その他の非伝導性で良好な熱伝導性のフィラーを含むＰＴＦＥが挙げられる。最終的な生産品は、所望の適合性の程度を得るように、４：１、３：１、又は２：１の比で延伸膨張されることができる。前述のように、延伸膨張プロセスによって生じた気孔の存在は、仕上生産品の適合性に寄与し、この材料が２つの平行なプレートの間に配置されて一緒に圧力を受けたとき、捕獲空気を逃がすのに役立つ。これらの材料は、任意の適切な形状に作成されることができ、例えば、５〜１５ミル（０．１２７〜０．３８１ｍｍ）の範囲の厚さを有する薄いテープである。
本発明に使用するのに適切なもう１つの組成物は、１〜４０μｍの粒子サイズを有する銅やニッケルのような金属粉末を充填したＰＴＦＥである。２モードや３モードの分布が、このような材料の詰まりを与え、例えば、４０〜４５μｍの粒子を混合した１〜５μｍの粒子である。これにより、高い充填密度を可能にし、適合性を損なうことなく、熱伝導性の増加もまた得られる。仕上られた充填材入りＰＴＦＥに対する金属の全体積割合（空気を含む）は２０〜９０％の範囲である。仕上げられた材料17と56は、接着剤とフィラーの混合物を吸収した又は含浸された多孔質マトリックス系としての材料であることができる。
本発明のもう１つの態様において、接着剤17と56は、基材の元の気孔体積に多量のフィラーと熱可塑性又は熱硬化性接着剤を吸収し、加熱させて接着剤を部分硬化させ、Ｂ段階組成物を形成した不織基材としての多孔質マトリックスである。基材は、フルオロポリマー、例えば、米国特許第３９５３５６６号、同４４８２５１６号（いずれも本願で参考にして取り入れられている）の多孔質延伸膨張ポリテトラフルオロエチレン材料である。望ましくは、平均流量気孔サイズ（ＭＦＰＳ）は、最大粒子の約２〜５倍又はそれ以上であるべきであり、フィラーのそれの約２．４倍を上回るＭＦＰＳが特に好ましい。ここで、平均流量気孔サイズと平均粒子サイズの比を１．４より高いように選択して得られる適当な組成物も、本発明の範囲内である。また、最小気孔サイズと平均粒子サイズの比が少なくとも０．８より大きい、又は最小気孔サイズと最大粒子サイズの比が少なくとも０．４より大きいとき、許容できる組成物が調製可能である。ＭＦＰＳと粒子サイズの比は、Ｍｉｃｒｏｔｒａｋ（登録商標）ＦＲＡ型粒子分析装置を用いて測定することができる。
あるいは、相対的な気孔と粒子のサイズを測定するための別なメカニズムが、最小気孔サイズが最大粒子サイズの約１．４倍以上であるとして計算されることもできる。
延伸膨張フルオロポリマー基材の他に、多孔質延伸膨張ポリオレフィンの例えば超高分子量（ＵＨＭＷ）ポリエチレン、延伸膨張ポリプロピレン、ペースト押出と、犠牲フィラー、多孔質の無機又は有機フォーム、微細多孔質セルロースアセテートを混和することによって調製されたポリテトラフルオロエチレンが使用されることもできる。
多孔質基材は、少なくとも３０％、好ましくは少なくとも５０％、最も好ましくは少なくとも７０％の初期空隙体積を有し、空隙の中に熱硬化性又は熱可塑性接着剤樹脂と微粒子フィラーのペーストの含浸を容易にし、同時に全体的な複合材料の脆性と粒子の沈降を防ぐために融通性のある強化を提供する。
フィラーは、Ｍｉｃｒｏｔｒａｋ（登録商標）型式ＦＲＡの粒子分析装置で分析した場合、粒子の集合を形成し、ヒストグラムによって最大粒子サイズ、最小粒子サイズ、及び平均粒子サイズを表示する。
接着剤に混和されるべき適切なフィラーには、限定されるものではないが、ＢａＴｉＯ3、ＳｉＯ2、Ａｌ2Ｏ3、ＺｎＯ、ＺｒＯ2、ＴｉＯ2、沈降したゾルゲルセラミックの例えばシリカ、チタニア、及びアルミナ、非伝導性炭素（カーボンブラック）、及びこれらの混合物が挙げられる。特に好ましいフィラーはＳｉＯ2、ＺｒＯ2、ＴｉＯ2そのもの、又はこれらと非伝導性炭素との組み合わせである。最も好ましいフィラーは、米国特許第４７０５７６２号に教示の蒸気金属燃焼プロセスによって製造されたフィラーであり、限定されるものではないが、例えば、本質的に充実、即ち中空球でなく、均一な表面曲率と高度な球形性を有する、ケイ素、チタン、アルミニウムから得られるシリカ、チタニア、アルミナの粒子である。
フィラーは、シリル化剤によって及び／又はカップリング剤使用によるような接着剤マトリックスに反応する薬剤を使用することによってフィラーを疎水性にする周知の技術により処理されることができる。適切なカップリング剤には、シラン、チタネート、ジルコネート、及びアルミネートが挙げられる。適切なシリル化剤には、限定されるものではないが、官能性シリル化剤、シラザン、シラノール、シロキサンを挙げることができる。適切なシラザンには、限定されるものではないが、ヘキサメチルジシラザン(Huls H730)とヘキサメチルシクロトリシラザン、シリルアミドの例えばビス（トリメチルシリル）アセトアミド(Huls B2500)、シリルユリアの例えばトリメチルシリルユリア、及びシリルイミダゾールの例えばトリメチルシリルイミダゾールが挙げられる。
チタネートカップリング剤は、テトラアルキル型、モノアルコキシ型、配位型、キレート型、第４塩型、ネオアルコキシ型、シクロヘテロ原子型によって例示される。好ましいチタネートには、テトラアルキルチタネート、Ｔｙｚｏｒ（登録商標）ＴＯＴ〔テトラキス(2-エチル-ヘキシル)チタネート〕、Ｔｙｚｏｒ（登録商標）ＴＰＴ〔テトライソプロピルチタネート〕、キレート化チタネート、Ｔｙｚｏｒ（登録商標）ＧＢＡ〔チタンアセチルアセチルアセトネート〕、Ｔｙｚｏｒ（登録商標）ＤＣ〔チタンエチルアセトアセトネート〕、Ｔｙｚｏｒ（登録商標）ＣＬＡ（デュポン社の所有）、モノアルコキシ（Ｋｅｎ−Ｒｅａｃｔ（登録商標）ＫＲＶＴＴＳ）、Ｋｅｎ−Ｒｅａｃｔ（登録商標）、ＫＲ５５テトラ（2,2-ジアリロキシメチル）ブチル、ジ（ジトリデシル）ホスフィットチタネート、ＬＩＣＡ（登録商標）３８ネオペンチル（ジアリル）オキシ、トリ（ジオクチル）ピロ-ホスフェートチタネートが挙げられる。
適切なジルコネートは、Ｋｅｎｒｉｃｈカタログの２２頁に詳しく記載されている任意のジルコネートであり、とりわけＫＺ５５-テトラ(2,2-ジアリロキシメチル)ブチル、ジ（ジトリデシル）ホスフィットジルコネート、ＮＺ−０１−ネオペンチル（ジアリル）オキシ、トリネオデカノイルジルコネート、ＮＺ−０９−ネオペンチル（ジアリル）オキシ、トリ（ドデシル）ベンゼン-スルホニルジルコネートが挙げられる。本発明に使用可能なアルミネートには、限定されるものではないが、Ｋｅｎｒｉｃｈ（登録商標）、ジイソブチル（オレイル）アセトアセチルアルミネート（ＫＡ３０１）、ジイソプロピル（オレイル）アセトアセチルアルミネート（ＫＡ３２２）、及びＫＡ４８９が挙げられる。
上記の他に、例えば、ジビニルベンゼンやジビニルピリジンのような架橋したビニルポリマー、又は最初に非常に高い希釈率（ＭＥＫ中の０．１〜１．０％の溶液）で施される開示された任意の熱硬化性マトリックス接着剤のサイジングのようなある種のポリマーが使用可能である。また、ジクミルペルオキシドのようなある種の有機過酸化物がフィラーと反応されることもできる。
接着剤そのものは熱硬化性又は熱可塑性でよく、ポリグリシジルエーテル、ポリシアヌレート、ポリイソシアネート、ビス-ドリアジン樹脂、ポリ（ビス-マレイミド）、ノルボルネンを末端とするポリイミド、ポリノルボルネン、アセチレンを末端とするポリイミド、ポリブタジエン及びその官能化コポリマー、環状オレフィンポリシクロブテン、ポリシロキサン、官能化ポリフェニレンエーテル、ポリアクリレート、ノボラックポリマーとそのコポリマー、フルオロポリマーとそのコポリマー、メラミンポリマーとそのコポリマー、ポリ（ビスフェニルシクロブタン）、及びこれらの配合物又はプレポリマーを挙げることができる。上記の接着剤は、難燃性や高められた靱性を付与するように、それらを相互に配合されることもでき、又は別なポリマーや添加剤を配合されることもできると理解すべきである。
本願において、平均流量気孔サイズと最小気孔サイズは、それらの値を直接提示するＣｏｕｌｔｅｒ（登録商標）ポロメロターＩＩ（英国のＬｕｔｏｎにあるコールターエレクトロニクス社）を用いて測定した。平均粒子サイズと最大粒子サイズは、マイクロトラック光散乱粒子サイズ分析器の型番ＦＲＡ（米国ペンシルバニア州のノースウェールズにあるＬｅｅｄｓ ＆ Ｎｏｒｔｈｕｐのマイクロトラック部門）を用いて測定した。平均粒子サイズ（ＡＰＳ）は、粒子の５０％がそれよりも大きい値と定義される。最大粒子サイズ（ＬＰＳ）は、マイクロトラックのヒストグラムで最大の検出可能な粒子と定義される。あるいは、最大粒子サイズは、マイクロトラックＦＲＡが１００％の粒子がそれを通過したと決定したときの最小点と定義される。
一般に、接着剤とフィラーの誘電体の調製方法は、(a)潤滑されて押出されたプレフォームを、小さな粒子と接着剤が空隙又は気孔体積の中に自由に流れ込むことを可能にするのに十分な微細構造まで伸長することによって、ポリテトラフルオロエチレンシートを延伸膨張する、(b)例えば熱硬化性又は熱可塑性材料のポリマーとフィラーからペーストを作成する、(c)浸漬、コーティング、圧力供給によって、延伸膨張ポリテトラフルオロエチレンのような高度に多孔質の足場の中に接着剤とフィラーのペーストを吸収させることを含む。
表１は、基材の平均流量気孔サイズ（ＭＦＰＳ）と粒子サイズの関係の効果を示す。平均流量気孔サイズ（ＭＦＰＳ）と最大粒子サイズの比が１．４以下であると、劣った結果が見られる。この場合、均一な複合材料が観察されず、フィラー粒子の殆どは、微細多孔質の基材に均一には侵入しない。平均流量気孔サイズ（ＭＦＰＳ）対最大粒子サイズの比が約２．０を上回ると、均一な複合材料が得られる。また、平均流量気孔サイズ対最大粒子サイズの比が大きい程、均一な分散系が微細多孔質基材の中に入り込む相対的な割合が高い。
例１
２８１．６ｇのＴｉＯ2（TI Pure R-900、デュポン社）を、ＭＥＫ中の難燃化されたジシアンアミド／2-メチルイミダゾール触媒のビスフェノールＡを基剤とするポリグリシジルエーテル(Nelco N-4002-5,ネルコ社）の２０重量％溶液中に混ぜ入れることによって微細な分散系を調製した。均一性を保証するため、この分散系を絶えず攪拌した。延伸膨張ポリテトラフルオロエチレン（ＰＴＦＥ）の小片をこの樹脂混合物の中に浸した。可撓性のある複合材料を得るため、このウェブを張力下で１６５℃にて１分間乾燥した。このようにして得られた部分硬化した接着剤複合材料は、５７重量％のＴｉＯ2、１３重量％のＰＴＦＥ、及び３０重量％のエポキシ接着剤を含んだ。この接着剤シートの数層を銅箔の間に配置し、真空を利用した液圧プレスにより２２５℃の温度で９０分間６００ｐｓｉでプレスし、次いで圧力下で冷却した。これにより１９．０の誘電率を有する銅ラミネートが得られ、１００μｍ（０．００３９インチ（３．９ミル））の誘電体ラミネート厚さの平均層厚さにおいて、２８０℃のハンダ衝撃に３０秒間耐えた。
例２
フェニルトリメトキシシラン（04330，Huls/Petrarch）で前処理した３８６ｇのＳｉＯ2（HW-11-89，Harbison Walker社）を、２００ｇのビスマレイミドトリアジン樹脂（BT206OBJ，三菱ガス化学社）と３８８ｇのＭＥＫのマンガン触媒溶液に混ぜ入れることによって微細な分散系を調製した。均一性を保証するため、この分散系を絶えず攪拌した。次いで厚さ０．０００２インチの延伸膨張ＰＴＦＥの小片をこの樹脂混合物の中に浸し、取り出し、次いで可撓性のある複合材料を得るため、張力下で１６５℃にて１分間乾燥した。このプリプレグの数層を銅箔の間に配置し、真空を利用した液圧プレスにより２２５℃の温度で２５０ｐｓｉで９０分間プレスし、次いで圧力下で冷却した。このようにして得られたこの生成した誘電体は、５３重量％のＳｉＯ2、５重量％のＰＴＦＥ、及び４２重量％の接着剤を含み、銅に対する良好な接着性、３．３の誘電率（１０ＧＨｚ）、及び０．００５の誘電正接（１０ＧＨｚ）を示した。
例３
２７４．７ｇのビスマレイミドトリアジン樹脂（BT206OBJ，三菱ガス化学社）と４８５ｇのＭＥＫのマンガン触媒溶液の中に４８３ｇのＳｉＯ2（HW-11-89）を混ぜ入れることによって微細な分散系を調製した。均一性を保証するため、この分散系を絶えず攪拌した。次いで厚さ０．０００２インチの延伸膨張ＰＴＦＥの小片をこの樹脂混合物の中に浸し、取り出し、次いで可撓性のある複合材料を得るため、張力下で１６５℃にて１分間乾燥した。このプリプレグの数層を銅箔の間に配置し、真空を利用した液圧プレスにより２２５℃の温度で９０分間にわたって２５０ｐｓｉでプレスし、次いで圧力下で冷却した。このようにして得られた生成した誘電体は、５７重量％のＳｉＯ2、４重量％のＰＴＦＥ、及び３９重量％の接着剤を含み、銅に対する良好な接着性、３．２の誘電率（１０ＧＨｚ）、及び０．００５の誘電正接（１０ＧＨｚ）を示した。
例４
１５．４４ｋｇのＴｉＯ2粉末(TI Pure R-900、デュポン社)を、３．３０ｋｇのビスマレイミドトリアジン樹脂（BT206OBJ，三菱ガス化学社）と１５．３８ｋｇのＭＥＫのマンガン触媒溶液の中に混ぜ入れることによって微細な分散系を調製した。この分散系を、均一性を保証するように絶えず攪拌した。ＴｉＯ2を充填した厚さ０．０００４インチの延伸膨張ＰＴＦＥ（ＴｉＯ2の充填率が４０％であって膜を最後に圧縮しなかった以外は、モルチマーの米国特許第４９８５２９６号の教示にしたがって充填した）の小片を、次いでこの樹脂混合物の中に浸し、取り出し、次いで可撓性のある複合材料を得るため、張力下で１６５℃にて１分間乾燥した。このようにして得られた部分硬化した接着剤複合材料は、７０重量％のＴｉＯ2、９重量％のＰＴＦＥ、及び２１重量％の接着剤を含んだ。このプリプレグの数層を銅箔の間に配置し、真空を利用した液圧プレスにより２２０℃の温度で５００ｐｓｉにて９０分間プレスし、次いで圧力下で冷却した。この得られた誘電体は、銅に対する良好な接着性、１０．０の誘電率、及び０．００８の誘電正接を示した。
例５
７．３５ｋｇのＳｉＯ2(ADMATECHS SO-E2，Tatsumori LTD)に７．３５ｋｇのＭＥＫと７３．５ｇのカップリング剤、即ち、3-グリシジルオキシプロピルトリメトキシシラン(Dynasylan GLYMO (Petrach Systems))を混合することによって微細分散系を調製した。ＳＯ−Ｅ２は、メーカーによると０．４〜０．６μｍの粒子直径、４〜８ｍ2／ｇの比表面積、０．２〜０．４ｇ／ｃｃ（ルース）の嵩密度を有する高い球形性のシリカと説明されている。
この分散系に、メチルエチルケトン（ＭＥＫ）中のシアン化フェノール樹脂のプリマセットＰＴ−３０（ロンザ社）の５０重量％溶液の９３２ｇ、ＭＥＫ中のＲＳＬ１４６２（シェルレジンズ社(CAS#25068-38-6)）の５０重量％溶液の８９６ｇ、ＭＥＫ中のＢＣ−５８（グレートレークス社）の５０重量％溶液の３８０ｇ、ＭＥＫ中のビスフェノールＡ（アルドリッチ社）の５０％溶液の５４ｇ、１２．６ｇのイルガノックス１０１０（チバガイギー社）、マンガン-2-エチルヘキサノエート(Mn HEX-CEM(ＯＭＧ社))の０．６％溶液の３．１ｇ、及び２．４０ｋｇのＭＥＫを添加した。この分散系を、約１〜３ガロン／分の速度で約２０分間にわたってＭｉｓｏｎｉｃｓ連続フローセルによる超音波攪拌に供した。このようにして得られた微細分散系を、固形分１１．９重量％の全浴濃度（overall bath concentration）までさらに希釈した。
この微細分散系を含浸浴に注ぎ入れた。延伸膨張ポリテトラフルオロエチレンのウェブは、図１０の結節とフィブリルの構造と次の特性を有した。
フレージャー数は、評価される材料の空気透過率に関係する。空気透過率は、空気の流れの測定のために約６平方インチの円形領域に設けられたガスケット付固定具にウェブを締めつけることによって測定される。上流側は、乾燥圧縮空気の供給源に直列の流量計に接続された。サンプル固定具の下流側は大気に開放された。テストは、サンプルの上流側に水柱０．５インチの圧力を加え、直列の流量計（流量計に接続されたボール浮遊式ローターメーター）を通過する空気の流量を記録することによって行われる。
ボール破裂強度は、破壊の最大値を測定することによってサンプルの相対的な強度を評価するテストである。ウェブは、２枚のプレートの間に締めつけられながら、直径１インチのボールで攻撃される。Ｃｈａｔｉｌｌｏｎフォースゲージボール破裂試験を使用した。媒体が測定装置にぴんと張って配置され、破裂プローブのボールに接触するようにウェブを持ち上げることによって圧力が加えられる。破断時の圧力が記録される。
上記のウェブは、均一性を保証するため、ある速度又は約３フィート／分で常時攪拌した含浸浴の中を通した。含浸したウェブは、溶媒の全て又は殆どを除去するため直ちに加熱オーブンを通過させ、ロール上に回収する。
このプリプレグの数層を銅箔の間に配置し、真空を利用した液圧プレスで２２０℃の温度で９０分間にわたって２００ｐｓｉでプレスし、次いで圧力下で冷却した。得られた誘電体は、銅に対する良好な接着性、３．０の誘電率（１０ＧＨｚ）、及び０．００８５の誘電正接（１０ＧＨｚ）を示した。
例４と例７で使用した粒子状フィラーの物理的特性を下記に比較する。
例６
溶融ケイ素の蒸気燃焼によって調製したＳｉＯ2を主成分とするフィラーと接着剤の含浸された混合物を含む延伸膨張ポリテトラフルオロエチレン（ｅＰＴＦＥ）マトリックスを次のようにして調製した。最初に２つの前駆体混合物を調製した。１つは、例５に類似のシラン処理シリカを含むスラリーの形態であり、もう１つは、樹脂と別な成分の触媒添加されていない配合物とした。
−混合物Ｉ−
シリカスラリーは、ＭＥＫ中の例５のＳＯ−Ｅ２シリカの５０／５０配合物であり、本シリカは、シリカの１重量％に等しいシランのコーティングを含んだ。５ガロンの容器に１７．５ポンドのＭＥＫと７９ｇのシランを添加し、ＭＥＫ中のシランの均一な分散を保証するため、２つの成分を混合した。次いで例５のシリカの１７．５ポンドを添加した。ＭＥＫ・シリカ・シラン混合物の２つの５ガロン容器を反応器に加え、その内容物、即ちスラリーを、約１時間にわたって超音波分散器によって再循環させ、存在し得る全てのシリカ凝集物を破壊した。超音波攪拌を終え、内容物を連続的に混合しながら、反応器の内容物を約１時間約８０℃に加熱した。次いで反応した混合物を１０ガロンの容器に移した。
−混合物II−
所望の樹脂配合物の生成物は、約６０％の固形分を含有する触媒添加されていない樹脂配合物を含むＭＥＫを基剤とした混合物（接着剤）であり、その固形分は、正確には、４１．２％のＰＴ−３０シアン化フェノール樹脂、３９．５％のＲＳＬ１４６２エポキシ樹脂、１６．７％のＢＣ５８難燃剤、１．５％のイルガノックス１０１０安定剤、及び１％のビスフェノールＡ共触媒の混合物であり、％はいずれも重量基準である。
１０ガロンの容器の中に１４．８ポンドのＰＴ−３０と１５〜２０ポンドのＭＥＫを添加し、ＰＴ−３０を完全に溶かすように激しく攪拌した。次いで６ポンドのＢＣ５８を秤量し、ＭＥＫ／ＰＴ−３０の溶液に添加し、ＢＣ５８を溶媒和するために激しく攪拌した。安定剤の２４４．５ｇのイルガノックス１０１０、及びビスフェノールＡの１６３ｇを添加した。１０ガロンの容器を再度秤量し、１４．２２ポンドのＲＳＬ１４６２を添加した。追加のＭＥＫを添加し、混合物の重量を６０ポンドにした。次いで約１〜２時間にわたって、又は固体成分を完全に溶かすのに必要なだけ長くその内容物を激しく攪拌した。
所望の生成物は、シランで処理したシリカ、触媒添加されていない樹脂配合物、及びＭＥＫの混合物であり、その固形分の６８重量％がシリカであり、全固形分は混合物の５〜５０重量％である。正確な固形分濃度は実験ごとに変わり、一部は含浸される膜によって決まる。触媒レベルは、ＰＴ−３０とＲＳＬ１４６２の合計に対して１０ｐｐｍである。
混合物ＩとＩＩの固形分を、前駆体の正確性を実証するため、及び生じた全ての溶媒の飛散を補償するために測定した。混合物Ｉを１０ガロンの容器に添加し、１２ポンドの固体分、例えば、２３．４８ポンドの混合物Ｉ中の５１．５％の固形分を得た。次いで混合物ＩＩをその容器に添加し、５．６４ポンドの固体分、例えば、９．４６ポンドの混合物ＩＩ中の５９．６％の固形分を得た。マンガン触媒溶液（ミネラルスピリット中の０．６％）の３．４５ｇを混合物Ｉと混合物ＩＩの混合物に添加し、十分に混合し、高い固形分の混合物を作成した。
その高固形分の混合物に十分なＭＥＫを添加して６３ポンドの全重量にすることによって、ｅＰＴＦＥマトリックスを含浸するための固形分２８％の混合物の浴混合物を調製した。
次に、ｅＰＴＦＥマトリックスをこの浴混合物で含浸し、誘電体材料を作成した。
例７
２６．８ｇのファーネフブラック（ニュージャージ州のリッジフィールドパークにあるデグッサ社より入手のSpecial Schwarz 100）、及び７９ｇのカップリング剤(Dynaslan GLYMO CAS #2530-83-8、3-グリシジルオキシプロピル-トリメトキシシラン(Petrach Systems))を混合することによって微細分散系を調製した。この分散系を１分間にわたって超音波攪拌に供し、次いで予め超音波攪拌しておいた１７．５ポンドのＭＥＫ中の１７．５ポンドのＳｉＯ2（ＳＯ−Ｅ２）の攪拌中の分散系に添加した。一定の頂部からの混合をしながら最終的な分散系を加熱して１分間の還流を行い、次いでこれを室温まで放冷した。
これとは別に、ＭＥＫ中のプリマセットＰＴ＝３０の５７．５重量％混合物の３４１３ｇ、ＭＥＫ中のＲＳＬ１４６２の７６．８重量％混合物の２４５６ｇ、ＭＥＫ中のＢＣ５８（グレートレークス社）の５３．２重量％溶液の１４９５ｇ、ＭＥＫ中のビスフェノールＡ（アルドリッチ社）の２３．９重量％溶液の２００ｇ、７１．５ｇのイルガノックス１０１０、ミネラルスピリット中のＭｎ ＨＥＸ−ＣＥＭ（ＯＭＧ社）の０．６重量％溶液の３．２１ｇ、及び２．４０ｋｇのＭＥＫを加えることによって接着剤ワニスを調製した。
別な容器の中に、上記の分散系の３７３９ｇ、及び０．０２３３ｇのファーネスブラック（ニュージャージ州のリッジフィールドパークにあるデグッサ社より入手のSpecial Schwarz 100）、１３２８ｇの上記の接着剤ワニス、及び３８．３ポンドのＭＥＫを添加した。この混合物を含浸浴に注ぎ入れ、ある速度又は約３フィート／分でｅＰＴＦＥウェブを含浸浴の中に通した。均一性を保証するため、この分散系を絶えず攪拌した。含浸したウェブは、溶媒の全て又は殆どを除去するために直ちに加熱オーブンを通過させ、ロール上に回収した。
このプリプレグの数層を銅箔の間に配置し、真空を利用した液圧プレスで２００℃の温度で９０分間にわたって２００ｐｓｉでプレスし加圧下に冷却した。得られた誘電体は、銅に対する良好な接着性を示した。
例８
ＭＥＫ中のプリマセットＰＴ−３０(PMN P-88-1591)の５７．５重量％溶液の３４１３ｇ、ＭＥＫ中のＲＳＬ１４６２の７６．８重量％溶液の２４５６ｇ、ＭＥＫ中のＢＣ−５８（グレートレークス社）の５３．２重量％溶液の１４９５ｇ、ＭＥＫ中のビスフェノールＡ（アルドリッチ社）の２３．９重量％溶液の２００ｇ、７１．５ｇのイルガノックス１０１０、ミネラルスピリット中のＭｎ ＨＥＸ−ＣＥＭ（ＯＭＧ社）の０．６重量％溶液の３．２１ｇ、及び２．４０ｋｇのＭＥＫを加えることによって接着剤ワニスを調製した。
別な容器の中に、上記の接着剤ワニスの１３２８ｇを、４２．３ポンドのＭＥＫ、６．４０ｇのファーネスブラック（ニュージャージ州のリッジフィールドパークにあるデグッサ社より入手のSpecial Schwarz 100）、及び１８６０．９ｇのＳｉＯ2（ＳＯ−Ｅ２）と共に加えた。この混合物を含浸浴に注ぎ入れ、ある速度又は約３フィート／分でｅＰＴＦＥウェブを含浸浴の中を通した。均一性を保証するため、この分散系を絶えず攪拌した。含浸したウェブは、溶媒の全て又は殆どを除去するため直ちに加熱オーブンを通過させ、ロール上に回収した。
このプリプレグの数層を銅箔の間に配置し、真空を利用した液圧プレスで２２０℃の温度で９０分間にわたって２００ｐｓｉでプレスし加圧下に冷却した。得られた誘電体は、銅に対する良好な接着性を示した。
本出願では、以下の態様が提供される。
１． 少なくとも２つの層に共通する個々の構成材料の濃度を確認し、それらの層を複数の単位区域に区分し、２つの層の少なくとも１つにおいて、個々の構成材料の濃度を調節し、各層の各単位区域において、同じ構成材料がほぼ同じ濃度になるようにする、各工程を含むパッケージの信頼性を高める方法。
２． 前記個々の構成材料の濃度を調節する工程が、それらの層の少なくとも１つの層に前記個々の構成材料をより多く添加し、各層の複数の単位区域の前記各単位区域において、同じ材料が前記のほぼ同じ濃度になるようにする付加的工程を含む態様１に記載の方法。
３． 前記個々の構成材料の濃度を調節する工程が、それらの層の少なくとも１つの層から個々の構成材料の一部を除去し、前記複数の層の各層の複数の単位区域の各単位区域において、同じ構成材料が前記のほぼ同じ濃度になるようにする付加的工程を含む態様１に記載の方法。
４． 基材に層状材料を使用する付加的工程を含む態様１に記載の方法。
５． 層の広がりに沿って不均等に分配された材料成分を有する第１層、第１層の材料と同じ材料を有する第２層であって、その広がりに沿って不均等に分配された第２層、を含んでなり、前記第１層と第２層の一方の材料の濃度が、第１層と第２層の他方の材料の濃度に近い、層状構造。
６． 第１層と第２層が、多層のラミネートされた集積チップパッケージの構成層である態様５に記載の層状構造。
７． 第１層と第２層が、パッケージの水平な対称面について対称的に配置された態様５に記載の層状構造。
８． 第１層と第２層の少なくとも一方が、あるパターンを形成された伝導性層であり、第１層と第２層の他方が伝導性層である態様７に記載の層状構造。
９． その層の広がりに沿って不均等に分配された材料成分を有する第３層、及び第３層の材料と同じ材料を有する第４層であってその広がりに沿って不均等に分配された第４層をさらに備え、第３層と第４層の一方の材料が、第３層と第４層の他方の材料の濃度に近い濃度である態様５に記載の層状構造。
１０． 第１層と第２層が、構造の水平な対称面について対称的に配置され、第３層と第４層が、構造の水平な対称面について対称的に配置された態様９に記載の層状構造。
１１． 第１層と第２層を作成し、第１層にあるパターンを形成し、第１層の少なくとも１つの区域において、材料の分布を測定し、第１層の区域と第２層の対応区域の少なくとも一方において、第１層と第２層の一方の材料含有率を変化させ、第１層と第２層の材料含有率をほぼマッチさせる、各工程を含む層状構造の製造方法。
１２． 第１層と第２層のマッチした区域を垂直に整合させ、水平な対称面の相対する側に第１層と第２層を配置することをさらに含む態様１１に記載の方法。
１３． 複数の画定された区域を備えた格子において、材料の分布を測定することをさらに含む態様１２に記載の方法。
１４． 第１層の同じ区域に対応する各区域において、第２層の材料含有率を変化させ、第１層の材料含有率にほぼマッチさせることをさらに含む態様１３に記載の方法。
１５． 第１層と第２層が同じタイプの材料からなる態様１２に記載の方法。
１６． 第１層と第２層が伝導性層である態様１５に記載の方法。
１７． 第１層と第２層が、銅、金、銀、及びアルミニウムからなる群より選択された材料からなる態様１６に記載の方法。
１８． 第３層と第４層を作成し、第３層にあるパターンを形成し、第３層の少なくとも１つの区域における材料の分布を測定し、第３層の区域と第４層の対応区域の少なくとも一方において、第３層と第４層の一方の材料含有率を変化させ、最初の第３層と第４層の材料含有率をほぼマッチさせることをさらに含む態様１２に記載の方法。
１９． 第３層と第４層のマッチした区域を垂直に整合させ、水平な対称面の相対する側に第３層と第４層を対称的に配置することをさらに含む態様１８に記載の方法。
２０． 複数の画定された区域を備えた格子の中の材料の分布を測定することをさらに含む態様１９に記載の方法。
２１． 第３層と第４層の一方の材料含有率を、第３層と第４層の他方の同じ区域に対応する各区域において変化させ、対応区域における第３層と第４層の材料含有率をほぼマッチさせることをさらに含む態様２０に記載の方法。
２２． 第３層と第４層が同じタイプの材料からなる態様２１に記載の方法。
２３． 第３層と第４層が伝導性層である態様２２に記載の方法。
２４． 第３層と第４層が、銅、金、銀、及びアルミニウムからなる群より選択された材料からなる態様２３に記載の方法。
２５． 第１層と第２層が、構造の水平な対称面について対称的に配置され、第３層と第４層が、構造の水平な対称面について対称的に配置された態様１８による層状構造に係る方法。
２６． 同じタイプの材料の第１層と第２層を作成し、第１層と第２層の一方にパターン形成して電気回路パターンを作成し、それによって、材料の分布を有するパターン形成された層を作成し、第１層と第２層の他方において材料の分布を変化させ、パターン形成された層のそれにマッチさせる、各工程を含む、面内に熱膨張率勾配を設計する方法。
２７． パターン形成された層を、複数の同じサイズのゾーンに区分し、各ゾーンにおける材料の分布を測定することをさらに含む態様２６に記載の方法。
２８． 変化させる工程が、第１層と第２層の他方の材料分布を変化させ、パターン形成された層のそれにマッチさせることを含む態様２７に記載の方法。
本発明を、特定の態様について説明したが、当業者には、以上の説明と添付図面に照らして多くの変化や変更があり得ることは明白である。したがって、本発明は、特許請求の範囲の思想と範囲の中に収まる全ての変更や変化を包含するものである。

Claims (25)

  1. 少なくとも２つの層に共通する個々の構成材料の濃度を確認し、
    それらの層を複数の単位区域に区分し、
    前記２つの層の少なくとも１つにおいて、個々の構成材料の濃度を調節し、各層の各単位区域において、同じ構成材料が同じ濃度になるようにする、
    各工程を含み、そこでは面内での熱膨張率勾配が、
    前記２つの層を作成し、
    前記２つの層の一方にパターン形成して電気回路パターンを作成し、それによって、材料部分の分布を有するパターン形成された層を作成し、そして
    前記２つの層の他方において材料部分の分布を変化させて、前記パターン形成された層の前記材料部分の分布にマッチさせる
    ことによって設計されてなる、パッケージの信頼性を高める方法。
  2. 前記個々の構成材料の濃度を調節する工程が、それらの層の少なくとも１つの層に前記個々の構成材料をより多く添加し、各層の複数の単位区域の各単位区域において、同じ材料が前記の同じ濃度になるようにする付加的工程を含む、請求項１に記載の方法。
  3. 前記個々の構成材料の濃度を調節する工程が、それらの層の少なくとも１つの層から前記個々の構成材料の一部を除去し、前記複数の層の各層の複数の単位区域の各単位区域において、同じ構成材料が前記の同じ濃度になるようにする付加的工程を含む、請求項１に記載の方法。
  4. 基材に層状材料を使用する付加的工程を含む、請求項１に記載の方法。
  5. 層の平面方向の広がりに沿って不均一に分配された材料成分を有する第１層、および
    前記第１層の材料成分と同じ材料成分を有する第２層であって、その平面方向の広がりに沿って不均一に分配された第２層、
    を含み、そこでは、前記第１層と第２層の一方の前記材料成分の濃度が、第１層と第２層の他方の材料成分の濃度にマッチし、且つ、面内での熱膨張率勾配が、
    前記第１層と第２層を作成し、
    前記第１層と第２層の一方にパターン形成して電気回路パターンを作成し、それによって、材料部分の分布を有するパターン形成された層を作成し、そして
    前記第１層と第２層の他方において材料部分の分布を変化させて、前記パターン形成された層の前記材料部分の分布にマッチさせる
    ことによって設計されてなる、層状構造。
  6. 前記第１層と第２層が、多層のラミネートされた集積チップパッケージの構成層である、請求項５に記載の層状構造。
  7. 前記第１層と第２層が、パッケージの水平な対称面について対称的に配置された、請求項５に記載の層状構造。
  8. 前記第１層と第２層の少なくとも一方が、あるパターンを形成された伝導性層であり、前記第１層と第２層の他方が伝導性層である、請求項７に記載の層状構造。
  9. その層の平面方向の広がりに沿って不均一に分配された材料成分を有する第３層、及び前記第３層の材料と同じ材料を有する第４層であってその平面方向の広がりに沿って不均一に分配された第４層をさらに備え、前記第３層と第４層の一方の材料が、前記第３層と第４層の他方の材料の濃度にマッチする濃度である、請求項５に記載の層状構造。
  10. 前記第１層と第２層が構造の水平な対称面について対称的に配置され、前記第３層と第４層が構造の水平な対称面について対称的に配置された、請求項９に記載の層状構造。
  11. 同様の材料の第１層と第２層を作成し、
    前記第１層にあるパターンを形成し、
    前記第１層の少なくとも１つの区域において、前記材料の分布を測定し、
    前記第１層の区域と前記第２層の対応区域の少なくとも一方において、前記第１層と第２層の一方の材料含有率を変化させ、前記第１層と第２層の材料含有率をマッチさせる、
    各工程を含み、そこでは面内での熱膨張率勾配が、
    前記第１層と第２層を作成し、
    前記第１層と第２層の一方にパターン形成して電気回路パターンを作成し、それによって、材料部分の分布を有するパターン形成された層を作成し、そして
    前記第１層と第２層の他方において材料部分の分布を変化させて、前記パターン形成された層の前記材料部分の分布にマッチさせる
    ことによって設計されてなる、層状構造の製造方法。
  12. 前記第１層と第２層のマッチした区域を垂直に整合させ、水平な対称面の相対する側に前記第１層と第２層を配置することをさらに含む、請求項１１に記載の方法。
  13. 複数の画定された区域を備えた格子において、前記材料の分布を測定することをさらに含む、請求項１２に記載の方法。
  14. 前記第１層の同じ区域に対応する各区域において、前記第２層の材料含有率を変化させ、前記第１層の材料含有率にマッチさせることをさらに含む、請求項１３に記載の方法。
  15. 前記第１層と第２層が同じタイプの材料からなる、請求項１２に記載の方法。
  16. 前記第１層と第２層が伝導性層である、請求項１５に記載の方法。
  17. 前記第１層と第２層が、銅、金、銀、及びアルミニウムからなる群より選択された材料からなる、請求項１６に記載の方法。
  18. 第３層と第４層を作成し、前記第３層にあるパターンを形成し、前記第３層の少なくとも１つの区域における材料の分布を測定し、前記第３層の区域と前記第４層の対応区域の少なくとも一方において、前記第３層と第４層の一方の材料含有率を変化させ、最初の第３層と第４層の材料含有率をマッチさせることをさらに含む、請求項１２に記載の方法。
  19. 前記第３層と第４層のマッチした区域を垂直に整合させ、水平な対称面の相対する側に前記第３層と第４層を対称的に配置することをさらに含む、請求項１８に記載の方法。
  20. 複数の画定された区域を備えた格子の中の前記材料の分布を測定することをさらに含む、請求項１９に記載の方法。
  21. 前記第３層と第４層の一方の材料含有率を、前記第３層と第４層の他方の同じ区域に対応する各区域において変化させ、対応区域における前記第３層と第４層の材料含有率をマッチさせることをさらに含む、請求項２０に記載の方法。
  22. 前記第３層と第４層が同じタイプの材料からなる、請求項２１に記載の方法。
  23. 前記第３層と第４層が伝導性層である、請求項２２に記載の方法。
  24. 前記第３層と第４層が、銅、金、銀、及びアルミニウムからなる群より選択された材料からなる、請求項２３に記載の方法。
  25. 前記第１層と第２層が前記構造の水平な対称面について対称的に配置され、前記第３層と第４層が前記構造の水平な対称面について対称的に配置された、請求項１８に記載の方法。
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Families Citing this family (56)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5778523A (en) * 1996-11-08 1998-07-14 W. L. Gore & Associates, Inc. Method for controlling warp of electronic assemblies by use of package stiffener
SG82591A1 (en) * 1998-12-17 2001-08-21 Eriston Technologies Pte Ltd Bumpless flip chip assembly with solder via
US7531417B2 (en) * 1998-12-21 2009-05-12 Megica Corporation High performance system-on-chip passive device using post passivation process
US8178435B2 (en) 1998-12-21 2012-05-15 Megica Corporation High performance system-on-chip inductor using post passivation process
US8421158B2 (en) * 1998-12-21 2013-04-16 Megica Corporation Chip structure with a passive device and method for forming the same
US6869870B2 (en) * 1998-12-21 2005-03-22 Megic Corporation High performance system-on-chip discrete components using post passivation process
US6303423B1 (en) 1998-12-21 2001-10-16 Megic Corporation Method for forming high performance system-on-chip using post passivation process
US6492600B1 (en) * 1999-06-28 2002-12-10 International Business Machines Corporation Laminate having plated microvia interconnects and method for forming the same
US6350623B1 (en) * 1999-10-29 2002-02-26 California Institute Of Technology Method of forming intermediate structures in porous substrates in which electrical and optical microdevices are fabricated and intermediate structures formed by the same
US6370013B1 (en) * 1999-11-30 2002-04-09 Kyocera Corporation Electric element incorporating wiring board
US6329227B2 (en) * 2000-02-22 2001-12-11 Matsushita Electric Industrial Co., Ltd. Method of patterning organic polymer film and method for fabricating semiconductor device
US6930256B1 (en) 2002-05-01 2005-08-16 Amkor Technology, Inc. Integrated circuit substrate having laser-embedded conductive patterns and method therefor
US6847527B2 (en) * 2001-08-24 2005-01-25 3M Innovative Properties Company Interconnect module with reduced power distribution impedance
US6759275B1 (en) * 2001-09-04 2004-07-06 Megic Corporation Method for making high-performance RF integrated circuits
US6992379B2 (en) 2001-09-05 2006-01-31 International Business Machines Corporation Electronic package having a thermal stretching layer
US7399661B2 (en) 2002-05-01 2008-07-15 Amkor Technology, Inc. Method for making an integrated circuit substrate having embedded back-side access conductors and vias
US7670962B2 (en) 2002-05-01 2010-03-02 Amkor Technology, Inc. Substrate having stiffener fabrication method
US7548430B1 (en) 2002-05-01 2009-06-16 Amkor Technology, Inc. Buildup dielectric and metallization process and semiconductor package
US9691635B1 (en) 2002-05-01 2017-06-27 Amkor Technology, Inc. Buildup dielectric layer having metallization pattern semiconductor package fabrication method
JP2004047669A (ja) * 2002-07-11 2004-02-12 Mitsubishi Engineering Plastics Corp 樹脂容器
US20040104463A1 (en) * 2002-09-27 2004-06-03 Gorrell Robin E. Crack resistant interconnect module
US6737158B1 (en) * 2002-10-30 2004-05-18 Gore Enterprise Holdings, Inc. Porous polymeric membrane toughened composites
US6806563B2 (en) * 2003-03-20 2004-10-19 International Business Machines Corporation Composite capacitor and stiffener for chip carrier
DE50306458D1 (de) * 2003-03-28 2007-03-22 Agfa Gevaert Healthcare Gmbh Vorrichtung zum Erfassen von in einer Phosphorschicht enthaltenen Bildinformationen
JP3848288B2 (ja) * 2003-04-25 2006-11-22 キヤノン株式会社 放射線画像撮影装置
TWI236763B (en) * 2003-05-27 2005-07-21 Megic Corp High performance system-on-chip inductor using post passivation process
US10811277B2 (en) 2004-03-23 2020-10-20 Amkor Technology, Inc. Encapsulated semiconductor package
US11081370B2 (en) 2004-03-23 2021-08-03 Amkor Technology Singapore Holding Pte. Ltd. Methods of manufacturing an encapsulated semiconductor device
US7145238B1 (en) 2004-05-05 2006-12-05 Amkor Technology, Inc. Semiconductor package and substrate having multi-level vias
US8008775B2 (en) 2004-09-09 2011-08-30 Megica Corporation Post passivation interconnection structures
US7355282B2 (en) 2004-09-09 2008-04-08 Megica Corporation Post passivation interconnection process and structures
JP4588502B2 (ja) * 2005-03-17 2010-12-01 富士通株式会社 プリント配線基板設計支援装置、プリント配線基板設計支援方法、及びプリント配線基板設計支援プログラム
US8384189B2 (en) * 2005-03-29 2013-02-26 Megica Corporation High performance system-on-chip using post passivation process
US8826531B1 (en) 2005-04-05 2014-09-09 Amkor Technology, Inc. Method for making an integrated circuit substrate having laminated laser-embedded circuit layers
US7523549B1 (en) * 2005-04-15 2009-04-28 Magnecomp Corporation Dimensionally stabilized flexible circuit fabrication method and product
US20060270106A1 (en) * 2005-05-31 2006-11-30 Tz-Cheng Chiu System and method for polymer encapsulated solder lid attach
TWI320219B (en) * 2005-07-22 2010-02-01 Method for forming a double embossing structure
US7589398B1 (en) 2006-10-04 2009-09-15 Amkor Technology, Inc. Embedded metal features structure
US7752752B1 (en) 2007-01-09 2010-07-13 Amkor Technology, Inc. Method of fabricating an embedded circuit pattern
CN101641699B (zh) * 2007-03-07 2013-03-06 富士通株式会社 分析装置、分析方法
US20110212257A1 (en) * 2008-02-18 2011-09-01 Princo Corp. Method to decrease warpage of a multi-layer substrate and structure thereof
US20110212307A1 (en) * 2008-02-18 2011-09-01 Princo Corp. Method to decrease warpage of a multi-layer substrate and structure thereof
TWI432121B (zh) * 2008-02-18 2014-03-21 Princo Corp 平衡多層基板應力之方法及多層基板結構
KR101229956B1 (ko) * 2008-03-31 2013-02-06 프린코 코포레이션 다층기판의 응력 평형 방법 및 다층기판
DE102008052244A1 (de) * 2008-10-18 2010-04-22 Carl Freudenberg Kg Flexible Leiterplatte
US8872329B1 (en) 2009-01-09 2014-10-28 Amkor Technology, Inc. Extended landing pad substrate package structure and method
US8399773B2 (en) * 2009-01-27 2013-03-19 Shocking Technologies, Inc. Substrates having voltage switchable dielectric materials
JP5476772B2 (ja) * 2009-04-06 2014-04-23 住友ベークライト株式会社 プリプレグおよび積層板
US8976529B2 (en) * 2011-01-14 2015-03-10 Taiwan Semiconductor Manufacturing Company, Ltd. Lid design for reliability enhancement in flip chip package
US9755706B2 (en) 2012-06-22 2017-09-05 Qualcomm Incorporated Techniques for joint support of coordinated multipoint (CoMP) operations and carrier aggregation (CA)
US9275876B2 (en) 2013-09-30 2016-03-01 Qualcomm Incorporated Stiffener with embedded passive components
JP6005280B2 (ja) * 2014-06-09 2016-10-12 三菱電機株式会社 半導体パッケージの製造方法
US9563732B1 (en) * 2016-01-26 2017-02-07 International Business Machines Corporation In-plane copper imbalance for warpage prediction
US10108753B2 (en) 2016-06-07 2018-10-23 International Business Machines Corporation Laminate substrate thermal warpage prediction for designing a laminate substrate
JP7325194B2 (ja) * 2019-02-19 2023-08-14 三菱重工業株式会社 溶接物製造方法、溶接物製造システム及び溶接物
US11723154B1 (en) 2020-02-17 2023-08-08 Nicholas J. Chiolino Multiwire plate-enclosed ball-isolated single-substrate silicon-carbide-die package

Family Cites Families (44)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3265806A (en) 1965-04-05 1966-08-09 Sprague Electric Co Encapsulated flat package for electronic parts
SE392582B (sv) * 1970-05-21 1977-04-04 Gore & Ass Forfarande vid framstellning av ett porost material, genom expandering och streckning av en tetrafluoretenpolymer framstelld i ett pastabildande strengsprutningsforfarande
JPS612028Y2 (ja) * 1980-05-24 1986-01-23
US4496793A (en) 1980-06-25 1985-01-29 General Electric Company Multi-layer metal core circuit board laminate with a controlled thermal coefficient of expansion
US4385202A (en) * 1980-09-25 1983-05-24 Texas Instruments Incorporated Electronic circuit interconnection system
GB2090072B (en) 1980-12-12 1985-01-03 Ultra Electronic Controls Ltd Package for electronic components
US4482516A (en) * 1982-09-10 1984-11-13 W. L. Gore & Associates, Inc. Process for producing a high strength porous polytetrafluoroethylene product having a coarse microstructure
US4591659A (en) 1983-12-22 1986-05-27 Trw Inc. Multilayer printed circuit board structure
EP0151490B1 (en) * 1984-02-09 1991-01-16 Toyota Jidosha Kabushiki Kaisha Process for producing ultra-fine ceramic particles
US4745457A (en) 1984-07-30 1988-05-17 General Electric Company Electronic substrate article and method of preparation
US4770922A (en) 1987-04-13 1988-09-13 Japan Gore-Tex, Inc. Printed circuit board base material
US4806704A (en) 1987-06-08 1989-02-21 General Electric Company Metal matrix composite and structure using metal matrix composites for electronic applications
US4963697A (en) * 1988-02-12 1990-10-16 Texas Instruments Incorporated Advanced polymers on metal printed wiring board
US4915981A (en) * 1988-08-12 1990-04-10 Rogers Corporation Method of laser drilling fluoropolymer materials
US5108843A (en) * 1988-11-30 1992-04-28 Ricoh Company, Ltd. Thin film semiconductor and process for producing the same
US4985296A (en) * 1989-03-16 1991-01-15 W. L. Gore & Associates, Inc. Polytetrafluoroethylene film
US4996097A (en) 1989-03-16 1991-02-26 W. L. Gore & Associates, Inc. High capacitance laminates
US5161086A (en) 1989-08-23 1992-11-03 Zycon Corporation Capacitor laminate for use in capacitive printed circuit boards and methods of manufacture
US5079069A (en) 1989-08-23 1992-01-07 Zycon Corporation Capacitor laminate for use in capacitive printed circuit boards and methods of manufacture
US5155655A (en) 1989-08-23 1992-10-13 Zycon Corporation Capacitor laminate for use in capacitive printed circuit boards and methods of manufacture
JP2574902B2 (ja) * 1989-09-20 1997-01-22 株式会社日立製作所 半導体装置
US4992318A (en) * 1989-10-26 1991-02-12 Corning Incorporated Laminated hybrid ceramic matrix composites
US4992628A (en) 1990-05-07 1991-02-12 Kyocera America, Inc. Ceramic-glass integrated circuit package with ground plane
US5250844A (en) 1990-09-17 1993-10-05 Motorola, Inc. Multiple power/ground planes for tab
JP2924177B2 (ja) * 1990-11-30 1999-07-26 株式会社村田製作所 傾斜機能型回路用基板
US5103293A (en) 1990-12-07 1992-04-07 International Business Machines Corporation Electronic circuit packages with tear resistant organic cores
JP2749472B2 (ja) * 1991-12-24 1998-05-13 株式会社日立製作所 多層薄膜配線基板、該基板を用いたモジュール
JPH05245656A (ja) * 1992-03-09 1993-09-24 Sumitomo Metal Ind Ltd 異方性金属素材から等方性金属積層体を製造する方法
US5261153A (en) 1992-04-06 1993-11-16 Zycon Corporation In situ method for forming a capacitive PCB
JPH0637204A (ja) * 1992-07-20 1994-02-10 Nippon Cement Co Ltd 凹部付き回路内蔵型セラミックス多層配線基板の配線構造
JPH06291216A (ja) * 1993-04-05 1994-10-18 Sony Corp 基板及びセラミックパッケージ
JPH06291432A (ja) * 1993-04-05 1994-10-18 Ngk Spark Plug Co Ltd ムライトセラミック基板及びその製造方法
US5545473A (en) * 1994-02-14 1996-08-13 W. L. Gore & Associates, Inc. Thermally conductive interface
US5571608A (en) * 1994-07-15 1996-11-05 Dell Usa, L.P. Apparatus and method of making laminate an embedded conductive layer
JPH0846073A (ja) 1994-07-28 1996-02-16 Mitsubishi Electric Corp 半導体装置
JPH08186344A (ja) * 1994-11-02 1996-07-16 Nippon Steel Corp プリント基板およびその製造法ならびに該基板を使用したプリント回路アセンブリ
JPH08167675A (ja) * 1994-12-14 1996-06-25 Hitachi Ltd 半導体装置及びそれを用いた電子装置
US5821619A (en) * 1995-12-07 1998-10-13 Dallas Semiconductor Corp. Replaceable power module
US5838063A (en) * 1996-11-08 1998-11-17 W. L. Gore & Associates Method of increasing package reliability using package lids with plane CTE gradients
US5868887A (en) * 1996-11-08 1999-02-09 W. L. Gore & Associates, Inc. Method for minimizing warp and die stress in the production of an electronic assembly
US5778523A (en) * 1996-11-08 1998-07-14 W. L. Gore & Associates, Inc. Method for controlling warp of electronic assemblies by use of package stiffener
US5900312A (en) * 1996-11-08 1999-05-04 W. L. Gore & Associates, Inc. Integrated circuit chip package assembly
US5988488A (en) * 1997-09-02 1999-11-23 Mcdonnell Douglas Corporation Process of bonding copper and tungsten
US5919329A (en) * 1997-10-14 1999-07-06 Gore Enterprise Holdings, Inc. Method for assembling an integrated circuit chip package having at least one semiconductor device

Also Published As

Publication number Publication date
US6127250A (en) 2000-10-03
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