JPH088354A - 半導体装置およびその製法 - Google Patents

半導体装置およびその製法

Info

Publication number
JPH088354A
JPH088354A JP6135587A JP13558794A JPH088354A JP H088354 A JPH088354 A JP H088354A JP 6135587 A JP6135587 A JP 6135587A JP 13558794 A JP13558794 A JP 13558794A JP H088354 A JPH088354 A JP H088354A
Authority
JP
Japan
Prior art keywords
silicon chip
printed wiring
wiring board
semiconductor device
external connection
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP6135587A
Other languages
English (en)
Inventor
Kuniyuki Eguchi
州志 江口
Akira Nagai
永井  晃
Toshiaki Ishii
利昭 石井
Hiroyoshi Kokado
博義 小角
Masahiko Ogino
雅彦 荻野
Masanori Segawa
正則 瀬川
Akira Mogi
亮 茂木
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
Priority to JP6135587A priority Critical patent/JPH088354A/ja
Publication of JPH088354A publication Critical patent/JPH088354A/ja
Pending legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93Batch processes
    • H01L24/95Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/44Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001Core members of the connector
    • H01L2224/45099Material
    • H01L2224/451Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144Gold (Au) as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

(57)【要約】 (修正有) 【構成】プリント配線基板4の上面にシリコンチップ1
が搭載されており、プリント配線基板4の裏面に外部接
続端子5を設けた半導体装置において、前記シリコンチ
ップが繊維または布基材を含む熱硬化性樹脂3または熱
可塑性樹脂で封止されている半導体装置。 【効果】シリコンチップを搭載しているプリント配線基
板の物性値と同じか、極めて近い物性値の封止材を用い
たことにより、熱膨張係数の差による応力発生が低減さ
れ、従来の温度サイクル試験や吸湿、加熱により発生し
易い界面での剥離並びにクラックを抑えることができ
る。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、多ピン化、高速化対応
の半導体装置に係り、外部接続端子を有するプリント配
線基板上にシリコンチップを搭載した半導体装置とその
製法に関する。
【0002】
【従来の技術】近年の電子機器の小型化、薄型化に伴
い、用いられる半導体装置に対して高集積化、高密度
化、多ピン化、高速化の要求が強くなっている。
【0003】これらの要求に対応するため、シリコンチ
ップでは配線の微細化が進み、半導体装置のプリント基
板への実装方法がピン挿入型から表面実装型に移行する
に伴い、表面実装型半導体装置が増えてきている。さら
に、高密度化に対しては半導体装置の薄型化が進み、多
ピン化に対してはリード間隔を狭くして、半導体装置の
4方向にリードフレームを配置したクアード・フラット・
パッケージ(QFPパッケージ)、テープ上にリードを配
したTCP(Tape carrier package)、シリコンチップを
プリント配線基板上に搭載し実装面エリアにアレイ状に
ピンを配置したピングリッドアレイなどが知られてい
る。高速化にはインダクタンス低減のために、ベアチッ
プ実装と呼ばれるCOB(Chip on board)やフリップチ
ップが検討されている。
【0004】こうした半導体装置が多様化する中で、多
ピン、高速化を同時に達成できる半導体装置として、ピ
ンの替わりにハンダバンプを基板の裏面にアレイ状に配
置したボールグリッドアレイ(BGA)が注目されてい
る。
【0005】BGAはQFPと比べ、端子のピッチが広
くてもパッケージサイスを小さくできると云う特徴があ
る。また、外部接続端子としてピンやリードフレームの
替わりにバンプを形成しているため、ピングリッドアレ
イやQFPよりも高速化が可能となる。
【0006】上記のBGAとしては、再公表特願平4−
508695号に両面銅張積層板の上下面に形成された
回路パターンを有するBGAが記載されている。また、
米国特許第5,216,278号ではBGAの各種形態が
示されている。
【0007】
【発明が解決しようとする課題】前記従来技術では、プ
リント配線基板に搭載したシリコンチップの電極をプリ
ント配線基板の電極とワイヤボンディングした後、シリ
コンチップを無機フィラ粒子入りのモールドレジンによ
って封止することにより、半導体装置の信頼性を確保し
ている。
【0008】BGAはプリント基板の実装時に反りが大
きいと、はんだ接合部の信頼性が極端に低下すると云う
問題がある。そのため、モールドレジンとしては、BG
Aの反りを低減するためプリント基板の線膨張係数と合
わせることが行われている。しかし、モールドレジンと
プリント基板は、それぞれの樹脂組成や中に含まれてい
る基材または充填剤の種類と形態が異なり、高温域まで
線膨張係数を合わせることは困難である。そのために初
期の反りは抑えることができても、PCT、高温放置、
低温から150℃までの温度サイクル試験、耐はんだリ
フロー試験等の信頼性試験における吸湿や熱により発生
する応力によって、界面剥離やパッケージ内外部にクラ
ックが起こり易いという問題がある。
【0009】また、シリコンチップを搭載した配線基板
をモールドレジンで成形するには、通常、成形金型が必
要である。従って、BGAのそれぞれの形状に合わせて
金型を用意しなければならない。さらにまた、多数のB
GAを一度に成形するには、大型の金型と流動性の点か
ら低粘度のモールドレジンが必要となり、実用上、量産
性の面で制約を受ける。
【0010】本発明の目的は、耐湿信頼性,耐はんだリ
フロー性等の信頼性と成形性に優れ、外部接続端子を有
する配線基板にシリコンチップを搭載した半導体装置並
びにその製法を提供することにある。
【0011】
【課題を解決するための手段】前記課題を解決する本発
明の要旨は次のとおりである。
【0012】プリント配線基板の上面にシリコンチップ
が搭載されており、プリント配線基板の裏面に外部接続
端子を設けた半導体装置において、前記シリコンチップ
が繊維または布基材を含む熱硬化性樹脂または熱可塑性
樹脂で封止されている半導体装置にある。
【0013】また、(a)単層または多層プリント配線
基板の上面にシリコンチップの搭載面を形成し、その裏
面にハンダボールグリッドアレイの外部接続端子を形成
する工程、(b)前記プリント配線基板の上面にシリコ
ンチップをその非能動面を接着することにより搭載する
工程、(c)シリコンチップ能動面上の電極をプリント
配線基板に設けた配線パターンとワイヤボンディングす
ることにより電気的に接続する工程、(d)前記シリコ
ンチップを繊維または布基材を含む熱硬化性樹脂または
熱可塑性樹脂のプリプレグを貼着し加圧成形する工程、
(e)前記プリント配線基板の裏面に外部接続端子を設
ける工程、を含む半導体装置の製法にある。
【0014】シリコンチップを搭載したプリント配線基
板の熱膨張係数、弾性率、ガラス転移温度等の物性値と
同じか、極力近い物性値を有する材料で封止することに
よって、熱膨張係数の差による応力発生を低減し、基板
と封止材との接着力を高めている。これによって、温度
サイクルや吸湿、加熱下での界面における剥離やクラッ
クの発生を抑制し、信頼性を向上することができる。
【0015】上記のシリコンチップの封止材は、通常の
プリント配線基板に用いられる繊維または布基材を含
む。これによって、封止材の線膨張係数をプリント配線
基板面と並行方向のみならず、垂直方向にも合わせるこ
とができる。さらに、従来の無機フィラ粒子のみ含む封
止材では困難であったプリント配線基板の面方向の線膨
張係数の異方性に対しても合わせることが容易となる。
【0016】また、プリント配線基板へのシリコンチッ
プの実装時において、はんだ接合を実装面全体で均一に
するために、反りを50μm以下好ましくは30μm以
下にする必要がある。このためには、前記シリコンチッ
プ封止材の膨張係数は、シリコンチップを搭載している
プリント配線基板の膨張係数との差を±5×10~6/℃
以内に抑えることが望ましい。
【0017】本発明の前記封止材に用いる樹脂として
は、エポキシ樹脂、マレイミド樹脂、ポリイミド樹脂、
シアネート樹脂、フェノール樹脂、シリコーン樹脂等の
熱硬化性樹脂、ポリアリレート、ポリカーボネート、ポ
リスルホン、ポリエーテルスルホン、ポリフェニレンエ
ーテル、ポリエチレン、ポリテトラフルオロエチレン等
の熱可塑性樹脂が用いられる。これらの樹脂は、プリン
ト配線基板の樹脂の種類と特性に応じて選ぶことができ
る。配線基板の樹脂がエポキシ樹脂のときは、封止材の
樹脂も同じエポキシ樹脂を用いるのが好ましい。また、
線膨張係数、弾性率、ガラス転移温度、電気特性(誘電
率、誘電損失)等の物性に極力近い物性を有する樹脂が
好ましい。
【0018】前記封止材に用いる繊維または布基材とし
ては、アラミド繊維、フッ素系樹脂、紙等の有機材料、
Sガラス、Eガラス、Dガラス、Hガラス、Aガラス、
Cガラス、ARガラス、Lガラス、石英等の無機材料か
ら選択される。
【0019】本発明においては、プリント配線基板、繊
維または布基材を含む封止材およびシリコンチップの三
者の熱膨張係数の差を極力小さくすることにより、熱応
力が低減され、信頼性の優れた半導体装置を得ることが
できる。そのためのプリント配線基板としては、低膨張
係数のガラスクロスを含むプリント配線基板、セラミッ
ク/樹脂複合基板、セラミック溶射銅箔/樹脂複合基板
等、膨張係数が12×10~6/℃以下の低熱膨張性基板
が好ましい。また、より低熱膨張性の封止材が必要なと
きは、繊維または布基材の他に熱膨張係数の低い溶融シ
リカ等の無機フィラ粒子を充填剤として併用することが
望ましい。
【0020】また、本発明において、シリコンチップの
放熱性を上げるために、上記無機フィラ粒子として結晶
性シリカ、アルミナ、窒化アルミナ等を用いることがで
きる。上記無機フィラ粒子としては平均粒径0.1〜5
0μmのものが成形性,切断性等の加工面から好まし
い。
【0021】本発明は、前記封止材の表面または封止材
中に金属またはセラミックの板または膜を接着または挿
入することができる。こうすることにより封止材を通っ
てシリコンチップ界面へ侵入する水分を抑制することが
でき、さらにまた封止材の熱膨張係数のコントロールが
し易くなる。
【0022】また、本発明の半導体装置においては、吸
湿を抑えるために、成形後に封止材表面および/または
プリント配線基板表面に、疎水性材料からなるコーティ
ング膜を形成することも可能である。該コーティング膜
としてはフッ素樹脂、シリコン樹脂、オレフィン系樹脂
等が好適である。また、帯電防止膜をコーティングする
こともできる。
【0023】本発明が用いるシリコンチップ用封止材
は、通常のプリント基板用プリプレグと同様の方法で作
製できる。樹脂組成物を有機溶媒に溶解し、所定の粘度
の含浸用ワニスを作成する。この時、熱硬化性樹脂であ
れば硬化促進剤または重合開始剤を、また、必要に応じ
て表面処理剤等の添加剤、さらには無機フィラ粒子を加
える。上記の有機溶剤としては、アセトン、メチルエチ
ルケトン、トルエン、キシレン、2−メトキシエタノー
ル、テトラヒドロフラン、トリクロロエチレン、N−メ
チル−2−ピロリドン等から前記樹脂組成物が均一溶解
できるものを選択して用いる。
【0024】上記の含浸用ワニスを無機または有機の繊
維または布基材に含浸塗工し、室温〜170℃で乾燥し
てプリプレグを作製する。なお、上記乾燥条件は使用す
る樹脂組成物,溶媒,硬化促進剤,重合開始剤等により
設定する。
【0025】次に本発明の半導体装置の製法を説明す
る。図5の(a)に示すように、単層または多層のプリ
ント配線基板の上面にシリコンチップ1の搭載面を形成
し、その裏面にハンダボールグリッドアレイ等の外部接
続端子を有する実装面を形成する。
【0026】次に、図(b)においてプリント配線基板
の上面にシリコンチップ1を搭載しその非能動面を接着
する。
【0027】次に、図(c)においてシリコンチップ1
の能動面上の電極をプリント配線基板の電極と金ワイヤ
2でワイヤボンディングして電気的な接続をとる。
【0028】次いで、図(d)において、シリコンチッ
プ1を繊維または布基材を含む熱硬化性樹脂または熱可
塑性樹脂からなるプリプレグ11を貼着し、一体的に加
圧成形し、図(e)に示すようにプリント配線基板の裏
面に外部接続端子となるはんだボール5を設ける。
【0029】上記の製法では、図(d)におけるプリプ
レグ11の加圧成形時にボンデイングワイヤの変形を、
例えば、次のような方法で防止することができる。
【0030】図(d)に示すように、加圧プレス12間
に所定の厚さのスペーサ13を挿入するか、または、図
7に示すような凹状のプリント基板4を用いる。これら
は、いずれも金ワイヤ2のループを著しく変形すること
なくプリプレグを成形でき、金ワイヤの変形を抑えるこ
とができる。
【0031】また、通常のプリプレグのよりも樹脂含量
の多いプリプレグ(40〜70重量%)を金ワイヤ2側
に配置し、その上に、通常のプリプレグを積層して成形
することも可能である。
【0032】次に、本発明の別の製法を図6により説明
する。
【0033】図6の(a)に示すように、単層または多
層のプリント配線基板の一方の面にシリコンチップの搭
載面を形成し、その裏面にハンダボールグリッドアレイ
等の外部接続端子を形成する。
【0034】図(b)のようにシリコンチップ1の能動
面とプリント配線基板の電極とをはんだバンプ8により
電気的に接続し、シリコンチップを搭載する。
【0035】次に、図(c)のように、シリコンチップ
1に繊維または布基材を含む熱硬化性樹脂または熱可塑
性樹脂からなるプリプレグ11を貼着し、一体に加圧成
形する。上記プリプレグとしては、繊維または布基材と
無機フィラ粒子を含む熱硬化性樹脂または熱可塑性樹脂
からなるものを用いることもできる。
【0036】次いで、図(d)のようにプリント配線基
板の裏面にはんだボールで外部接続端子を形成する。
【0037】図(b)のシリコンチップ1とプリント配
線基板とはプリプレグ用樹脂を充填することによって、
両者を密に接着することができる。この場合の充填用樹
脂としては、熱応力を考慮し無機質充填剤を含むものを
使用してもよい。
【0038】本発明におけるプリプレグの加圧成形条件
は、使用樹脂とプリプレグの積層枚数にもよるが、通
常、100〜250℃,1〜100kg/cm2で行う
ことが好ましい。
【0039】また、金属またはセラミックの薄板または
薄膜をプリプレグと重ねて成形することもできる。
【0040】
【作用】本発明の半導体装置は、プリント配線基板で通
常用いられる繊維または布基材を含む樹脂を用いて封止
したことによって、封止材がシリコンチップを搭載して
いるプリント配線基板の熱膨張係数、弾性率、ガラス転
移温度等の物性値と同じかまたは近い物性値のものを作
製することができる。これにより、封止材とプリント配
線基板との熱膨張係数の差による応力を低減することが
でき、配線基板と封止材との接着力を高めることができ
る。
【0041】また、配線基板の反りを大幅に低減すると
共に、従来の温度サイクルや吸湿、加熱により発生し易
い界面における剥離やクラックを抑えることができるの
で、耐湿信頼性,耐はんだリフロー性等を向上すること
ができる。
【0042】また、本発明によれば、プリプレグを用い
て成形するため、従来のような半導体装置の形状に合わ
せた成形用金型が不要となり、製造コストを下げる上で
有利である。
【0043】
【実施例】本発明の実施例を図面を用いて説明する。
【0044】〔実施例 1〕ビスフェノールA型エポキ
シ樹脂90重量部(以下、単に部と称す)と、臭素化ビ
スフェノールA型エポキシ樹脂10部に硬化剤としてジ
アミノジフェニルメタンを当量配合し、硬化促進剤とし
てジシアンジアミド2部を添加して樹脂組成物とした。
【0045】この樹脂組成物をメチルエチルケトンに溶
解しワニスを作製した。このワニスをEガラスに含浸塗
工後、120℃で乾燥してプリプレグAを得た。
【0046】次に、図5(a),(b)に示すように、
上面にシリコンチップ搭載面と、裏面にハンダボールグ
リッドを形成したエポキシ樹脂からなる4層のプリント
配線基板(FR−4)4を14mm×20mmに切断
し、シリコンチップ搭載面に6mm×8mmのシリコン
チップ1をエポキシ樹脂系のダイアタッチ接着剤を用い
て接着,搭載した。
【0047】次いで、シリコンチップ1のアルミ電極部
分から4層プリント配線基板の電極部分に金ワイヤ2に
よって接続した後(図5(c))、前記のプリプレグA
を10枚重ねて180℃で加圧成形し、シリコンチップ
を封止した(図5(d))。
【0048】その後、図5(e)に示すように、プリン
ト配線基板の実装面の電極部にはんだ接続を行い、それ
ぞれ6×16個のはんだボールグリッドアレイを形成し
て、図1に示すボールグリッドアレイ型の半導体装置を
得た。なお、プリント配線基板と封止層の熱膨張係数
は、縦(X)方向がそれぞれ15×10~6/℃と14×
10~6/℃、横(Y)方向はそれぞれ16×10~6/℃
と15×10~6/℃であった。
【0049】〔実施例 2〕シアネートエステル樹脂と
ビスマレイミド樹脂からなる樹脂組成物をEガラスに含
浸したプリプレグ(三菱瓦斯化学社製)をシリコンチッ
プ封止用のプリプレグBとした。
【0050】次に、プリント配線基板としてシアネート
エステル系樹脂からなる4層プリント配線基板(イビデ
ン社製:BTレジン)を用いた以外は、実施例1と同様
の方法でシリコンチップをプリント配線基板に搭載し、
ワイヤボンディングを行った。
【0051】その後、厚さ0.1mmの銅箔1枚と前記
プリプレグBを4枚用い、200℃で加圧成形してシリ
コンチップを封止した。さらに、プリント配線基板の実
装面の電極部にはんだ接続を行い、はんだボールグリッ
ドアレイを形成して、図2に示すボールグリッドアレイ
型の半導体装置を得た。
【0052】プリント配線基板と封止層の熱膨張係数
は、縦(X)方向がそれぞれ15×10~6/℃と15×
10~6/℃、横(Y)方向はそれぞれ18×10~6/℃
と18×10~6/℃であった。
【0053】〔実施例 3〕トリスビスフェノールA型
エポキシ樹脂(三井石油化学社製:VG3101)90
部と、臭素化ビスフェノールA型エポキシ樹脂10部に
硬化剤としてビスフェノールA型ノボラックフェノール
樹脂を当量配合し、硬化促進剤としてイミダゾール2部
を添加し樹脂組成物とした。
【0054】この樹脂組成物をメチルエチルケトンに溶
解し、球状シリカ粉末(平均粒径1μm)10部を配合
したワニスを作製した。このワニスをEガラスに含浸塗
工後、120℃で乾燥してプリプレグCを得た。
【0055】次に、図7(a),(b)に示すように、
上面にシリコンチップ搭載用の凹みを設け、裏面にハン
ダボールグリッドを形成したエポキシ樹脂とTガラスか
らなる4層プリント配線基板(FR−5)4の14mm
×20mmのシリコンチップ搭載面に6mm×8mmの
シリコンチップ1をエポキシ樹脂系のダイアタッチ接着
剤を用いて接着,搭載した。シリコンチップのアルミ電
極部と4層プリント配線基板の電極部とを金ワイヤ2に
より接続した後(図7(c))、前記のプリプレグCを
10枚重ね、180℃で加圧成形してシリコンチップを
封止した(図7(d))。
【0056】その後、図7(e)に示すように、プリン
ト配線基板の実装面の電極部にはんだ接続を行い、それ
ぞれ6×16個のはんだボールグリッドアレイを形成し
て、図3に示すボールグリッドアレイ型の半導体装置を
得た。
【0057】プリント配線基板と封止層の熱膨張係数
は、縦(X)方向がそれぞれ10×10~6/℃と9×1
0~6/℃、横(Y)方向はそれぞれ11×10~6/℃と
10×10~6/℃であった。
【0058】〔実施例 4〕シリコンチップ封止用のプ
リプレグとして実施例2のプリプレグBを用いた。
【0059】図6(a),(b)に示すように、上面に
シリコンチップの搭載面と、裏面にハンダボールグリッ
ドを形成したシアネートエステル系樹脂からなる4層プ
リント配線基板(イビデン社製:BTレジン)4を14
mm×20mmに切断し、シリコンチップ搭載面に、は
んだバンプ8によりシリコンチップ(6mm×8mm)
の能動面を4層プリント配線基板の電極部に直接、電気
的接続を行った。
【0060】ここではんだバンプ8によって生じたシリ
コンチップとプリント配線基板との間の隙間は、平均粒
径8μmの無機質フィラを40重量%含む液状の酸無水
物硬化系のエポキシ樹脂をボイドが生じないように充填
し、両者の接着を行なった。その後、図6(c)に示す
ように、プリプレグBを10枚重ね200℃で加圧成形
してシリコンチップを封止した。
【0061】さらに、図6(d)に示すように、プリン
ト配線基板の実装面の電極部にはんだ接続を行い、6×
16個のはんだボールグリッドアレイを形成して、図4
に示すボールグリッドアレイ型の半導体装置を得た。
【0062】プリント配線基板と封止層の熱膨張係数
は、縦(X)方向がそれぞれ15×10~6/℃と15×
10~6/℃、横(Y)方向はそれぞれ18×10~6/℃
と18×10~6/℃であった。
【0063】〔実施例 5〕図8に本発明の半導体装置
を多数個同時に作製することができる製法を示す。
【0064】図8(a)に示すように、片面にシリコン
チップの搭載面と、その裏面にハンダボールグリッドを
形成したエポキシ樹脂からなる200mm×300mm
の4層プリント配線基板(FR−4)を作製した。
【0065】図8(b)に示すように、プリント配線基
板のシリコンチップ搭載面に6mm×8mmのシリコン
チップの10×10個(100個)をエポキシ樹脂系の
ダイアタッチ接着剤を用いて接着,搭載した。各シリコ
ンチップのアルミ電極部と4層プリント配線基板の電極
部とを金ワイヤ2によって接続した後(図8(c))、
実施例1のプリプレグAを10枚重ね180℃で加圧成
形することにより、シリコンチップを封止した(図8
(d))。
【0066】その後、図8(e)の切断部14を、ダイ
ヤモンドカッタで切断して14mm×20mmのシリコ
ンチップがそれぞれ封止された半導体装置を得た。さら
に、図8(f)に示すように、プリント配線基板の実装
面の電極部にはんだ接続を行い、それぞれ6×16個の
はんだボールグリッドアレイを形成して、図1に示すボ
ールグリッドアレイ型の半導体装置100個を得た。
【0067】〔比較例 1〕図9(a),(b)に示す
ように、上面にシリコンチップ搭載面と、裏面にハンダ
ボールグリッドを形成したシアネートエステル系樹脂か
らなる4層プリント配線基板(イビデン社製:BTレジ
ン)を14mm×20mmに切断し、シリコンチップ搭
載面に6mm×8mmのシリコンチップ1をエポキシ樹
脂系のダイアタッチ接着剤を用いて接着,搭載した。
【0068】シリコンチップ1のアルミ電極部から4層
プリント配線基板の電極部に金ワイヤ2によって接続を
行った後(図9(c))、オルソクレゾールノボラック
型エポキシ樹脂系モールドレジン(フィラ含量:69容
量%)を用いて180℃,90秒で低圧トランスファ成
形機によりシリコンチップをトランスファ成形し、18
0℃,5時間の後硬化を行った(図9(d))。
【0069】その後、図9の(e)に示すように、プリ
ント配線基板の実装面の電極部にはんだ接続を行い、そ
れぞれ6×16個のはんだボールグリッドアレイを形成
して、図10に示すボールグリッドアレイ型の半導体装
置を得た。なお、プリント配線基板と封止層の熱膨張係
数は、縦(X)方向がそれぞれ15×10~6/℃と12
×10~6/℃、横(Y)方向はそれぞれ18×10~6
℃と12×10~6/℃であった。
【0070】上記から明らかなように、プリント配線基
板と封止層の熱膨張係数の差は、横方向において6×1
0~6/℃の値を示した。
【0071】〔実施例 6〕前記実施例1〜5と比較例
1で得られたボールグリッドアレイ型の半導体装置を用
いて、温度サイクル信頼性と耐はんだリフロー性を評価
した。
【0072】温度サイクル試験は−55℃/10分⇔+
150℃/10分を1サイクルとし、所定の測定サイク
ル数毎に外部クラックと内部剥離の発生率を調べた。
【0073】また、耐はんだリフロー性試験は、30℃
/85%RH中で各時間放置後、240℃の赤外線リフ
ロー炉中で90秒間加熱し、パッケージの外部と内部の
クラック発生率と、内部剥離の発生率を調べた。なお、
内部剥離は超音波探傷装置で測定した。これらの結果を
表1に示す。
【0074】
【表1】
【0075】表1から明らかなように、本発明の半導体
装置は、温度サイクル試験および耐はんだリフロー性試
験のいずれにおいても、比較例のものと比べて優れてい
る。その中でも、実施例3による半導体装置は、封止層
並びにプリント配線基板共に低熱膨張性であるために、
特に信頼性が優れていた。なお、表1中において括弧内
の数値は、クラック発生は認められなかったが内部剥離
があったものを示す。
【0076】
【発明の効果】本発明の半導体装置は、シリコンチップ
を搭載しているプリント配線基板の熱膨張係数、弾性
率、ガラス転移温度等の物性値と同じか、または、極め
て近い物性値の封止材を用いたことにより、熱膨張係数
の差による応力発生が低減され、配線基板と封止材との
接着力を高めることができ、従来の温度サイクル試験や
吸湿、加熱により発生し易い界面での剥離並びにクラッ
クを抑えることができる。
【0077】また、本発明の半導体装置の製法によれ
ば、形状やサイズが異なる半導体装置を、特別な金型を
要せずに製造できるため、工業的価値が大きい。
【図面の簡単な説明】
【図1】実施例1の半導体装置の要部断面図である。
【図2】実施例2の半導体装置の要部断面図である。
【図3】実施例3の半導体装置の要部断面図である。
【図4】実施例4の半導体装置の要部断面図である。
【図5】実施例1の半導体装置の製造工程を示す模式断
面図である。
【図6】実施例4の半導体装置の製造工程を示す模式断
面図である。
【図7】実施例3の半導体装置の製造工程を示す模式断
面図である。
【図8】実施例5の半導体装置の製造工程を示す模式断
面図である。
【図9】従来の半導体装置の製造工程を示す模式断面図
である。
【図10】従来の半導体装置の要部断面図である。
【符号の説明】
1…シリコンチップ、2…金ワイヤ、3…繊維または布
基材を含む封止材、4…多層プリント配線基板、5…は
んだボール、6…配線回路、7…銅箔、8…はんだバン
プ、9…フィラ粒子を含む封止材、10…ソルダーレジ
スト、11…プリプレグ、12…加圧プレス、13…ス
ペーサ、14…切断部。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 小角 博義 茨城県日立市大みか町七丁目1番1号 株 式会社日立製作所日立研究所内 (72)発明者 荻野 雅彦 茨城県日立市大みか町七丁目1番1号 株 式会社日立製作所日立研究所内 (72)発明者 瀬川 正則 茨城県日立市大みか町七丁目1番1号 株 式会社日立製作所日立研究所内 (72)発明者 茂木 亮 茨城県日立市大みか町七丁目1番1号 株 式会社日立製作所日立研究所内

Claims (7)

    【特許請求の範囲】
  1. 【請求項1】 プリント配線基板の上面にシリコンチッ
    プが搭載されており、プリント配線基板の裏面に外部接
    続端子を設けた半導体装置において、前記シリコンチッ
    プが繊維または布基材を含む熱硬化性樹脂または熱可塑
    性樹脂で封止されていることを特徴とする半導体装置。
  2. 【請求項2】 プリント配線基板の上面にシリコンチッ
    プが搭載されており、プリント配線基板の裏面に外部接
    続端子を設けた半導体装置において、前記シリコンチッ
    プが繊維または布基材と無機質フィラ粒子を含む熱硬化
    性樹脂または熱可塑性樹脂で封止されていることを特徴
    とする半導体装置。
  3. 【請求項3】 前記シリコンチップ封止材の熱膨張係数
    と、プリント配線基板との熱膨張係数の差が±5×10
    ~6/℃以内である請求項1または2に記載の半導体装
    置。
  4. 【請求項4】 外部接続端子がアレイ状に配列したハン
    ダバンプで形成されている請求項1、2または3に記載
    の半導体装置。
  5. 【請求項5】 (a)単層または多層のプリント配線基
    板の上面にシリコンチップの搭載面を形成し、その裏面
    にハンダボールグリッドアレイの外部接続端子を形成す
    る工程、(b)前記プリント配線基板の上面にシリコン
    チップをその非能動面を接着することにより搭載する工
    程、(c)シリコンチップ能動面上の電極をプリント配
    線基板に設けた配線パターンとワイヤボンディングする
    ことにより電気的に接続する工程、(d)前記シリコン
    チップを繊維または布基材を含む熱硬化性樹脂または熱
    可塑性樹脂のプリプレグを貼着し加圧成形する工程、
    (e)前記プリント配線基板の裏面に外部接続端子を設
    ける工程、を含むことを特徴とする半導体装置の製法。
  6. 【請求項6】 (a)単層または多層プリント配線基板
    の上面にシリコンチップの搭載面を形成し、その裏面に
    ハンダボールグリッドアレイの外部接続端子を形成する
    工程、(b)前記プリント配線基板の上面に設けたはん
    だバンプを介してシリコンチップ能動面をプリント配線
    基板の配線パターンと電気的に接続しシリコンチップを
    搭載する工程、(c)前記シリコンチップを繊維または
    布基材を含む熱硬化性樹脂または熱可塑性樹脂のプリプ
    レグを貼着し加圧成形する工程、(d)プリント配線基
    板の裏面に外部接続端子を設ける工程、を含むことを特
    徴とする半導体装置の製法。
  7. 【請求項7】 前記シリコンチップを加圧成形する工程
    において使用する封止材が、繊維または布基材と無機質
    フィラ粒子を含む熱硬化性樹脂または熱可塑性樹脂であ
    る請求項5または6に記載の半導体装置の製法。
JP6135587A 1994-06-17 1994-06-17 半導体装置およびその製法 Pending JPH088354A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP6135587A JPH088354A (ja) 1994-06-17 1994-06-17 半導体装置およびその製法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP6135587A JPH088354A (ja) 1994-06-17 1994-06-17 半導体装置およびその製法

Publications (1)

Publication Number Publication Date
JPH088354A true JPH088354A (ja) 1996-01-12

Family

ID=15155315

Family Applications (1)

Application Number Title Priority Date Filing Date
JP6135587A Pending JPH088354A (ja) 1994-06-17 1994-06-17 半導体装置およびその製法

Country Status (1)

Country Link
JP (1) JPH088354A (ja)

Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0831528A2 (en) * 1996-09-10 1998-03-25 Hitachi Chemical Company, Ltd. Multilayer wiring board for mounting semiconductor device and method of producing the same
EP0788154A3 (en) * 1996-01-30 1998-08-05 Matsushita Electric Industrial Co., Ltd. Electronic circuit substrate
KR19990005515A (ko) * 1997-06-30 1999-01-25 윤종용 금형을 이용한 씨오비(cob) 패키지 제조 방법
JP2001313474A (ja) * 2000-02-21 2001-11-09 Ngk Spark Plug Co Ltd 配線基板
EP1198005A4 (en) * 1999-03-26 2004-11-24 Hitachi Ltd SEMICONDUCTOR MODULE AND ITS MOUNTING METHOD
US6940162B2 (en) 1999-03-26 2005-09-06 Renesas Technology Corp. Semiconductor module and mounting method for same
JP2008098620A (ja) * 2006-09-14 2008-04-24 Shin Etsu Chem Co Ltd システムインパッケージ型半導体装置用の樹脂組成物セット
JP2008263121A (ja) * 2007-04-13 2008-10-30 Nec Corp 半導体装置およびその製造方法
KR20120074260A (ko) * 2010-12-27 2012-07-05 신에쓰 가가꾸 고교 가부시끼가이샤 섬유 함유 수지 기판, 봉지후 반도체 소자 탑재 기판 및 봉지후 반도체 소자 형성 웨이퍼, 반도체 장치, 및 반도체 장치의 제조방법
JP2015050447A (ja) * 2013-09-05 2015-03-16 信越化学工業株式会社 封止材積層複合体、封止後半導体素子搭載基板、封止後半導体素子形成ウエハ、半導体装置、及び半導体装置の製造方法
US9893031B2 (en) 2013-11-29 2018-02-13 International Business Machines Corporation Chip mounting structure
JP2018174252A (ja) * 2017-03-31 2018-11-08 ローム株式会社 パワーモジュールおよびその製造方法

Cited By (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0788154A3 (en) * 1996-01-30 1998-08-05 Matsushita Electric Industrial Co., Ltd. Electronic circuit substrate
US5858481A (en) * 1996-01-30 1999-01-12 Matsushita Electric Industrial Co., Ltd. Electronic circuit substrate
EP0831528A2 (en) * 1996-09-10 1998-03-25 Hitachi Chemical Company, Ltd. Multilayer wiring board for mounting semiconductor device and method of producing the same
EP0831528A3 (en) * 1996-09-10 1999-12-22 Hitachi Chemical Company, Ltd. Multilayer wiring board for mounting semiconductor device and method of producing the same
KR19990005515A (ko) * 1997-06-30 1999-01-25 윤종용 금형을 이용한 씨오비(cob) 패키지 제조 방법
EP1198005A4 (en) * 1999-03-26 2004-11-24 Hitachi Ltd SEMICONDUCTOR MODULE AND ITS MOUNTING METHOD
US6940162B2 (en) 1999-03-26 2005-09-06 Renesas Technology Corp. Semiconductor module and mounting method for same
JP2001313474A (ja) * 2000-02-21 2001-11-09 Ngk Spark Plug Co Ltd 配線基板
JP2008098620A (ja) * 2006-09-14 2008-04-24 Shin Etsu Chem Co Ltd システムインパッケージ型半導体装置用の樹脂組成物セット
US9018281B2 (en) 2006-09-14 2015-04-28 Shin-Etsu Chemical Co., Ltd. Set of resin compositions for preparing system-in-package type semiconductor device
JP2008263121A (ja) * 2007-04-13 2008-10-30 Nec Corp 半導体装置およびその製造方法
US8004074B2 (en) 2007-04-13 2011-08-23 Nec Corporation Semiconductor device and fabrication method
KR20120074260A (ko) * 2010-12-27 2012-07-05 신에쓰 가가꾸 고교 가부시끼가이샤 섬유 함유 수지 기판, 봉지후 반도체 소자 탑재 기판 및 봉지후 반도체 소자 형성 웨이퍼, 반도체 장치, 및 반도체 장치의 제조방법
JP2012151451A (ja) * 2010-12-27 2012-08-09 Shin Etsu Chem Co Ltd 繊維含有樹脂基板、封止後半導体素子搭載基板及び封止後半導体素子形成ウエハ、半導体装置、及び半導体装置の製造方法
US9240332B2 (en) 2010-12-27 2016-01-19 Shin-Etsu Chemical Co., Ltd. Fiber-containing resin substrate, sealed substrate having semiconductor device mounted thereon, sealed wafer having semiconductor device formed thereon, a semiconductor apparatus, and method for manufacturing semiconductor apparatus
JP2015050447A (ja) * 2013-09-05 2015-03-16 信越化学工業株式会社 封止材積層複合体、封止後半導体素子搭載基板、封止後半導体素子形成ウエハ、半導体装置、及び半導体装置の製造方法
US9893031B2 (en) 2013-11-29 2018-02-13 International Business Machines Corporation Chip mounting structure
US10141278B2 (en) 2013-11-29 2018-11-27 International Business Machines Corporation Chip mounting structure
JP2018174252A (ja) * 2017-03-31 2018-11-08 ローム株式会社 パワーモジュールおよびその製造方法

Similar Documents

Publication Publication Date Title
EP0907205B1 (en) Semiconductor package and method for manufacturing the same
US7394663B2 (en) Electronic component built-in module and method of manufacturing the same
US6236108B1 (en) Substrate for holding a chip of semi-conductor package, semi-conductor package, and fabrication process of semi-conductor package
US7018866B2 (en) Circuit component built-in module with embedded semiconductor chip and method of manufacturing
JP4615631B2 (ja) 面内に熱膨張率勾配を設計する方法
US6939738B2 (en) Component built-in module and method for producing the same
TWI389608B (zh) 嵌入有組件之配線基板及其製造方法
US7180169B2 (en) Circuit component built-in module and method for manufacturing the same
JP5175009B2 (ja) 電子基材の製造におけるひずみ抑制方法、ラミネート式基材及びマイクロチップ用基材
US20060087020A1 (en) Semiconductor device and method for producing the same
US7791120B2 (en) Circuit device and manufacturing method thereof
CN1146985C (zh) 半导体装置和用于半导体装置的布线带
US20120235298A1 (en) Electronic device and method for producing a device
JP2003068931A (ja) 半導体パッケージ及びその製造方法
JP2000133683A (ja) 半導体装置、半導体ウエハ、半導体モジュールおよび半導体装置の製造方法
JPH07297560A (ja) 多層プリント配線基板およびその実装構造体
JPH088354A (ja) 半導体装置およびその製法
JP3537620B2 (ja) 多層配線基板
JP2001298146A (ja) 多層配線基体の製造方法および多層配線基体
JP2004071946A (ja) 配線板、半導体パッケージ用基板、半導体パッケージ及びそれらの製造方法
JPH0855867A (ja) 樹脂封止型半導体装置
JP3143081B2 (ja) 半導体パッケ−ジ用チップ支持基板、半導体装置及び半導体装置の製造法
JP3314142B2 (ja) 半導体パッケージの製造方法
JP3293753B2 (ja) 半導体パッケージ用チップ支持基板及びこれを用いた半導体パッケージ
JPH11224912A (ja) 半導体パッケ−ジ用チップ支持基板及び半導体パッケ−ジ