JP5457759B2

JP5457759B2 - 半導体装置の製造方法

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Inventors: 隆治近藤
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Description

本発明は、半導体装置の製造方法に関する。

ＭＯＳトランジスタのゲート電極の材料としては、ＣＶＤ法で容易に作成でき、ＳｉＯ_２や単結晶Ｓｉ、Ａｌなどと密着性や親和性に優れ、ドーピングによって比抵抗の制御が可能であるなどのメリットから、多結晶シリコンが広く用いられている。撮像素子、メモリ、ロジック等の半導体装置において、その動作速度の高速化を図ることなどを目的に、同一基板上に不純物種が異なる領域を有するデュアルゲート構造を採用することがある。このデュアルゲート構造におけるゲート電極は、ｎ型多結晶シリコン膜とｐ型多結晶シリコン膜とを同時にエッチングすることにより形成することがある。この場合、ｎ型多結晶シリコンとｐ型多結晶シリコンとの間でエッチングレート差に応じて、エッチングを開始してから多結晶シリコンが完全に除去されるまでのエッチング時間が異なる。それに起因してデュアルゲート構造におけるゲート電極の形状が設計したものからずれる傾向にある。

特許文献１には、半導体基板上にＮ型多結晶シリコン膜１０とＰ型多結晶シリコン膜１１とを形成した後に、Ｎ型多結晶シリコン膜１０を高融点金属合金膜１３で選択的に覆うことが記載されている（特許文献１の図６、図７、図１２参照）。そして、Ｎ型多結晶シリコン膜１０とＰ型多結晶シリコン膜１１とのそれぞれの上に、ゲート電極配線の形成領域に残るようにパターニングされたホトレジスト６のエッチングマスクを形成する（特許文献１の図１３参照）。そして、異方性エッチングを行う（特許文献１の図１４参照）。これにより、特許文献１によれば、高融点金属合金膜のエッチング速度がＮ型多結晶シリコン膜及びＰ型多結晶シリコン膜より遅いので、Ｎ型多結晶シリコン膜の見かけ上のエッチング速度（エッチング時間）をＰ型多結晶シリコン膜と同程度にできるとされている。

特許文献２には、半導体基板上にＮ型ポリシリコン４とＰ型ポリシリコン６とを形成した後に、Ｎ型ポリシリコン４のみの上にＰ型ポリシリコンとのエッチング時間差に相当する酸化膜５を形成することが記載されている（特許文献２の図１〜図３参照）。そして、フォトリソグラフィ及びエッチングによりゲート電極のパターニングを行う（特許文献２の図４参照）。これにより、特許文献２によれば、Ｎ型ポリシリコン４とＰ型ポリシリコン６とのエッチング時間をほぼ同一とすることができるとされている。

特許文献３には、半導体基板上にポリシリコンのｎ型領域２０４ａとｐ型領域２０４ｂとを形成し、それぞれの上にマスクパターンを形成した後、メインエッチングとそれに続くオーバーエッチングとを行うことが記載されている（特許文献３の図２参照）。具体的には、エッチング装置１００（特許文献３の図１参照）において、処理室１０４内の圧力を２０ｍＴｏｒｒ以下にするとともに、下部電極１０５に高バイアス（０.１５Ｗ/ｃｍ^２以上）を印加して、ＨＢｒガスとＯ_２ガスとを処理ガスとして供給する。これにより、スパッタ現象によるエッチングが進行し化学反応によるエッチングがあまり進行しない条件で、ゲート絶縁膜２０２が露出するまでメインエッチングを行う（特許文献３の図２（ｂ）参照）。続いて、エッチング装置１００において、さらにＮ_２ガスを加えた処理ガスとして供給するとともに、Ｎ_２ガスのＨＢｒガスに対する流量比を０．１２５以上０．３以下とする。この条件で、エッチング残りが除去されるまでオーバーエッチングを行う（特許文献３の図２（ｃ）参照）。これにより、特許文献３によれば、Ｎ_２ガスによりゲート電極の側壁が保護され化学反応によるエッチングの進行が抑えられるので、オーバーエッチングの段階でもゲート電極のサイドエッチングを抑えることができるとされている。

特開平０７−２８３３２３号公報特開２０００−１００９７０号公報特開２００３−３０３８１７号公報

特許文献１及び特許文献２には、多結晶シリコン膜（ポリシリコン）のゲート電極の側壁におけるエッチングをどのように抑制するのかについて記載がない。多結晶シリコン膜（ポリシリコン）のエッチング工程において、多結晶シリコン膜（ポリシリコン）のゲート電極の側壁がエッチングされると、Ｎ型のゲート電極とＰ型のゲート電極との加工形状（線幅）を揃えることが困難になる。一方、特許文献３に記載された技術では、処理室の圧力、処理ガスの種類、及び流量比などを特定の条件に調整する必要があるので、エッチング条件の自由度が低くなっている。

本発明の目的は、第１の導電型の第１の多結晶シリコン膜と第２の導電型の第２の多結晶シリコン膜とを同時にエッチング加工する際の加工精度を向上するための半導体装置の新規な製造方法を提供することにある。

本発明の１つの側面に係る半導体装置の製造方法は、半導体基板の上に、第１の多結晶シリコン膜と、導電型または不純物濃度が前記第１の多結晶シリコン膜とは異なる第２の多結晶シリコン膜とを形成する形成工程と、前記第１の多結晶シリコン膜のうち第１の除去領域を除去することによって第１のパターンを形成し、前記第２の多結晶シリコン膜のうち第２の除去領域を除去することによって第２のパターンを形成するパターニング工程と、を含み、前記パターニング工程は、前記第１の除去領域を第１の深さまでエッチングするとともに、前記第２の除去領域を前記第１の深さとは異なる第２の深さまでエッチングする第１のエッチング工程と、前記第１のエッチング工程でエッチングがなされた前記第１の多結晶シリコン膜および前記第２の多結晶シリコン膜における当該エッチングによって露出した側面を酸化して前記側面に酸化膜を形成するとともに、前記第１のエッチング工程の後に残っている前記第１の除去領域および前記第２の除去領域のそれぞれの上面を酸化して前記上面に酸化膜を形成する酸化工程と、前記半導体基板の表面が露出するまで、前記第１の除去領域の前記上面に形成された前記酸化膜および前記第２の除去領域の前記上面に形成された前記酸化膜と、前記第１の除去領域および第２の除去領域とをエッチングする第２のエッチング工程と、を含み、前記第２のエッチング工程において前記第１の除去領域の下にある前記半導体基板の表面と前記第２の除去領域の下にある前記半導体基板の表面とが同時に露出するように、前記酸化工程において形成される前記第１の除去領域の上面の酸化膜の膜厚および前記第２の除去領域の上面の酸化膜の膜厚が規定される。

本発明によれば、第１の導電型の第１の多結晶シリコン膜と第２の導電型の第２の多結晶シリコン膜とを同時にエッチング加工する際の加工精度を向上するための半導体装置の新規な製造方法を提供することができる。

第１実施形態に係る半導体装置の製造方法を示す図。第２実施形態に係る半導体装置の製造方法を示す図。撮像センサを説明するための回路図。

本発明の第１実施形態に係る半導体装置１００の製造方法を、図１を用いて説明する。半導体装置１００は、図１に示すように、領域Ｒ１と領域Ｒ２とを有する。領域Ｒ１は、第１のパターンＰＴ１（例えば、ｎ型のゲート電極）を形成すべき領域を含む領域であり、領域Ｒ２は、第２のパターンＰＴ２（例えば、ｐ型のゲート電極）を形成すべき領域を含む領域である。

図１（Ａ）の工程では、半導体基板ＳＢの表面を酸化することにより、半導体基板ＳＢの表面にゲート酸化膜１０２を形成する。すなわち、半導体基板ＳＢの表面近傍の部分をゲート酸化膜１０２とする。半導体基板ＳＢにおける酸化されなかった部分は下地領域１０１となる。すなわち、ゲート酸化膜１０２は、半導体基板ＳＢにおける表面近傍の部分である。なお、ゲート酸化膜１０２は、下地基板の表面の上にＣＶＤ法などを用いて酸化膜を堆積することにより形成しても良い。この場合でも、ゲート酸化膜１０２は、半導体基板ＳＢにおける表面近傍の部分とみなし、下地基板の部分を下地領域１０１とみなすことにする。

次に（形成工程）、ゲート酸化膜１０２の上に、第１の多結晶シリコン膜１０３−１と第２の多結晶シリコン膜１０３−２とを形成する。具体的には、ゲート酸化膜１０２の上に、多結晶シリコン膜を堆積する。そして、第１のマスクパターン（図示せず）を介して、多結晶シリコン膜における領域Ｒ１にｎ型の不純物イオンを選択的に注入（ドーピング）する。これにより、多結晶シリコン膜における領域Ｒ１の部分を第１の多結晶シリコン膜１０３−１とする。第１の多結晶シリコン膜１０３−１は、ｎ型（第１の導電型）の不純物を含む。また、第２のマスクパターン（図示せず）を介して、多結晶シリコン膜における領域Ｒ２にｐ型（第２の導電型）の不純物イオンを選択的に注入（ドーピング）する。ｐ型（第２の導電型）は、ｎ型（第１の導電型）と反対導電型である。これにより、多結晶シリコン膜における領域Ｒ２の部分を第２の多結晶シリコン膜１０３−２とする。第２の多結晶シリコン膜１０３−２は、ｐ型の不純物を含む。

次に（パターニング工程）、第１の多結晶シリコン膜１０３−１をエッチングによりパターニングして第１のパターンを形成するとともに、第２の多結晶シリコン膜１０３−２をエッチングによりパターニングして第２のパターンを形成する。図１（Ａ）に示すように、第１の多結晶シリコン膜１０３−１は、第１のパターンＰＴ１（図１（Ｄ）参照）となるべき第１の領域１０３−１ａと、除去すべき第２の領域１０３−１ｂとを含む。第２の多結晶シリコン膜１０３−２は、第２のパターンＰＴ２（図１（Ｄ）参照）となるべき第３の領域１０３−２ａと、除去すべき第４の領域１０３−２ｂとを含む。以下、図１（Ａ）〜図１（Ｄ）を用いて、パターニング工程について具体的に説明する。

図１（Ａ）の工程（マスク形成工程）では、第１の多結晶シリコン膜１０３−１における第１の領域１０３−１ａを選択的に覆うハードマスク１０４−１のパターンを形成する。第２の多結晶シリコン膜１０３−２における第３の領域１０３−２ａを選択的に覆うハードマスク１０４−２のパターンを形成する。ハードマスク１０４−１及びハードマスク１０４−２のそれぞれは、例えば、ＴＥＯＳ膜で形成する。

図１（Ｂ）の工程（第１のエッチング工程）では、第１のパターンＰＴ１及び第２のパターンＰＴ２のそれぞれの側面を露出させるようにエッチングを行う。すなわち、第２の領域１０３−１ｂを表面から第１の深さＥＤ１までエッチングするとともに、第４の領域１０３−２ｂを表面から第２の深さＥＤ２までエッチングする。

具体的には、ＨＢｒガス、Ｃｌ_２ガス、Ｏ_２ガスを含む反応ガスを用いたプラズマエッチング処理により、ハードマスク１０４−１をマスクとして第１の多結晶シリコン膜１０３−１をエッチングする。すなわち、第１の多結晶シリコン膜１０３−１におけるハードマスク１０４−１で覆われていない第２の領域１０３−１ｂを表面から第１の深さＥＤ１までエッチングする。これにより、第１のパターンＰＴ１の露出した側面、すなわち第１のパターンＰＴ１となるべき第１の領域１０３−１ａの露出した側面ＳＦ１が形成される。それとともに、ハードマスク１０４−２をマスクとして第２の多結晶シリコン膜１０３−２をエッチングする。すなわち、第２の多結晶シリコン膜１０３−２におけるハードマスク１０４−２で覆われていない第４の領域１０３−２ｂを表面から第２の深さＥＤ２までエッチングする。これにより、第２のパターンＰＴ２の露出した側面、すなわち第２のパターンＰＴ２となるべき第３の領域１０３−２ａの露出した側面ＳＦ２が形成される。第１の多結晶シリコン膜１０３−１における第２の領域１０３−１ｂ１は、厚さが減少した状態で残されており、例えば、ｄ１の厚さを有する。第２の多結晶シリコン膜１０３−２における第４の領域１０３−２ｂは、厚さが減少した状態で残されており、例えば、ｄ２の厚さを有する。

ここで、第１の多結晶シリコン膜１０３−１及び第２の多結晶シリコン膜１０３−２を同時にエッチングすると、第１の多結晶シリコン膜１０３−１の方が第２の多結晶シリコン膜１０３−２よりもエッチング速度が大きくなる。このメカニズムの詳細は明らかになっていないが、導電体中の電子あるいはリン原子がエッチングの反応に寄与するためであると考えられる。そのため、ｎ型の第１の多結晶シリコン膜１０３−１の方がｐ型の第２の多結晶シリコン膜１０３−２よりもエッチング速度が大きくなり、図１（Ｂ）に示すように、ＥＤ１＞ＥＤ２となるので、ｄ１＜ｄ２となっている。なお、ＥＤ１＋ｄ１≒ＥＤ２＋ｄ２である。

図１（Ｃ）の工程（酸化工程）では、図１（Ｂ）の工程で露出した側面ＳＦ１，ＳＦ２を酸化して、その側面ＳＦ１，ＳＦ２に第１の酸化膜を形成する。また、図１（Ｂ）の工程で残された第２の領域１０３−１ｂ１及び第４の領域１０３−２ｂ１のそれぞれの上面ＵＦ１，ＵＦ２を酸化して上面ＵＦ１，ＵＦ２に第２の酸化膜を形成する。第１、第２の酸化膜が形成された内部、つまり酸化されなかった部分を多結晶シリコン部分として残す。図１（Ｃ）の工程では、酸素を含んだガスを用いて酸化を行う。

具体的には、Ｏ_２ガスにＡｒやＫｒのような不活性ガスを添付した反応ガスを用いて、酸化処理としてプラズマ処理を実施する。そして、第１の多結晶シリコン膜１０３−１における第１の領域１０３−１ａの側面ＳＦ１と第２の領域１０３−１ｂの上面ＵＦ１とを酸化する。これにより、第１の領域１０３−１ａにおける酸化された部分が酸化膜１０５−１ａとなり、第１の領域１０３−１ａにおける酸化されなかった部分が多結晶シリコン部分１０３−１ａ２として残る。また、第２の領域１０３−１ｂにおける上面近傍の酸化された部分が酸化膜（第２の酸化膜）１０５−１ｂとなり、第２の領域１０３−１ｂにおける酸化されなかった部分が多結晶シリコン部分１０３−１ｂ２として残る。すなわち、第１の多結晶シリコン膜１０３−１の露出した部分が、酸化膜１０５−１ａと酸化膜１０５−１ｂとを含む酸化膜１０５−１となる。それとともに、第２の多結晶シリコン膜１０３−２における第３の領域１０３−２ａの側面ＳＦ２と第４の領域１０３−２ｂの上面ＵＦ２とを酸化する。これにより、第３の領域１０３−２ａにおける側面近傍の酸化された部分が酸化膜１０５−２ａとなり、第３の領域１０３−２ａにおける酸化されなかった部分が多結晶シリコン部分１０３−２ａ２として残る。また、第４の領域１０３−２ｂにおける上面近傍の酸化された部分が酸化膜（第２の酸化膜）１０５−２ｂとなり、第４の領域１０３−２ｂにおける酸化されなかった部分が多結晶シリコン部分１０３−２ｂ２として残る。すなわち、第２の多結晶シリコン膜１０３−２の露出した部分が、酸化膜１０５−２ａと酸化膜１０５−２ｂとを含む酸化膜１０５−２となる。図１（Ｃ）の工程で形成された酸化膜１０５−１ａ、１０５−１ｂは、例えば、それぞれ、ｔ１、ｔ１’の厚さを有する。図１（Ｃ）の工程で形成された酸化膜１０５−２ａ、１０５−２ｂは、例えば、それぞれ、ｔ２、ｔ２’の厚さを有する。

ここで、第１の多結晶シリコン膜１０３−１及び第２の多結晶シリコン膜１０３−２を同時に酸化すると、第１の多結晶シリコン膜１０３−１の方が第２の多結晶シリコン膜１０３−２よりも酸化膜形成速度が大きくなる。このメカニズムの詳細は明らかになっていないが、多結晶シリコンの表面に吸着した酸素分子への電子を供与することが酸化を促進するためであると考えられる。そのため、ｎ型の第１の多結晶シリコン膜１０３−１の方がｐ型の第２の多結晶シリコン膜１０３−２よりも酸化膜形成速度が大きくなり、図１（Ｂ）に示すように、ｔ１＞ｔ２となっており、ｔ１’＞ｔ２’となっている。

なお、図１（Ｃ）の工程では、酸素を含んだガスを用いて酸化を行う代わりに、水蒸気を含んだガスを用いて酸化を行ってもよい。多結晶シリコン膜を酸化する際には、多結晶シリコン膜の表面に酸素原子を供給する必要があるが、酸化シリコン中の拡散係数は、酸素イオンよりも水酸化イオンの方が大きい。このため、水蒸気を含んだガスを用いて酸化を行うことにより、酸素を含んだガスを用いて酸化を行う場合に比べて、酸化処理に要する時間を短縮することができる。

図１（Ｄ）の工程（第２のエッチング工程）では、側面ＳＦ１，ＳＦ２が酸化膜１０５−２ａ，１０５−２ｂで保護された状態でエッチングを行い、第１の多結晶シリコン膜１０３−１及び第２の多結晶シリコン膜１０３−２のパターニングを完了させる。具体的には、ＨＢｒガス、Ｃｌ_２ガス、Ｏ_２ガスを含む反応ガスを用いた異方性プラズマエッチング処理により、ハードマスク１０４−１をマスクとして第１の多結晶シリコン膜１０３−１をエッチングする。これにより、第２の領域１０３−１ｂにおける多結晶シリコン部分１０３−１ｂ２が露出するまで酸化膜１０５−１ｂをエッチングする（第１の工程）。その後、半導体基板ＳＢの表面が露出するまで第２の領域１０３−１ｂにおける多結晶シリコン部分１０３−１ｂ２をエッチングする（第２の工程）。すなわち、酸化膜１０５−１ｂと多結晶シリコン部分１０３−１ｂ２とを含む第２の領域１０３−１ｂをエッチングして除去し、第１の領域１０３−１ａに隣接した半導体基板ＳＢの表面ＳＢ１を露出させる。それとともに、ハードマスク１０４−２をマスクとして第２の多結晶シリコン膜１０３−２をエッチングする。これにより、第４の領域１０３−２ｂにおける多結晶シリコン部分１０３−２ｂ２が露出するまで第４の領域１０３−２ｂにおける酸化膜１０５−２ｂをエッチングする（第１の工程）。その後、半導体基板ＳＢの表面が露出するまで第４の領域１０３−２ｂにおける多結晶シリコン部分１０３−２ｂ２をエッチングする（第２の工程）。すなわち、酸化膜１０５−２ｂと多結晶シリコン部分１０３−２ｂ２とを含む第４の領域１０３−２ｂをエッチングして除去し、第３の領域１０３−２ａに隣接した半導体基板ＳＢの表面ＳＢ２を露出させる。

ここで、第１の領域１０３−１ａ、１０３−２ａにそれぞれ含まれる酸化膜１０５−１ａ、１０５−２ａは、図１（Ｄ）の工程におけるエッチング処理が異方性の高い条件で行われるので、実質的に除去されずに残る。このため、酸化膜１０５−１ａ、１０５−２ａは、それぞれ、第１の領域１０３−１ａ、１０３−２ａにおける多結晶シリコン部分１０３−１ａ２、１０３−２ａ２に対する側壁保護膜として機能する。この結果、多結晶シリコン部分１０３−１ａ２、１０３−２ａ２の側壁がエッチング雰囲気に曝露されることが抑制され、その側壁における横方向のエッチングの進行を抑制できる。この結果、第１の多結晶シリコン膜と第２の多結晶シリコン膜とのエッチングレートの差に起因する加工形状（線幅）の差異の発生も抑制することができる。すなわち、ｎ型の第１の多結晶シリコン膜とｐ型の第２の多結晶シリコン膜とを同時にエッチング加工する際の加工精度を向上することができる。

さらに、図１（Ｄ）の工程が完了した後においても、第１の領域１０３−１ａにおける多結晶シリコン部分をｎ型のゲート電極とし、酸化膜１０５−１ａの部分をサイドウォールの一部として機能させることができる。同様に、第３の領域１０３−２ａにおける多結晶シリコン部分をｐ型のゲート電極とし、酸化膜１０５−２ａの部分をサイドウォールの一部として機能させることができる。

なお、図１（Ｂ）の工程（第１のエッチング工程）から図１（Ｃ）の工程（酸化工程）に移行するタイミングは特に制限されるものではないが、エッチング速度が大きいｎ型のゲート電極に隣接したゲート酸化膜の露出が始まる直前とすることができる。酸化させる工程に移行する手段としては、予め確認された多結晶シリコン膜のエッチングレートに基づいて予め決められた時間で図１（Ｂ）の工程を実施する方法でも良いし、プラズマ発光強度をモニタすることにより移行するタイミングを決定する方法でもよい。対象となる試料のレイアウトパターンや、半導体装置が撮像センサを含む場合であれば撮像センサにおける各画素の開口率に応じて、より適切な方法を選んで実施する。

また、上述のように、第２の領域１０３−１ｂにおける酸化膜１０５−１ｂの方が、第４の領域１０３−２ｂにおける酸化膜１０５−２ｂよりも厚くなっている。このため、酸化膜１０５−２ｂの除去が酸化膜１０５−１ｂの除去より早く完了するので、第４の領域１０３−２ｂにおける多結晶シリコン部分のエッチングは、第２の領域１０３−１ｂにおける多結晶シリコン部分のエッチングより早く開始する。これにより、第１の多結晶シリコン膜と第２の多結晶シリコン膜との間のエッチングレートの差が相殺される。この結果、第２の領域１０３−１ｂと第４の領域１０３−２ｂとで、エッチングが開始されてから多結晶シリコンが除去されるまでのエッチング時間の差が、酸化処理を実施しない場合と比べて小さくなる。すなわち、第２の領域１０３−１ｂと第４の領域１０３−２ｂとのエッチングの完了が同時になるように設定することが容易である。したがって、半導体基板ＳＢの表面近傍の部分であるゲート酸化膜の過剰なエッチングが抑制され、ゲート酸化膜の膜減りを抑制することが可能になる。

本実施形態は、ｎ型の第１の多結晶シリコン膜とｐ型の第２の多結晶シリコン膜とを同時にエッチングする場合を例に説明を行ったが、本発明の効果は、導電体中の電子の量の違いにより発現するものである。したがって、第１の多結晶シリコン膜がｎ型の不純物を高い濃度で含むｎ＋型（第１の導電型）ものとし、第２の多結晶シリコン膜がｎ型の不純物を低い濃度で含むｎ−型（第２の導電型）ものとした場合にも、本実施形態と同様の効果を奏することができる。ｎ＋型におけるｎ型の不純物濃度は、ｎ−型におけるｎ型の不純物濃度より高い。

次に、本発明の第２実施形態に係る半導体装置１００ｉの製造方法を、図２を用いて説明する。以下では、第１実施形態と異なる部分を中心に説明する。

図２（Ｂ）の工程（第１のエッチング工程）では、第２の領域を除去して半導体基板ＳＢの表面ＳＢ１を露出させるまで第２の領域をエッチングする。具体的には、ハードマスク１０４−１をマスクとして第１の多結晶シリコン膜１０３−１ｉをエッチングする。すなわち、第１の多結晶シリコン膜１０３−１ｉにおけるハードマスク１０４−１で覆われていない第２の領域を除去するまで第２の領域をエッチングする。これにより、第１のパターンＰＴ１ｉの露出した側面、すなわち第１のパターンＰＴ１ｉとなるべき第１の領域１０３−１ａｉの露出した側面ＳＦ１ｉが形成されるとともに、第１の領域１０３−１ａｉに隣接した半導体基板ＳＢの表面ＳＢ１が露出する。ここで、露出した側面ＳＦ１ｉは、第１のパターンＰＴ１ｉの側面のほぼ全面に対応したものとなっている。

図２（Ｃ）の工程（酸化工程）では、第１の多結晶シリコン膜１０３−１ｉにおける第１の領域１０３−１ａｉの側面ＳＦ１ｉと図２（Ｂ）の工程で露出させた半導体基板ＳＢの表面ＳＢ１とを酸化する。これにより、第１の領域１０３−１ａｉにおける側面近傍の酸化された部分が酸化膜１０５−１ａｉとなり、第１の領域１０３−１ａｉにおける酸化されなかった部分が多結晶シリコン部分１０３−１ａ２ｉとして残る。また、第１の領域１０３−１ａｉに隣接したゲート酸化膜１０２ｉの厚さが増加する。

ここで、図２（Ｃ）の工程を行わないと、下地領域におけるエッチング速度の大きな第１の多結晶シリコン膜に隣接した領域１０５−５が、第２の多結晶シリコン膜に隣接した領域に比べて、薄いゲート酸化膜を通してプラズマに曝される時間が長くなり、プラズマによるダメージが入りやすくなる。そこで、本実施形態では、第１の領域１０３−１ａｉに隣接したゲート酸化膜１０２ｉの厚さを増加させる。このとき、第１の多結晶シリコン膜に隣接した領域１０５−５をも酸化させることができる。これにより、領域１０５−５の欠陥（ダメージ）を低減させる効果がある。この効果は、ゲート酸化膜の薄膜化が進むとより大きなものになる。

次に、本発明の半導体装置に含まれる撮像センサ（ＭＯＳ型センサ）の一例を図３に示す。図３に示す撮像センサ３０は、画素アレイ領域１００、定電流源領域２００、列アンプ領域３００、保持容量領域４００、出力アンプ領域４５０、垂直走査回路５００、及び水平走査回路６００を含む。

画素アレイ領域１００では、複数の画素６がＸＹ方向にマトリックス状に配列されている。各画素６は、光電変換部１、転送部２、電荷電圧変換部ＦＤ、リセット部３、出力部４、及び選択部５を含む。光電変換部１は、光に応じた電荷を発生させて蓄積する。光電変換部１は、例えば、フォトダイオードである。転送部２は、光電変換部１で発生した電荷を電荷電圧変換部ＦＤへ転送する。転送部２は、例えば、転送トランジスタであり、垂直走査回路５００からアクティブレベルの転送制御信号をゲートに受けた際にオンすることにより、光電変換部１で発生した電荷を電荷電圧変換部ＦＤへ転送する。電荷電圧変換部ＦＤは、転送された電荷を電圧に変換する。電荷電圧変換部ＦＤは、例えば、フローティングディフュージョンである。リセット部３は、電荷電圧変換部ＦＤをリセットする。リセット部３は、例えば、リセットトランジスタであり、垂直走査回路５００からアクティブレベルのリセット制御信号をゲートに受けた際にオンすることにより、電荷電圧変換部ＦＤをリセットする。出力部４は、電荷電圧変換部ＦＤの電圧に応じた信号を列信号線ＰＶへ出力する。出力部４は、例えば、増幅トランジスタであり、列信号線ＰＶに接続された定電流源７とともにソースフォロワ動作を行うことにより、電荷電圧変換部ＦＤの電圧に応じた信号を列信号線ＰＶへ出力する。すなわち、出力部４は、リセット部３により電荷電圧変換部ＦＤがリセットされた状態で電荷電圧変換部ＦＤの電圧に応じたノイズ信号を列信号線ＰＶへ出力する。出力部４は、転送部２により光電変換部１の電荷が電荷電圧変換部ＦＤへ転送された状態で電荷電圧変換部ＦＤの電圧に応じた光信号を列信号線ＰＶへ出力する。選択部５は、画素６を選択状態／非選択状態にする。選択部５は、例えば、選択トランジスタであり、垂直走査回路５００からアクティブレベルの選択制御信号をゲートに受けた際にオンすることにより、画素６を選択状態にする。選択部５は、垂直走査回路５００からノンアクティブレベルの選択制御信号をゲートに受けた際にオフすることにより、画素６を非選択状態にする。

垂直走査回路５００は、画素アレイ領域１００を垂直方向（Ｙ方向）に走査することにより、画素アレイ領域１００における信号を読み出すべき読み出し行を選択し、読み出し行の画素から複数の列信号線ＰＶへ信号が出力されるようにする。例えば、垂直走査回路５００は、上記のように、画素アレイ領域１００の読み出し行の画素におけるトランジスタを駆動する。垂直走査回路５００は、例えば、シフトレジスタやデコーダーを含む。

定電流源領域２００は、複数の列信号線ＰＶにそれぞれ接続された複数の定電流源７がＸ方向に配列されて構成された領域である。列アンプ領域３００は、複数の列アンプ部１１がＸ方向に配列された領域である。各列アンプ部１１は、例えば、差動増幅器８、クランプ容量９、帰還容量１０、クランプ制御スイッチＣＳを含んで構成されうる。各列アンプ部１１は、光信号とノイズ信号との差分信号を出力する差分回路（クランプＣＤＳ回路）となりうる。保持容量領域４００は、複数の保持容量部１８がＸ方向に配列された領域である。各保持容量部１８は、ノイズ信号書込トランジスタ１２、光信号書込トランジスタ１３、ノイズ信号保持容量１４、光信号保持容量１５、ノイズ信号転送トランジスタ１６、光信号転送トランジスタ１７を含んで構成されうる。出力アンプ領域４５０は、出力アンプ１９を含む。

水平走査回路６００は、各保持容量領域４００のリセットレベル転送トランジスタ１６、光信号レベル転送トランジスタ１７を駆動するための走査回路である。水平走査回路６００は、例えば、シフトレジスタやデコーダーを含む。

図３のようなＭＯＳ型センサでは、画素アレイ領域１００において１種類の導電型のトランジスタを用いることが多い。一方、列アンプ領域３００の差動増幅器８や走査回路５００、６００には、異なる種類の導電型のトランジスタを用いることが多く、列アンプ領域３００には、異なる導電型のトランジスタが不均一な分布で存在している。異なる導電型のトランジスタが、不均一な分布で存在しているＭＯＳ型センサにおいては、エッチングガスの、多結晶シリコン表面への寄与の仕方が場所により異なる。その結果、第１の多結晶シリコン膜と第２の多結晶シリコン膜とを同時にエッチングする場合の、エッチング速度の差異がより拡大される。そこで、本発明のエッチング方法をＭＯＳ型センサに適用することにより、ＭＯＳ型センサ内の多結晶シリコンの加工形状（幅）の差異を小さくする効果が、顕著なものとなる。

Claims

半導体基板の上に、第１の多結晶シリコン膜と、導電型または不純物濃度が前記第１の多結晶シリコン膜とは異なる第２の多結晶シリコン膜とを形成する形成工程と、
前記第１の多結晶シリコン膜のうち第１の除去領域を除去することによって第１のパターンを形成し、前記第２の多結晶シリコン膜のうち第２の除去領域を除去することによって第２のパターンを形成するパターニング工程と、を含み、
前記パターニング工程は、
前記第１の除去領域を第１の深さまでエッチングするとともに、前記第２の除去領域を前記第１の深さとは異なる第２の深さまでエッチングする第１のエッチング工程と、
前記第１のエッチング工程でエッチングがなされた前記第１の多結晶シリコン膜および前記第２の多結晶シリコン膜における当該エッチングによって露出した側面を酸化して前記側面に酸化膜を形成するとともに、前記第１のエッチング工程の後に残っている前記第１の除去領域および前記第２の除去領域のそれぞれの上面を酸化して前記上面に酸化膜を形成する酸化工程と、
前記半導体基板の表面が露出するまで、前記第１の除去領域の前記上面に形成された前記酸化膜および前記第２の除去領域の前記上面に形成された前記酸化膜と、前記第１の除去領域および前記第２の除去領域とをエッチングする第２のエッチング工程と、を含み、
前記第２のエッチング工程において前記第１の除去領域の下にある前記半導体基板の表面と前記第２の除去領域の下にある前記半導体基板の表面とが同時に露出するように、前記酸化工程において形成される前記第１の除去領域の上面の酸化膜の膜厚および前記第２の除去領域の上面の酸化膜の膜厚が規定されることを特徴とする半導体装置の製造方法。
前記第１の多結晶シリコン膜および前記第２の多結晶シリコン膜は、ｎ型の不純物を含み、前記第１の多結晶シリコンのｎ型の不純物の濃度は、前記第２の多結晶シリコンのｎ型の不純物の濃度より高く、
前記第１の深さは、前記第２の深さより大きく、
前記酸化工程で前記第１の除去領域に形成される前記酸化膜は、前記酸化工程で前記第２の除去領域に形成される前記酸化膜より厚い
ことを特徴とする請求項１に記載の半導体装置の製造方法。
前記酸化工程では、水を含んだガスを用いて酸化を行うことを特徴とする請求項１又は２に記載の半導体装置の製造方法。
前記半導体装置は、撮像センサを含むことを特徴とする請求項１から３のいずれか１項に記載の半導体装置の製造方法。