TW201933594A - 光電感測器陣列積體電路及其製造方法 - Google Patents
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Abstract
一種用於製造光電感測器陣列積體電路的方法包括形成隔離溝槽，該隔離溝槽透過包括以下的方法形成：在[110]-晶向的單晶矽襯底晶圓上沉積硬遮罩層，在該硬遮罩層上沉積光阻、使光阻曝光並顯影以在溝槽的位置定義光阻開口，穿過該光阻開口進行乾電漿蝕刻以在硬遮罩層中在溝槽的位置形成開口，和穿過硬遮罩層中的開口進行各向異性濕蝕刻。在特定的實施例中，在填充鎢之前，用P型矽、二氧化矽介質和其它氧化物層對溝槽加襯。
Description
本發明涉及光電感測器陣列積體電路及製造光電感測器陣列積體電路的方法，和製造光電感測器陣列的方法。
典型的CMOS矽陣列光電感測器具有光電感測器單元的陣列，每個單元包括至少一個光電二極體和至少一個電晶體。該至少一個電晶體配置為選擇光電二極體，透過將光電二極體充電至“暗”水準而重置光電二極體以及在光電二極體暴露於光後感應光電二極體上的電荷。本領域已知存在電晶體在單元中的多種不同物理和電路配置。
光電二極體暴露於光將光電二極體上的電荷從“暗”水準改變為與該光電二極體所暴露的光量成函數的水準。光電二極體的暗電流是每個光電二極體中的漏電流，其以與光改變光電二極體上的電荷的方式類似的方式同樣改變光電二極體上的電荷。
大多數現有的矽陣列光電感測器設置在[100]單晶襯底中。這些光電感測器中的一些具有隔離溝槽以限制陣列的相鄰光電感測器之間的串擾和洩漏；串擾和洩漏可能導致在暗區附近具有強照亮區的影像出現光暈(blooming)。本文揭露的實施例涉及與這種陣列光電感測器一起使用的矽襯底中的隔離溝槽及其製造方法。
在一實施例中，一種用於製造光電感測器陣列積體電路的方法包
括形成隔離溝槽，該隔離溝槽通過包括以下的方法形成：在[110]-晶向的單晶矽襯底晶圓上沉積硬遮罩層，在該硬遮罩層上沉積光阻、使光阻曝光並顯影以在溝槽的位置限定光阻開口，穿過該光阻開口進行乾電漿蝕刻以在硬遮罩層中在溝槽的位置形成開口，和穿過硬遮罩層中的開口進行各向異性濕法蝕刻。在特定的實施方案中，在填充鎢之前，用P型矽、二氧化矽介質和其它氧化物層對溝槽加襯。在實施方案中，該方法還包括在被隔離溝槽隔開的島中形成光電二極體和與光電二極體相關的電晶體。
在另一實施例中，陣列光電感測器積體電路具有被隔離溝槽隔開的多個光電感測器單元，其中每個光電感測器單元具有光電二極體和至少一個電晶體。溝槽襯有硼摻雜的矽襯層、與硼摻雜的矽相鄰的二氧化矽層和金屬填料。在特定的實施方案中，填料為鎢。
100‧‧‧矽光電感測器陣列
102‧‧‧(單晶襯底)晶圓
104‧‧‧硬遮罩層
106‧‧‧光阻塊
107‧‧‧開口
108‧‧‧島
109‧‧‧開口
110‧‧‧溝槽
112‧‧‧襯層
113‧‧‧(溝槽)側壁
202、204、206、208、210、212、214、216、218、220、222、224、226、228、230‧‧‧步驟
300‧‧‧溝槽
304‧‧‧淺部
306‧‧‧二氧化矽層
308‧‧‧氧化鋁層
310‧‧‧蓋
312‧‧‧鎢
402‧‧‧光電二極體
404‧‧‧電晶體(部分)
406‧‧‧溝槽
502、504‧‧‧[111]面
508、522‧‧‧閘極
510‧‧‧N通道場效電晶體
512、518、524‧‧‧源極區域和汲極區域
514‧‧‧P型場效電晶體
516‧‧‧閘極多晶矽
520‧‧‧N通道場效電晶體
602‧‧‧光電二極體
604‧‧‧(N)選擇電晶體
605‧‧‧節點
606‧‧‧列選擇控制線
608‧‧‧重置電晶體
609‧‧‧電源(線)
610‧‧‧重置控制線
612‧‧‧源極跟隨器電晶體
614‧‧‧讀取電晶體
616‧‧‧讀取控制線
618‧‧‧輸出
圖1A、圖1B、圖1C、圖1D、圖1E和圖1F為說明在一實施例中在溝槽隔離光電二極體方法的幾個步驟的每個步驟之後的結構的截面示意圖的序列。
圖2是說明溝槽隔離光電二極體方法的實施例的一些步驟的流程圖。
圖3是說明一實施例中的加襯溝槽的層的示意性截面圖。
圖4是一實施例中的光電感測器陣列的一小部分的示意性俯視圖，其顯示出了光電二極體被溝槽彼此隔開。
圖5是單個光電感測器陣列單元的俯視圖，其顯示出了光電二極體選擇電路中所用的N通道電晶體和P通道電晶體的角度。
圖6是結合本文所述的溝槽隔離的光電感測器陣列的畫素單元
的示意圖。
通常使用遮罩步驟然後進行乾電漿蝕刻來將隔離溝槽切入矽表面中。乾電漿蝕刻係透過激發氣體分子以形成反應性離子，並將待蝕刻的表面暴露於這些反應性離子來進行。然後，反應性離子侵入暴露的表面，去除表面以產生溝槽，並且使溝槽的壁受到一些損壞，這些損壞有助於設置在鄰近溝槽的矽中的光電二極體的暗電流。激發氣體分子可以用微波、透過氣體放電或其它方式來進行。由於受激發的氣體分子侵蝕溝槽側壁以及溝槽底部，因此溝槽可以以其寬度顯著大於遮罩層中用來定義該溝槽的狹槽的寬度來完成。
一些濕蝕刻工藝已知會以隨著矽表面的晶向而變化的速率蝕刻矽表面。這些被稱為“各向異性”蝕刻工藝。在一些各向異性蝕刻工藝中，當達到[111]-晶向表面時，減緩或停止蝕刻。圖1描繪了深溝槽隔離的矽光電感測器陣列100，其可以透過包括濕蝕刻步驟的圖2的加工方法200形成。
深溝槽隔離的矽光電感測器陣列100透過圖2所示的加工方法200設置在矽[110]-晶向的單晶襯底晶圓102中(圖1A，圖1B)。該方法開始於步驟202在[110]晶圓102上生長或沉積硬遮罩層104(圖1B)，例如二氧化矽或氮化矽。然後於步驟204在硬遮罩層104上沉積光阻層。於步驟206中，利用光遮罩使光阻曝光，並且對光阻進行顯影，在不應切割溝槽的每個地方留下光阻塊106(圖1C)。光阻塊106之間的開口107定義了將形成溝槽的位置。然後於步驟208用短暫的乾電漿蝕刻穿過硬遮罩層以切割開口109，在光阻塊106下面形成硬遮罩層的島108。短暫的乾電漿蝕刻被配置為避免蝕刻顯著超過硬遮罩層。硬遮罩層的島108之間的開口109是將形成溝槽的地方。
於步驟210中，一旦開口109切入硬遮罩層中時，進行各向異性濕蝕刻。於步驟210各向異性濕蝕刻可以採用氫氧化鉀(KOH)溶液、氫氧化四甲銨(TMAH)溶液和乙二胺-鄰苯二酚-水(EDP)溶液中的一種。於步驟210中各向異性濕蝕刻向下蝕刻，直到完成蝕刻時間停止蝕刻，在晶圓102中形成
溝槽。溝槽以晶圓102的側壁113為邊界，如圖1E所示。各向異性濕蝕刻不能侵蝕溝槽側壁113，因為溝槽側壁113是沿[111]晶向取向的。由於光阻與高溫加工不相容，因此在步驟208中穿過硬遮罩層104蝕刻開口109後和開始對溝槽側壁113加襯(步驟214-218)之前，於步驟212將光阻塊106的任何剩餘光阻剝離。
在一些實施例中，在完成各向異性濕蝕刻(步驟210)並除去液體蝕刻劑之後，在還原或惰性氣體氣氛中使晶圓退火以避免懸鍵(dangling bond)。在特定的實施例中，還原氣氛包括氫氣。
在完成各向異性濕蝕刻(步驟210)之後，除去液體蝕刻劑並(步驟214-218)將溝槽側壁加上襯層112(圖1F)。圖3更詳細地顯示出了溝槽110，300的襯層112。對溝槽側壁113加襯是透過(步驟214)用硼P-型電漿摻雜側壁中矽的淺部304，並(步驟216)在側壁113上生長二氧化矽層306來完成的。然後，(步驟218)在二氧化矽層306上沉積氧化鉿或在替代性實施例中氧化鋁層308。然後，透過使用高密度電漿化學氣相沉積來沉積二氧化矽的蓋310而將溝槽封蓋(步驟220)。
在溝槽被蝕刻(步驟208)、加襯(步驟214-218)和封蓋(步驟220)之後，透過標準CMOS加工步驟222繼續進行該製程以形成光電二極體和光電二極體單元的相關電晶體，包括遮罩和注入阱、遮罩和注入輕度摻雜的汲極、遮罩和注入n和p閾值調節注入物、生長和遮罩閘極氧化物、遮罩和沉積用於閘極的多晶矽、遮罩和注入源極-汲極區域、在源極和汲極區域上沉積金屬(如鉬)和使金屬合金化以形成低電阻金屬矽化物(salicide)、在源極、汲極和閘極區域上沉積介質和進行化學-機械拋光以使介質的頂表面平整。
在形成光電二極體和相關的電晶體之後，利用遮罩蝕刻(步驟224)繼續進行加工以選擇性地打開溝槽的蓋310的部分，足以(步驟226)使鎢312透過化學氣相沉積(CVD)沉積到溝槽300中以填充它們。進行化學-機械拋光(步驟228)以去除過量的鎢並使表面平整。在一些實施例中，然後沉積一些額外的
介質(步驟230)，並用另一化學-機械拋光使其平整。
然後，透過以下一系列操作繼續進行加工：遮罩和蝕刻通孔或接觸孔、沉積遮罩和蝕刻金屬，以及對光電二極體陣列中所用的每層金屬互連沉積介質。
在替代性實施例中，在封蓋(步驟220)溝槽300之前，將鎢312沉積(步驟226)到溝槽300內。
光電感測器陣列可以為前照式(FSI)光電感測器陣列，或者可以為背照式光電感測器陣列。在一些實施例中，光電感測器陣列被整合到與解碼器、驅動器、放大器和多工器相同的晶粒(die)中，前述解碼器、驅動器、放大器和多工器係耦合以驅動、感測和控制光電感測器陣列的光電感測器，在替代性實施例中，光電感測器陣列以每畫素鍵(bond-per-pixel)或每巨集單元光電感測器陣列鍵(bond-per-macrocell photosensor array)而鍵合至支援電路晶粒中。
在一實施例中，如圖4所示，每個光電二極體402各自定位在與具有一個或多個電晶體404(如選擇電晶體、預充電或重置電晶體和感測電晶體)的相應塊相鄰，作為陣列中的光電感測器單元，其中溝槽406將光電感測器單元彼此分開。
電子，N通道場效電晶體(FET)中的載流子種類，在形成於[110]襯底上的傳統取向電晶體中的遷移率顯著低於形成於更常見的[100]襯底上的常規取向電晶體中的遷移率。注意，為簡單起見，圖8中未顯示出P對N擴散注入物和閾值調節注入物、遮罩層。此外，矽電子遷移率是各向異性的，在通過晶體的不同方向上是不同的。參考圖5和圖6，已經發現，如果N通道場效電晶體510形成有閘極508多晶矽(平行於定義溝槽506的邊緣的單晶矽的[111]面502，504(圖5)繪製)，則這些器件與形成在[100]矽晶圓上的N通道器件相比具有顯著更低的電子遷移率，因此傳導更少的電流。這些N通道場效電晶體
510(在本文中稱為垂直N器件)在源極區域和汲極區域512之間也具有平行或垂直於單晶襯底的[111]面的溝道。
相反，具有閘極多晶矽516(平行於定義溝槽506的邊緣的單晶矽的[111]面502，504(圖5)繪製)取向的P型場效電晶體514具有比形成在標準[100]矽晶圓上的P通道器件明顯更好的空穴遷移率，因此傳導更多的電流。這些P型電晶體514在源極區域和汲極區域518之間具有平行或垂直於單晶襯底的[111]面的溝道，在本文中稱為垂直P器件。
還發現，如果N通道場效電晶體520形成有閘極522多晶矽線(相對於定義溝槽506的邊緣的單晶矽的[111]面502，504(圖5)以45度角繪製)，則這些器件與形成在[100]矽晶圓上的N通道器件相比具有顯著更高的電子遷移率，因此傳導更多的電流。這些N通道場效電晶體520，稱為成角度的N器件，在源極區域和汲極區域524之間具有與單晶襯底的[111]面成約45度取向的溝道，且在一些實施例中成40和50度之間的角度取向的溝道。
本文中描述的光電二極體和成角度的N電晶體可用於許多光電二極體陣列電路中。在光電二極體陣列電路的特定實施例中，如圖6所示，溝槽隔離的光電二極體602透過成角度的N選擇電晶體604耦合至節點605，選擇電晶體604由列選擇控制線606控制。節點605透過重置電晶體608還耦合至電源線609，重置電晶體608由重置控制線610控制。節點605還耦合至源極跟隨器電晶體612的閘極，在特定的實施例中，該源極跟隨器電晶體612為成角度的N電晶體。電源609耦合至源極跟隨器電晶體612的汲極。源極跟隨器電晶體612的源極透過讀取電晶體614耦合至輸出618，讀取電晶體614由讀取控制線616控制。
為了利用陣列中每個光電感測器的電晶體404(圖4)部分的遷移率方面的這些差異，將用於定義溝槽位置的硬遮罩層剝離以允許CMOS和光電二極體加工。光電二極體與陣列的每個光電感測器的電晶體部分中的形成為成角度的N器件的N通道電晶體和形成為垂直P器件的P通道器件一起形成在
保留在溝槽之間的島中。在特定的實施例中，成角度的N器件用於每個光電感測器單元的列和行N通道選擇和重置或預充電電晶體；形成成角度的N器件，其具有電性耦合至光電二極體的汲極和電性耦合至電晶體部分404(圖4)中的節點的源極，該節點可以透過重置電晶體耦合至預充電電壓源，並耦合至電晶體部分404中的緩衝器、源極跟隨器或放大器的閘極。在光電感測器單元電晶體部分404中具有放大器或緩衝器的實施例中，N通道緩衝器和放大器電晶體也是成角度的N電晶體。
本文描述的實施例比本領域已知的其它光電感測器陣列具有優勢，因為溝槽用作隔離溝槽，並且比僅透過乾蝕刻實現的溝槽深。因此，這些實施例比現有光電感測器更防光暈，因為更深的溝槽更有效地阻擋了載流子從曝光的光電感測器傳輸進入相鄰的光電感測器中。此外，由於各向異性的蝕刻使得溝槽比僅透過乾蝕刻所可能的溝槽更深和更窄，因此整個陣列可以製造在更小的區域內，或者更大的晶粒區域可以用於每個光電二極體，從而提高靈敏度。最後，相對於由僅透過乾蝕刻形成的溝槽隔開的光電感測器，由於暗電流被降低，因此改善了低光成像。
特徵的結合
在一實施例中，用於製造光電感測器陣列積體電路的標記為A的方法包括透過以下至少部分地形成隔離溝槽：在[110]-晶向的單晶矽襯底晶圓上沉積硬遮罩層，然後在硬遮罩層上沉積光阻、使光阻曝光並顯影以在溝槽的位置定義光阻開口，透過乾電漿蝕刻穿過光阻開口切割溝槽以在硬遮罩層中在溝槽的位置形成開口，和穿過硬遮罩層中的開口進行各向異性濕蝕刻以加深溝槽。在該實施例中，可以形成比僅透過乾電漿蝕刻切割的隔離溝槽更深且更窄的隔離溝槽。
在特定的實施例中，包括標記為A的方法的標記為AA的方法還包括透過用硼摻雜溝槽的壁，和在溝槽的壁上生長氧化物而對溝槽加襯。在該實施例中，透過穩定溝槽壁上的懸鍵(hanging bond)來降低暗電流。
在特定的實施例中，包括標記為A或AA的方法的標記為AB的方法還包括透過在溝槽壁上生長的氧化物上沉積選自由氧化鉿和氧化鋁組成的群組的氧化物而對溝槽加襯。這進一步穩定溝槽壁上的懸鍵。
包括標記為A或AB的方法的標記為AD的特定實施例還包括用金屬填充溝槽。
在包括標記為AD的方法的標記為AE的特定實施例中，金屬為鎢。
在一實施例中，製造光電感測器陣列的標記為AF的方法包括透過標記為A、AA、AB、AD或AE的方法形成多個隔離溝槽，其中隔離溝槽將光電感測器陣列的多個島隔開；和包括在溝槽之間的多個島的每個島中形成光電二極體和至少一個相關的電晶體。因此，溝槽將光電感測器隔離，並防止光暈。
在標記為AG並包括標記為A、AA、AB、AD、AE或AF的方法的特定實施例中，該方法還包括透過用硼摻雜溝槽的壁，和在溝槽的壁上生長氧化物而對溝槽加襯。
在標記為AH並包括標記為AG的方法的特定實施例中，還包括用金屬填充溝槽。
在標記為AI並包括標記為AH的方法的特定實施例中，用來填充溝槽的金屬為鎢。
在標記為AJ的特定實施例中，包括標記為A、AA、AB、AD、AE、AF、AG、AH或AI的方法，還包括剝離硬遮罩層和形成成角度的N通道器件，該成角度的N通道器件具有與單晶矽襯底晶圓的[111]面成40和50度之間的角度取向的閘極。
在標記為AK的特定實施例中，包括標記為AJ的方法，還包括形成垂直P器件，該垂直P器件具有垂直於單晶矽襯底晶圓的[111]面取向的閘極。
在標記為B的另一個實施例中，標記為B的光電感測器陣列積體電路包括形成在[110]-晶向的矽晶圓上的多個光電感測器單元，該光電感測器單元被隔離溝槽隔開，其中每個光電感測器單元包括光電二極體和至少一個電晶體。在該實施例中，每個隔離溝槽具有硼摻雜的矽襯層、與硼摻雜的矽相鄰的二氧化矽層和金屬填料。[110]晶圓取向允許各向異性蝕刻以形成具有[111]-晶向的側壁的垂直溝槽，且這些隔離溝槽的襯層使懸鍵穩定以減少相鄰光電二極體中的暗電流洩漏。
在標記為B的光電感測器陣列積體電路的標記為BA的特定實施例中，溝槽中的金屬填料包括鎢。
在標記為B或BA的光電感測器陣列積體電路的標記為BB的特定實施例中，在二氧化矽層和金屬填料之間存在第二氧化物層，該第二氧化物層包括選自由氧化鉿和氧化鋁組成的群組的氧化物。
可以對上述方法和系統作出改變而不脫離其範圍。因此需要注意者為，以上描述所包含的或圖式中所示的事項應解釋為說明性的，而不是限制性的。以下申請專利範圍旨在涵蓋本文所述的所有一般和具體特徵，以及本方法和系統的範圍的所有陳述，其在文義上可能被視為介於二者之間。
Claims (15)
- 一種製造光電感測器陣列積體電路的方法，包括：透過以下至少部分地形成隔離溝槽：在[110]-晶向的單晶矽襯底晶圓上沉積硬遮罩層，在該硬遮罩層上沉積光阻、使該光阻曝光並顯影以在該溝槽的位置定義光阻開口，穿過該光阻開口進行乾電漿蝕刻以在該硬遮罩層中在該溝槽的位置形成開口，以及穿過該硬遮罩層中的該開口進行各向異性濕蝕刻，該各向異性濕蝕刻用於停止於該單晶矽襯底晶圓在該溝槽側壁處的[111]面。
- 如請求項1所述之方法，更包括剝離該硬遮罩層和形成成角度的N通道器件，該成角度的N通道器件具有與該單晶矽襯底晶圓的該[111]面成40和50度之間的角度取向的閘極。
- 如請求項1所述之方法，更包括形成垂直P器件，該垂直P器件具有垂直於該單晶矽襯底晶圓的該[111]面取向的閘極。
- 如請求項2所述之方法，更包括透過以下操作對該溝槽加襯：用硼摻雜該溝槽的壁；以及在該溝槽的壁上生長氧化物。
- 如請求項4所述之方法，更包括在生長於該溝槽的該壁上的該氧化物上沉積選自由氧化鉿和氧化鋁組成的群組的氧化物。
- 如請求項4所述之方法，更包括用金屬填充該溝槽。
- 如請求項6所述之方法，其中該金屬為鎢。
- 一種用於製造光電感測器陣列的方法，包括：透過請求項1所述之方法形成多個隔離溝槽，該隔離溝槽將該光電感測器陣 列的多個島隔開；以及在該溝槽之間的該多個島的每個島上形成光電二極體和至少一個相關的成角度的N電晶體。
- 如請求項8所述之方法，更包括透過以下操作對該溝槽加襯：用硼摻雜該溝槽的壁；以及在該溝槽的壁上生長氧化物。
- 如請求項9所述之方法，更包括用金屬填充該溝槽。
- 如請求項10所述之方法，其中該金屬為鎢。
- 一種光電感測器陣列積體電路，包括：[110]-晶向的矽晶圓上的多個光電感測器單元，該光電感測器單元被平行於該矽晶圓的[111]面的隔離溝槽隔開，其中每個光電感測器單元包括光電二極體和至少一個N通道電晶體，該N通道電晶體具有與該隔離溝槽成45度角度取向的閘極，該溝槽還包括：硼摻雜的矽襯層、與該硼摻雜的矽襯層相鄰的二氧化矽層和金屬填料。
- 如請求項12所述之光電感測器陣列積體電路，其中該金屬包含鎢。
- 如請求項13所述之光電感測器陣列積體電路，更包括在該二氧化矽層和該金屬填料之間的第二氧化物層，該第二氧化物層包括選自由氧化鉿和氧化鋁組成的群組的氧化物。
- 如請求項12所述之光電感測器陣列積體電路，其中每個光電感測器單元更包括P通道電晶體，該P通道電晶體具有垂直於該溝槽取向的閘極。
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