CN102034843A - 半导体装置的制造方法 - Google Patents
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Abstract
本发明揭示一种半导体装置的制造方法，包括：在一基底上方形成具有一开口的一保护层；通过开口而在一基底区内注入一掺杂物，该保护层保护不同的基底区；以及缩减保护层的厚度。一不同的型态包括：蚀刻一基底，以在其内形成一凹口；通过位于基底上方的一保护层内的一开口，在凹口内的一基底区注入一掺杂物；以及缩减保护层的厚度。另一型态包括：在一基底上形成一保护层；在保护层上方形成具有一开口的光致抗蚀剂；通过开口来蚀刻保护层，以露出基底；蚀刻基底，以在基底内形成一凹口；在一基底部注入一掺杂物，而保护层保护位于其下方一不同的基底部；以及蚀刻保护层以缩减其厚度。本发明使得易于进行掺杂物的注入。
Description
技术领域
本发明涉及一种半导体工艺，特别涉及一种半导体图像传感器的制造方法。
背景技术
半导体图像传感器使用于光线感测。互补式金属氧化半导体图像传感器(complementary metal-oxide-semiconductor image sensor，CIS)及电荷耦合装置(charge-coupled device，CCD)传感器广泛使用于各种不同产品，诸如数字相机及手机相机等。这些装置采用位于一基底内的像素阵列，其包含光电二极管及晶体管，以收集光子能量而将图像转换成电子信号。相邻的像素被基底内的凹口所隔开，而该凹口为隔离结构的一部分。然而，形成的凹口导致漏电流的产生。漏电流可能在图像传感器内产生缺陷，例如“白像素”。为了防止漏电流，凹口下方部分的基底会注入一掺杂物。但是在图像传感器制造中存在无法妥协实际考量因素而难以进行掺杂物的注入。因此，尽管现行图像传感器的制造方法已普遍满足了其预期目的，但仍无法面面俱到。
发明内容
为克服现有技术中的缺陷，本发明一实施例提供一种半导体装置的制造方法，包括：提供一基底；在基底上方形成一保护层，保护层具有一贯穿的开口及一第一厚度；通过开口，在基底的一第一区内注入一掺杂物，而保护层防止掺杂物注入基底的一第二区，第二区不同于第一区；以及将保护层的厚度缩减至小于第一厚度的一第二厚度。
本发明另一实施例提供一种半导体装置的制造方法，包括：提供一基底；进行一蚀刻工艺，包括蚀刻基底，以在其内形成开口向上的一凹口；通过基底的凹口内的一表面以及通过位于基底上方的一保护层内的一开口，在基底的一区内注入一掺杂物，开口对准凹口，且保护层具有一第一厚度并防止掺杂物注入保护层下方的基底的区域；以及将保护层的厚度缩减至小于第一厚度的一第二厚度。
本发明又另一实施例提供一种半导体装置的制造方法，包括：提供一基底；在基底上方形成一保护层，保护层具有一第一厚度；在保护层上方形成一抗反射层；在抗反射层上方形成一光致抗蚀剂图案层，光致抗蚀剂图案层具有一贯穿的开口；通过开口，蚀刻抗反射层及保护层的区域，以露出基底的一第一部的一表面；蚀刻基底的第一部，以在基底内形成一凹口，其具有位于基底的一第二部的一表面；在基底的第二部注入一掺杂物，而保护层防止掺杂物注入该保护层下方的该基底的一第三部；蚀刻保护层，使其具有小于第一厚度的一第二厚度；在凹口内填入一介电材料；以及研磨介电材料；其中位于凹口内的介电材料定义出一浅沟槽隔离结构。
本发明使得易于进行掺杂物的注入。
附图说明
图1至图9示出半导体图像传感器制造方法剖面示意图。
图10示出图1至图9中图像传感器制造方法流程图。
其中，附图标记说明如下：
10～图像传感器；
12～像素阵列区；
14～周边区；
16～基底；
20～垫氧化层；
22、26、30、76～厚度；
24～保护层；
28～富含硅的氧化层；
34、65～光致抗蚀剂层；
36～光刻工艺；
38、40～开口；
44～蚀刻工艺；
46、48～凹口；
54～宽度；
56～深度；
60～氧化衬层；
65A～光致抗蚀剂掩模层；
70～注入工艺；
72～区域；
80～介电材料；
90～化学机械研磨工艺；
94～浅沟槽隔离结构；
102、104、106、108、110、112、114、116、118、120～区块。
具体实施方式
可了解的是以下的公开内容提供许多不同的实施例或范例，用以实施各个实施例的不同特征。而以下所公开的内容是叙述各个构件及其排列方式的特定范例，以求简化本发明的说明。当然，这些特定的范例并非用以限定本发明。再者，本说明书以下的公开内容叙述了将一第一特征形成于一第二特征之上或上方，其表示包含了所形成的上述第一特征与上述第二特征是直接接触的实施例，亦包含了尚可将额外的特征形成于第一特征与第二特征之间而使第一特征与第二特征并未直接接触的实施例。为了达到简化及清晰的目的，不同特征可能以不同尺寸比例绘示。
图1至图9根据本发明实施例的半导体图像传感器10的剖面示意图。图1至图9依序绘示出半导体图像传感器10制造的不同阶段。请参照图1，图像传感器10包括一像素阵列区12及一周边区14。图1中的虚线表示像素阵列区12及一周边区14之间的界线。像素阵列区12用于形成像素，其可感测射线，例如光线。而周边区14用于形成图像感测装置10的非像素装置，例如数字装置，其控制图像感测装置10的操作。
图像感测装置10包括一基底16。基底16为一硅基底(例如一p型基底)，其掺杂p型掺杂物，例如硼。另外，基底16也可为其他任何适当的半导体材料。例如，基底16为一硅基底(例如一n型基底)，其掺杂n型掺杂物，例如磷。基底16亦包括其他单质(elementary)半导体，例如锗及钻石。另外，基底16可包括一化合物半导体及/或一合金半导体。再者，基底16可选择性地包括一外延层(epi layer)，其可具有应变以提高效能，且可包括一绝缘层上覆硅(silicon-on-insulator，SOI)的结构。
在图1中，在基底16上方形成一垫氧化层20。垫氧化层20包括氧化硅，其利用热氧化炉管(未绘示)而形成于基底16上。垫氧化层20具有一厚度22，其在50埃
至110埃的范围。接着，在垫氧化层20上方形成一保护层24。垫氧化层20降低保护层24与基底16之间的应变或应力。保护层24包括氮化硅，其可通过低压化学气相沉积(low pressure chemical vapor deposition，LPCVD)而形成。保护层24具有一厚度26，其在1500埃至2000埃的范围。之后，在保护层24上方形成一富含硅(silicon-rich)的氧化层28。富含硅的氧化层28包括氮氧化硅，其可通过化学气相沉积(CVD)或物理气相沉积(physical vapor deposition，PVD)或其他适当的公知技术而形成。富含硅的氧化层28具有一厚度30，其在100埃至400埃的范围。上述膜层20、24及28也可使用其他未揭示于此的公知技术来制作。
在富含硅的氧化层28上形成一光致抗蚀剂层34。接着通过光刻工艺36来图案化光致抗蚀剂层34，包括上光掩模、曝光、烘烤、清洗等工艺，以形成开口38及40，其完全垂直穿过光致抗蚀剂层34至富含硅的氧化层28。富含硅的氧化层28做为进行光刻工艺期间的抗反射层(anti-reflective coating，ARC)。
请参照图2，利用一蚀刻工艺44，以在基底16的像素阵列区12形成一凹口46，且在基底16的周边区14形成一凹口48。蚀刻工艺44利用公知蚀刻技术去除位于开口38及40下方的富含硅的氧化层28、保护层24、垫氧化层20及基底16。上述蚀刻技术包括干蚀刻工艺，其利用等离子体气体做为蚀刻剂，例如CHF3、CF4、CH2F2、HBr、Cl2、SF6或其组合。另外，上述蚀刻技术包括湿蚀刻工艺，其利用酸液做为蚀刻剂，例如HF、NH4F、热H3PO4、HF-HNO3-H2O、KOH或其组合。以上所列的蚀刻剂仅为范例说明，可以了解的是也可利用其他蚀刻剂来进行蚀刻工艺44。上述蚀刻技术另可包括反应离子蚀刻(reactive ion etching，RIE)及/或溅射(sputtering)。凹口46具有一宽度54，其在1500埃至2100埃的范围。凹口46具有一深度56，其在2500埃至4000埃的范围。用于形成凹口46的蚀刻工艺44会在靠近凹口46的基底16的表面形成悬空(dangling)分子炼或悬空键。悬空分子炼或悬空键可形成自由载子(例如电子或空穴)而最终致使图像传感器10内产生漏电流，即熟知的接面漏电流。接面漏电流会在图像传感器10内造成熟知的“白像素”缺陷。白像素为一像素在应为暗态时，在像素阵列上本身呈现出一亮点。
请参照图3，通过公知剥离(stripping)或灰化(ashing)工艺来去除光致抗蚀剂层34。之后，通过一蚀刻工艺，例如湿蚀刻，去除富含硅的氧化层28。由于富含硅的氧化层28包括氮氧化硅且保护层包括氮化硅，因此膜层24与28之间具有适当的蚀刻选择比，其意味着用于蚀刻工艺中的蚀刻剂以不同的蚀刻速率去除富含硅的氧化层28及保护层24。因此，蚀刻工艺实质上去除全部的富含硅的氧化层28而留下绝大部分完好的保护层24。另外，可在进行清洁工艺以清除富含硅的氧化层28之后接着进行化学机械研磨(chemical-mechanical polishing，CMP)工艺。在去除富含硅的氧化层28之后，在凹口46及48内的基底16部分上形成一氧化衬层60。氧化衬层60为热氧化硅且可利用充满氧气的加热炉管反应室(未绘示)而形成。另外，氧化衬层60也可利用在退火工艺之后接着进行高密度等离子体化学气相沉积(high density plasma CVD，HDP-CVD)而形成。氧化衬层60释放凹口46及48内的基底16的表面应力而减少内部的缺陷及污染物。
请参照图4，以公知方式在保护层24及氧化衬层60上方形成一光致抗蚀剂层65。请参照图5，通过公知光刻工艺来图案化光致抗蚀剂层65，以形成光致抗蚀剂掩模层65A，其覆盖图像传感器10的周边区14。之后，对图像传感器10进行一注入(implantation)工艺70，期间一掺杂物，例如硼离子，经由凹口46内的基底16的表面而注入，以对靠近凹口46的基底16的一区域72进行处理。注入工艺70的注入能量在10KeV至30KeV的范围。注入工艺70的注入剂量在50×102ions/cm2至40×103ions/cm2的范围。上述注入能量及剂量范围仅为范例说明，在其他实施例中可使用其他注入能量及剂量范围来进行注入工艺70。
保护层24防止其下方垫氧化层20及基底16的部分在注入工艺70期间被注入掺杂物。注入基底16的掺杂物减少靠近区域72的悬空分子炼或悬空键的数量而降低接面漏电流。因此，图像传感器10内“白像素”缺陷的影响将小于其他的情形。保护层24的厚度26足够使注入工艺70中的掺杂物不穿过保护层24而进入其下方垫氧化层20及基底16的部分。光致抗蚀剂掩模层65A在注入工艺70期间保护其下方图像传感器10的周边区14。就其来说，周边区14内的非像素装置不受注入工艺70影响，因而不会降低其效能。
请参照图6，通过公知剥离或灰化工艺来去除光致抗蚀剂掩模层65A。请参照图7，为了简化的目的，其仅绘示出像素阵列区12。利用蚀刻工艺去除一部分的保护层24，使保护层24具有一缩减的厚度76。上述蚀刻工艺可为利用热磷酸(H3PO4)作为蚀刻剂的湿蚀刻工艺或是利用CF4、SF6、NF3或其组合作为蚀刻剂的干蚀刻工艺。厚度76在500埃至800埃的范围。另外，也可通过CMP来缩减保护层24的厚度。
请参照图8，在保护层24上方沉积一介电材料80并填入凹口46。介电材料80包括氧化硅材料。另外，介电材料80可包括氮氧化硅材料。请参照第8图，介电材料80利用CVD工艺进行沉积。另外，介电材料80也可利用公知的PVD工艺或等离子体辅助化学气相沉积(plasma-enhanced CVD，PECVD)进行沉积。如以上所述，凹口46的宽度54在1500埃至2100埃的范围，且凹口46的深度56在2500埃至4000埃的范围。凹口46的深宽比(aspect ration)定义为深度56除以宽度54。由凹口46的宽度54与深度56的数值范围可知，深宽比可大于2.67(4000埃除以1500埃)，而在其他实施例中甚至更大。再者，由于垫氧化层20及保护层24实际上增加凹口46的深度56，因此在将垫氧化层20的厚度26及保护层24的厚度76列入计算之后，凹口46的实际深宽比甚至更高。凹口46具有高深宽比及相对较小的尺寸(尤指宽度54)，使介电材料80更难以填入凹口46。因此，相较于未缩减保护层24的厚度的情形，保护层24的厚度缩减可降低实际深宽比，而使介电材料80更容易填入凹口46。
请参照图9，对介电材料80进行一化学机械研磨工艺90，以去除保护层24上方的介电材料80并于填入凹口46内的介电材料80上形成一平顺表面。保护层24做为化学机械研磨工艺90中的化学机械研磨停止层。填入凹口46的介电材料80为一部分的浅沟槽隔离(shallow trench isolation，STI)结构94。浅沟槽隔离结构94可用于隔离位于浅沟槽隔离结构94另一侧的其他半导体晶体管装置，射线感测图像像素(其尚未形成而未绘示出)。
尽管未绘示出，但仍进行其他工艺来完成图像传感器10的制作。举例来说，通过公知的蚀刻工艺或化学机械研磨工艺来去除保护层24。之后，例如经由公知的多个光刻工艺及掺杂(doping)工艺，在像素阵列区12内形成图像像素。另外，经由不同的图案化及掺杂工艺来形成栅极、源极及漏极区。最后，在图像传感器10上形成图像滤光片及微透镜，用以对通过图像传感器10的射线加以滤除及聚焦。
图10绘示图1至图9中图像传感器制造方法流程图。请参照区块102及图1，提供一基底16。在基底16上方形成垫氧化层20。请参照区块104，在基底16上方形成保护层24。请参照区块106，在保护层24上方形成抗反射层28而反射光刻工艺中的光线。请参照区块108，在抗反射层28上方形成光致抗蚀剂层34，且以光刻工艺36进行图案化，以形成贯穿的开口。请参照区块110及图2，通过开口38蚀刻抗反射层28及保护层24的区域，以露出基底16的表面。请参照区块112，蚀刻去除由开口38所露出的基底16部分，以在开口38下方的基底16内形成凹口46。请参照图3，在凹口46内的基底16的表面形成氧化衬层60。请参照区块114及图5，经由凹口46将掺杂物注入凹口46下方基底16的区域72。在进行注入工艺70期间，保护层24防止其下方的垫氧化层20及基底16被注入掺杂物。请参照区块116及图7，蚀刻一部分的保护层24，使保护层24具有一缩减的厚度76。请参照区块118及图8，将介电材料80填入凹口46。请参照区块120及图9，研磨介电材料80，使凹口46内的介电材料80形成一部分的浅沟槽隔离结构94。
以上叙述许多实施例的特征，使所属技术领域中的普通技术人员能够清楚理解以下的说明。所属技术领域中的普通技术人员能够理解其可利用本发明揭示内容为基础以设计或更动其他工艺及结构而完成相同于上述实施例的目的及/或达到相同于上述实施例的优点。所属技术领域中的普通技术人员亦能够理解不脱离本发明的精神和范围的等效构造可在不脱离本发明的精神和范围内作任意的更动、替代与润饰。
Claims (15)
1.一种半导体装置的制造方法，包括：
提供一基底；
在该基底上方形成一保护层，该保护层具有一贯穿的开口及一第一厚度；
通过该开口，在该基底的一第一区内注入一掺杂物，而该保护层防止该掺杂物注入该基底的一第二区，该第二区不同于该第一区；以及
将该保护层的厚度缩减至小于该第一厚度的一第二厚度。
2.如权利要求1所述的半导体装置的制造方法，还包括在进行该注入之前，在该基底内形成开口向上的一凹口，其对准该开口。
3.如权利要求2所述的半导体装置的制造方法，还包括：
在进行该注入之前，在该保护层上方形成一富含硅的氧化层，该氧化层做为一抗反射层；
在进行该注入之前，在该基底的该凹口内的一表面上生成一氧化衬层；
在缩减该保护层的厚度之后，在该凹口内填入一介电材料；以及
对该介电材料进行一化学机械研磨工艺；
其中该凹口内的该介电材料构成一隔离结构的一部分。
4.如权利要求3所述的半导体装置的制造方法，其中以该保护层做为该化学机械研磨工艺的一停止层。
5.如权利要求3所述的半导体装置的制造方法，包括进行该凹口的制作步骤，使该凹口具有一深度在2500埃至4000埃的范围，且具有一宽度在1500埃至2100埃的范围。
6.如权利要求3所述的半导体装置的制造方法，包括进行该氧化层的制作步骤而使该氧化层具有一厚度在100埃至400埃的范围、进行该保护层的制作步骤而使该第一厚度在1500埃至2000埃的范围以及进行缩减该保护层的厚度的步骤而使该第二厚度在500埃至800埃的范围。
7.如权利要求1所述的半导体装置的制造方法，包括进行该保护层的制作步骤而使该保护层包括一介电材料。
8.如权利要求1所述的半导体装置的制造方法，其中进行缩减该保护层的厚度的步骤使该第二厚度为该第一厚度的一半。
9.一种半导体装置的制造方法，包括：
提供一基底；
进行一蚀刻工艺，包括蚀刻该基底，以在其内形成开口向上的一凹口；
通过该基底的该凹口内的一表面以及通过位于该基底上方的一保护层内的一开口，在该基底的一区内注入一掺杂物，该开口对准该凹口，且该保护层具有一第一厚度并防止该掺杂物注入该保护层下方的该基底的区域；以及
将该保护层的厚度缩减至小于该第一厚度的一第二厚度。
10.如权利要求9所述的半导体装置的制造方法，还包括：
在进行该注入之前，在该保护层上方形成一氮氧化层；
在进行该注入之前，在该基底的该凹口内的一表面上生成一氧化衬层；
在缩减该保护层的厚度之后，在该凹口内填入一介电材料；以及
对该介电材料进行一化学机械研磨工艺；
其中该凹口内的该介电材料构成一浅沟槽隔离结构的一部分。
11.如权利要求10所述的半导体装置的制造方法，其中以该保护层做为该化学机械研磨工艺的一停止层。
12.如权利要求10所述的半导体装置的制造方法，包括形成该保护层而使该保护层包括另一介电材料，其不同于使用于形成该浅沟槽隔离结构的该介电材料。
13.如权利要求10所述的半导体装置的制造方法，包括形成该凹口而使该凹口具有一深度在2500埃至4000埃的范围，且具有一宽度在1500埃至2100埃的范围，且包括形成该氮氧化层而使该氮氧化层具有一厚度在100埃至400埃的范围、进行该保护层的制作步骤而使该第一厚度在1500埃至2000埃的范围以及进行缩减该保护层的厚度的步骤而使该第二厚度在500埃至800埃的范围。
14.一种半导体装置的制造方法，包括：
提供一基底；
在该基底上方形成一保护层，该保护层具有一第一厚度；
在该保护层上方形成一抗反射层；
在该抗反射层上方形成一光致抗蚀剂图案层，该光致抗蚀剂图案层具有一贯穿的开口；
通过该开口，蚀刻该抗反射层及该保护层的区域，以露出该基底的一第一部的一表面；
蚀刻该基底的该第一部，以在该基底内形成一凹口，其具有位于该基底的一第二部的一表面；
在该基底的该第二部注入一掺杂物，而该保护层防止该掺杂物注入该保护层下方的该基底的一第三部；
蚀刻该保护层，使其具有小于该第一厚度的一第二厚度；
在该凹口内填入一介电材料；以及
研磨该介电材料；
其中位于该凹口内的该介电材料定义出一浅沟槽隔离结构。
15.如权利要求14所述的半导体装置的制造方法，还包括：
使该保护层包括另一介电材料，其不同于使用于形成该浅沟槽隔离结构的该介电材料；以及
使该保护层防止其下方的该基底在形成该浅沟槽隔离结构时被蚀刻。
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