JP5433543B2 - 半導体装置 - Google Patents
半導体装置 Download PDFInfo
- Publication number
- JP5433543B2 JP5433543B2 JP2010215667A JP2010215667A JP5433543B2 JP 5433543 B2 JP5433543 B2 JP 5433543B2 JP 2010215667 A JP2010215667 A JP 2010215667A JP 2010215667 A JP2010215667 A JP 2010215667A JP 5433543 B2 JP5433543 B2 JP 5433543B2
- Authority
- JP
- Japan
- Prior art keywords
- electrode
- semiconductor device
- connection
- melting point
- low melting
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 239000004065 semiconductor Substances 0.000 title claims description 150
- 238000002844 melting Methods 0.000 claims description 80
- 230000008018 melting Effects 0.000 claims description 79
- 229910052751 metal Inorganic materials 0.000 claims description 77
- 239000002184 metal Substances 0.000 claims description 77
- 229910000679 solder Inorganic materials 0.000 claims description 54
- 239000000758 substrate Substances 0.000 claims description 45
- 238000007747 plating Methods 0.000 claims description 19
- 230000001681 protective effect Effects 0.000 claims description 16
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 claims description 15
- 239000010931 gold Substances 0.000 claims description 9
- 239000010949 copper Substances 0.000 claims description 8
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 claims description 8
- 229910052737 gold Inorganic materials 0.000 claims description 8
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 7
- 229910052802 copper Inorganic materials 0.000 claims description 7
- 229910052759 nickel Inorganic materials 0.000 claims description 7
- 239000004642 Polyimide Substances 0.000 claims description 3
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 3
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims description 3
- 229910045601 alloy Inorganic materials 0.000 claims description 3
- 239000000956 alloy Substances 0.000 claims description 3
- 229910052782 aluminium Inorganic materials 0.000 claims description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 3
- 229910052738 indium Inorganic materials 0.000 claims description 3
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 claims description 3
- 229920001721 polyimide Polymers 0.000 claims description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 3
- 229910052718 tin Inorganic materials 0.000 claims description 3
- 239000000463 material Substances 0.000 description 32
- 239000000155 melt Substances 0.000 description 13
- 238000004519 manufacturing process Methods 0.000 description 6
- 238000000034 method Methods 0.000 description 4
- 239000000843 powder Substances 0.000 description 4
- 238000010438 heat treatment Methods 0.000 description 3
- 239000007788 liquid Substances 0.000 description 3
- 239000007791 liquid phase Substances 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 239000007787 solid Substances 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 2
- 239000006071 cream Substances 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 230000004907 flux Effects 0.000 description 2
- 239000007769 metal material Substances 0.000 description 2
- 239000007790 solid phase Substances 0.000 description 2
- 239000002904 solvent Substances 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000005520 cutting process Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000009713 electroplating Methods 0.000 description 1
- 230000005484 gravity Effects 0.000 description 1
- 238000005304 joining Methods 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 239000005416 organic matter Substances 0.000 description 1
- 238000012536 packaging technology Methods 0.000 description 1
- 238000002161 passivation Methods 0.000 description 1
- 229920001187 thermosetting polymer Polymers 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
- H01L2224/8119—Arrangement of the bump connectors prior to mounting
- H01L2224/81191—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed only on the semiconductor or solid-state body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
- H01L2224/8138—Bonding interfaces outside the semiconductor or solid-state body
- H01L2224/81399—Material
- H01L2224/814—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/013—Alloys
- H01L2924/014—Solder alloys
Landscapes
- Wire Bonding (AREA)
Description
図6は、フリップチップ接続構造を有する半導体装置の図解的な断面図である。この半導体装置51は、配線基板52と、機能素子54が形成された機能面53aを、配線基板52の接合面52aに対向させて接続された半導体チップ53とを備えている。
半導体チップ53の機能面53aには、機能素子54と電気的に接続された複数の電極パッド57が形成されている。電極パッド57は、機能面53aを覆う表面保護膜59に形成された開口59aから露出している。また、各電極パッド57の上には、突起電極58が、表面保護膜59の表面から突出して形成されている。
図7は、従来の半導体装置51の製造方法を説明するための図解的な断面図である。
まず、配線基板52が、接合面52aを上方に向けられて、ほぼ水平な姿勢で保持される。そして、ヒータを内蔵して加熱することが可能なボンディングツール62により、半導体チップ53が、機能面53aと反対側の面である裏面53bを吸着されて、保持される。半導体チップ53は、機能面53aを下方に向けられて、配線基板52の接合面52aに対向される。半導体チップ53の機能面53aには、接続電極55上に半田ボール61が形成されている。
そこで、この発明の目的は、半導体チップとの電気的接続のための接続電極間での短絡を防止することができる配線基板を用いた半導体装置を提供することである。
この構成によれば、半導体チップとの接合面において、その最表面の絶縁膜に接続電極を露出させるための開口が形成され、その開口内に低融点金属部が配置されている。そのため、半導体チップとの接続の際、この配線基板を低融点金属部の固相線温度以上の温度に加熱して、低融点金属部の融液を生じさせることができる。この融液が固化して形成される接合材を介して、配線基板の接続電極と半導体チップとの電気的接続を達成できる。
この配線基板に半導体チップを接合する際、上記配線基板は上記接合面を上方に向けて保持されることが好ましい。この場合、接合の際、低融点金属部がその固相線温度以上の温度に加熱されて融液を生じたとしても、この融液は、重力の作用により下方に流れようとするから、絶縁膜の開口内に収容される。
上記開口内の容積(VO)は、上記接続電極の体積(VP)と上記低融点金属部の体積(VL)との和よりも大きくてもよい。
この構成によれば、開口内において、接続電極により占められる空間の残余の空間の容積は、低融点金属部の体積より大きい。低融点金属部の体積と、この低融点金属部が溶融および固化して得られる接合材の体積とは等しいので、開口は、この接合材の全量を収容し得る容積を有している。このため、低融点金属部やその融液は、接合時に開口内に収容され、接合面の面内方向に隣接する接続電極や突起電極へ移動しない。したがって、この配線基板は、半導体チップとの接合時に、ショート不良が生じることを防止できる。
低融点金属部は、たとえば、めっきにより接続電極上に形成することができる。この場合、めっき時間やめっき電流を制御してめっき厚を制御することにより、低融点金属部の体積を所定の体積にすることができる。
請求項3記載の発明は、上記表面保護膜は、窒化シリコン、またはポリイミドからなることを特徴とする請求項1または2に記載の半導体装置である。
請求項5記載の発明は、上記接続電極は、複数の接続電極を含み、上記電極パッドは、複数の電極パッドを含み、各接続電極は、上記複数の電極パッドのそれぞれに対応する位置に形成されていることを特徴とする請求項1〜4のいずれか一項に記載の半導体装置である。
請求項7記載の発明は、上記低融点金属部は、錫、もしくはインジウム、またはそれらの合金からなることを特徴とする請求項1〜6のいずれか一項に記載の半導体装置である。
請求項9記載の発明は、上記接続電極、および上記ソルダレジスト膜の上記開口は、平面視において、多角形または円形の形状を有していることを特徴とする請求項1〜8のいずれか一項に記載の半導体装置である。
請求項11記載の発明は、平面視において、上記低融点金属部は、多角形、または円形の形状を有していることを特徴とする請求項1〜10のいずれか一項に記載の半導体装置である。
請求項13記載の発明は、上記配線基板において、上記半導体チップが接合された上記接合面の反対側の外部接続面に、上記接続電極と電気的に接続された金属ボールが備えられていることを特徴とする請求項1〜12のいずれか一項に記載の半導体装置である。
請求項15記載の発明は、上記端面電極は、上記配線基板の上記接合面から端面を経て、上記接合面の反対側の外部接続面に至るように形成されていることを特徴とする請求項14記載の半導体装置である。
請求項16記載の発明は、上記接続電極は、断面視において、上記配線基板から上記半導体チップに向けて幅が狭まる台形状に形成されていることを特徴とする請求項1〜15のいずれか一項に記載の半導体装置である。
請求項17記載の発明は、上記接続電極は、断面視において、上記突起電極よりも狭い幅で形成されていることを特徴とする請求項1〜16のいずれか一項に記載の半導体装置である。
請求項18記載の発明は、上記半導体チップと上記配線基板との間に設けられたアンダーフィル層(7)をさらに含むことを特徴とする請求項1〜17のいずれか一項に記載の半導体装置である。
請求項19記載の発明は、上記接続電極は、その上面が上記ソルダレジスト膜の表面に対して上記配線基板側に位置していることを特徴とする請求項1〜18のいずれか一項に記載の半導体装置である。
図1は、本発明の第1の実施形態に係る半導体装置の図解的な断面図である。この半導体装置1は、配線基板2と、機能素子4が形成された機能面3aを配線基板2の表面(以下、「接合面」という。)2aに、対向させて接続された半導体チップ3とを含んでいる。
配線基板2の接合面2aには、その接合面2aと半導体チップ3との間隔より小さい厚みを有するソルダレジスト膜6が形成されている。このソルダレジスト膜6により、配線基板2の接合面2aに形成されている配線間での電気的短絡が防止されている。このソルダレジスト膜6には、接続電極14を個々に露出させる複数の開口6aが形成されている。また、接続電極14は、その上面がソルダレジスト膜6の表面に対して配線基板2側に位置するように設けられている。接続部材5は、開口6a内において接続電極14と接続される。
配線基板2の端部には、図示しない配線により接続部材5と電気的に接続された端面電極8が形成されている。端面電極8は、配線基板2の接合面2aから端面を経て、接合面2aの反対側の外部接続面2bに至るように形成されている。この半導体装置1は、端面電極8において、他の配線基板(実装基板)との電気的接続を達成することができる。
半導体チップ3の機能面3aには、機能素子4に電気的に接続され、アルミニウム(Al)からなる複数の電極パッド11が形成されている。電極パッド11は、機能面3aを覆う表面保護膜12に形成された開口12aから露出している。表面保護膜12は、たとえば、窒化シリコン(パッシベーション膜)やポリイミドからなる。また、各電極パッド11の上には、突起電極13が、表面保護膜12から突出して形成されている。突起電極13は、たとえば、無電解ニッケル(Ni)めっきおよび無電解金(Au)めっきにより形成されていてもよく、電解銅(Cu)めっきや電解金めっきにより形成されていてもよい。
複数の突起電極13と、対応する各接続電極14とは、それぞれ接合材10により機械的に接合されており、かつ、電気的に接続されている。また、接合材10が突起電極13および接続電極14のそれぞれの側面の少なくとも一部を覆っている。この接合状態において、突起電極13の上面と接続電極14の上面との間に介在する接合材10が突起電極13の上面に接する部分からなる突起電極13と接続電極との接続界面は、ソルダレジスト膜6の表面に対して配線基板2側に位置している。接合材10は、電極パッド11、突起電極13および接続電極14より固相線温度が低い低融点金属、たとえば、スズ(Sn)、インジウム(In)やそれらの合金からなる。
図3は、半導体装置1の製造方法を説明するための図解的な平面図であり、図4は、その切断線IV−IVによる図解的な断面図である。図3では、半導体チップ3の図示を省略している。
半導体装置1は、たとえば、配線基板2の接合面2aに対して、半導体チップ3を、その機能面3aを対向させて接合した後、配線基板2と半導体チップ3との間隙に液状のアンダーフィル材を注入し、そのアンダーフィル材を硬化させてアンダーフィル層7を形成することによって得られる。
低融点金属膜16は、半導体装置1の接合材10とほぼ同じ組成の金属材料からなる。すなわち、低融点金属膜16の固相線温度は、電極パッド11、突起電極13ならびに接続電極14(銅パッド14Aおよびニッケル/金めっき層14B)の固相線温度より低い。
各開口6aは、その容積VOが、その開口6a内に配置される接続電極14の体積VPと低融点金属膜16の体積VLとの和より大きいように形成されている(下記数式(1)参照)。
なお、融液(液相)を含む状態における低融点金属膜16の体積が、固相の状態における低融点金属膜16の体積より大きい場合は、上記数式(1)における低融点金属膜16の体積VLは、液相を含む状態における低融点金属膜16の体積である。
低融点金属膜16が、めっきにより形成される場合、めっき電流(電解めっきの場合)やめっき時間によりめっき厚を制御することにより、低融点金属膜16の体積VLを所定の体積にすることができる。
続いて、基板15が、接合面15aを上に向けられて、ほぼ水平な姿勢で保持される。そして、ヒータを内蔵して加熱することが可能なボンディングツール19により、半導体チップ3が、その機能面3aと反対側の面である裏面3bを吸着されて、保持される。半導体チップ3は、機能面3aが下方に向けられて、基板15の接合面15aに対向される。この状態が、図4に示されている。
未硬化のアンダーフィル材は、半導体チップ3を接続する前の基板15の接合面15a側に塗布されてもよい。この場合、ボンディングツール19により、半導体チップ3が基板15に押しつけられることにより、低融点金属膜16と突起電極13とは、未硬化のアンダーフィル材を突き抜けて接触させられる。そして、基板15に対する半導体チップ3の接合が完了した後、未硬化のアンダーフィル材を硬化させることにより、アンダーフィル層7が得られる。
本発明の実施形態の説明は以上の通りであるが、本発明は、別の形態でも実施できる。たとえば、配線基板2,22には、2つ以上の半導体チップ3がフリップチップ接続されていてもよい。
この半導体装置21は、外部接続部材として、半導体装置1の端面電極8の代わりに金属ボール23を備えている。金属ボール23は、配線基板22の内部および/または表面で再配線されて、接続部材5に電気的に接続されている。この半導体装置21は、金属ボール23を介して、他の配線基板に接合できる。
2 配線基板
2a,15a 接合面
3 半導体チップ
3a 機能面
4 機能素子
6 ソルダレジスト膜
6a ソルダレジスト膜の開口
10 接合材
11 電極パッド
12 表面保護膜
13 突起電極
14 接続電極
15 基板
16 低融点金属膜
VL 低融点金属膜の体積
VO ソルダレジスト膜の開口の容積
VP 電極パッドの体積
Claims (19)
- 接合面を有する配線基板と、機能素子が形成された機能面を有し、当該機能面を上記配線基板の上記接合面に対向させてフリップチップ接続された半導体チップとを含む半導体装置であって、
上記半導体チップの上記機能面に形成された表面保護膜と、
上記半導体チップ上に形成され、上記表面保護膜から露出した電極パッドと、
上記電極パッド上に、上記表面保護膜から突出して形成された突起電極と、
上記配線基板の上記接合面に形成された接続電極と、
上記配線基板上に形成され、上記接続電極を露出させる開口を有し、上記接続電極から延びる配線の電気的短絡を防止するソルダレジスト膜と、
上記接続電極上に設けられ、上記接続電極よりも固相線温度の低い低融点金属部とを含み、
上記半導体チップは、上記突起電極が上記低融点金属部を介して上記接続電極に接続され、かつ上記低融点金属部が上記突起電極および上記接続電極のそれぞれの側面の少なくとも一部を覆うことによって、上記配線基板と電気的に接続されており、
上記突起電極の上面と上記接続電極の上面との間に介在する上記低融点金属部が上記突起電極の上面に接する部分からなる上記突起電極と上記接続電極との接続界面が、上記ソルダレジスト膜の表面に対して上記配線基板側に位置しており、
平面視で、上記ソルダレジスト膜の上記開口内に、上記接続電極の全体、および上記低融点金属部の全体が存在しており、
上記開口内の容積は、上記接続電極の体積と上記低融点金属部の体積との和よりも大きいことを特徴とする半導体装置。 - 上記電極パッドは、アルミニウムからなることを特徴とする請求項1に記載の半導体装置。
- 上記表面保護膜は、窒化シリコン、またはポリイミドからなることを特徴とする請求項1または2に記載の半導体装置。
- 上記突起電極は、ニッケル、金、または銅のめっきにより形成されていることを特徴とする請求項1〜3のいずれか一項に記載の半導体装置。
- 上記接続電極は、複数の接続電極を含み、
上記電極パッドは、複数の電極パッドを含み、
各接続電極は、上記複数の電極パッドのそれぞれに対応する位置に形成されていることを特徴とする請求項1〜4のいずれか一項に記載の半導体装置。 - 上記接続電極は、銅パッドの表面をニッケル/金めっき層で被覆した構成を有していることを特徴とする請求項1〜5のいずれか一項に記載の半導体装置。
- 上記低融点金属部は、錫、もしくはインジウム、またはそれらの合金からなることを特徴とする請求項1〜6のいずれか一項に記載の半導体装置。
- 上記接続電極、および上記ソルダレジスト膜の上記開口は、平面視において、正方形の形状を有していることを特徴とする請求項1〜7のいずれか一項に記載の半導体装置。
- 上記接続電極、および上記ソルダレジスト膜の上記開口は、平面視において、多角形または円形の形状を有していることを特徴とする請求項1〜8のいずれか一項に記載の半導体装置。
- 平面視において、上記低融点金属部は、正方形の形状を有していることを特徴とする請求項1〜9のいずれか一項に記載の半導体装置。
- 平面視において、上記低融点金属部は、多角形、または円形の形状を有していることを特徴とする請求項1〜10のいずれか一項に記載の半導体装置。
- 上記配線基板に、2つ以上の上記半導体チップがフリップチップ接続されていることを特徴とする請求項1〜11のいずれか一項に記載の半導体装置。
- 上記配線基板において、上記半導体チップが接合された上記接合面の反対側の外部接続面に、上記接続電極と電気的に接続された金属ボールが備えられていることを特徴とする請求項1〜12のいずれか一項に記載の半導体装置。
- 上記配線基板の端部には、上記接続電極と電気的に接続された端面電極が形成されていることを特徴とする請求項1〜13のいずれか一項に記載の半導体装置。
- 上記端面電極は、上記配線基板の上記接合面から端面を経て、上記接合面の反対側の外部接続面に至るように形成されていることを特徴とする請求項14記載の半導体装置。
- 上記接続電極は、断面視において、上記配線基板から上記半導体チップに向けて幅が狭まる台形状に形成されていることを特徴とする請求項1〜15のいずれか一項に記載の半導体装置。
- 上記接続電極は、断面視において、上記突起電極よりも狭い幅で形成されていることを特徴とする請求項1〜16のいずれか一項に記載の半導体装置。
- 上記半導体チップと上記配線基板との間に設けられたアンダーフィル層をさらに含むことを特徴とする請求項1〜17のいずれか一項に記載の半導体装置。
- 上記接続電極は、その上面が上記ソルダレジスト膜の表面に対して上記配線基板側に位置していることを特徴とする請求項1〜18のいずれか一項に記載の半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010215667A JP5433543B2 (ja) | 2010-09-27 | 2010-09-27 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010215667A JP5433543B2 (ja) | 2010-09-27 | 2010-09-27 | 半導体装置 |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004284681A Division JP2006100552A (ja) | 2004-09-29 | 2004-09-29 | 配線基板および半導体装置 |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2013097015A Division JP5709326B2 (ja) | 2013-05-02 | 2013-05-02 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2010283404A JP2010283404A (ja) | 2010-12-16 |
JP5433543B2 true JP5433543B2 (ja) | 2014-03-05 |
Family
ID=43539799
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2010215667A Active JP5433543B2 (ja) | 2010-09-27 | 2010-09-27 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5433543B2 (ja) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR101708093B1 (ko) | 2011-03-22 | 2017-02-17 | 르네사스 일렉트로닉스 가부시키가이샤 | 반도체 장치 |
KR20130033863A (ko) * | 2011-09-27 | 2013-04-04 | 삼성전기주식회사 | 반도체칩 패키지 및 그 제조방법 |
KR101734881B1 (ko) | 2015-08-20 | 2017-05-16 | 한국생산기술연구원 | 반도체칩 접합방법 및 이를 이용하여 접합된 반도체칩 |
JP6251828B2 (ja) * | 2017-01-30 | 2017-12-20 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
Family Cites Families (22)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5147572B2 (ja) * | 1972-07-26 | 1976-12-15 | ||
JPS60143690A (ja) * | 1983-12-29 | 1985-07-29 | 松下電器産業株式会社 | 回路基板 |
JPH01196148A (ja) * | 1988-02-01 | 1989-08-07 | Matsushita Electron Corp | 半導体装置 |
JP2700259B2 (ja) * | 1988-10-06 | 1998-01-19 | イビデン株式会社 | プリント配線板における凹所を有する半田層の形成方法 |
JPH04101496A (ja) * | 1990-08-20 | 1992-04-02 | Nec Corp | 印刷配線板 |
JPH057072A (ja) * | 1991-06-27 | 1993-01-14 | Matsushita Electric Ind Co Ltd | プリント配線板 |
JPH0982759A (ja) * | 1995-09-18 | 1997-03-28 | Casio Comput Co Ltd | 突起電極を有する基板の接続方法 |
JP3500032B2 (ja) * | 1997-03-13 | 2004-02-23 | 日本特殊陶業株式会社 | 配線基板及びその製造方法 |
JP3390664B2 (ja) * | 1997-10-16 | 2003-03-24 | 新光電気工業株式会社 | フリップチップ実装用基板及びフリップチップ実装構造 |
JPH11233691A (ja) * | 1998-02-18 | 1999-08-27 | Sharp Corp | 半導体装置 |
JP2000315706A (ja) * | 1999-04-28 | 2000-11-14 | Shinko Electric Ind Co Ltd | 回路基板の製造方法並びに回路基板 |
JP2001176921A (ja) * | 1999-12-20 | 2001-06-29 | Matsushita Electric Works Ltd | バンプ付き配線回路基板及びその製造方法 |
JP3829325B2 (ja) * | 2002-02-07 | 2006-10-04 | 日本電気株式会社 | 半導体素子およびその製造方法並びに半導体装置の製造方法 |
JP3819806B2 (ja) * | 2002-05-17 | 2006-09-13 | 富士通株式会社 | バンプ電極付き電子部品およびその製造方法 |
JP3883948B2 (ja) * | 2002-10-16 | 2007-02-21 | 大日本印刷株式会社 | 多層配線基板およびフリップチップ方式の半導体パッケージ |
JP2004172489A (ja) * | 2002-11-21 | 2004-06-17 | Nec Semiconductors Kyushu Ltd | 半導体装置およびその製造方法 |
JP2004200197A (ja) * | 2002-12-16 | 2004-07-15 | Seiko Epson Corp | 半導体装置 |
JP4268434B2 (ja) * | 2003-04-09 | 2009-05-27 | 大日本印刷株式会社 | 配線基板の製造方法 |
JP2005109187A (ja) * | 2003-09-30 | 2005-04-21 | Tdk Corp | フリップチップ実装回路基板およびその製造方法ならびに集積回路装置 |
WO2005093817A1 (ja) * | 2004-03-29 | 2005-10-06 | Nec Corporation | 半導体装置及びその製造方法 |
JP4661122B2 (ja) * | 2004-05-18 | 2011-03-30 | ソニー株式会社 | 部品実装配線基板および配線基板への部品の実装方法 |
JP4477966B2 (ja) * | 2004-08-03 | 2010-06-09 | 株式会社ルネサステクノロジ | 半導体装置の製造方法 |
-
2010
- 2010-09-27 JP JP2010215667A patent/JP5433543B2/ja active Active
Also Published As
Publication number | Publication date |
---|---|
JP2010283404A (ja) | 2010-12-16 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR101140518B1 (ko) | 배선 기판 및 반도체 장치 | |
TW200525666A (en) | Bump-on-lead flip chip interconnection | |
WO2002007219A1 (fr) | Dispositif semi-conducteur et son procede de fabrication | |
JPWO2005093817A1 (ja) | 半導体装置及びその製造方法 | |
TW201227893A (en) | Lead-free structures in a semiconductor device | |
JP6282454B2 (ja) | 半導体パッケージの製造方法 | |
TW200841408A (en) | Wiring board, mounting structure for electronic components, and semiconductor device | |
JP2012204631A (ja) | 半導体装置、半導体装置の製造方法及び電子装置 | |
JP2015119077A (ja) | 半導体装置およびその製造方法 | |
JP2007059600A (ja) | 部品実装方法および部品実装体 | |
JP5433543B2 (ja) | 半導体装置 | |
JPWO2015198839A1 (ja) | 半導体装置およびその製造方法 | |
JP2009099669A (ja) | 電子部品の実装構造および実装方法 | |
JP4051570B2 (ja) | 半導体装置の製造方法 | |
JP2013055272A (ja) | 半導体装置 | |
JP5709326B2 (ja) | 半導体装置 | |
JP6591234B2 (ja) | 半導体装置 | |
JP2005340450A (ja) | 半導体装置及びその製造方法、回路基板並びに電子機器 | |
JP2013031864A (ja) | はんだボールおよびはんだボールを用いた半導体装置 | |
TWI375307B (en) | Flip chip package structure and method for manufacturing the same | |
JP2007294560A (ja) | 半導体装置およびその製造方法 | |
JP5333220B2 (ja) | 半導体装置の実装構造及び半導体装置の実装方法 | |
JP4561969B2 (ja) | 半導体装置 | |
JP2008244277A (ja) | 半導体装置及びその製造方法 | |
JP5799565B2 (ja) | 半導体装置及びその製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20101007 |
|
RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20120629 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20121112 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20121115 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20130111 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20130207 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20130502 |
|
A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20130513 |
|
A912 | Re-examination (zenchi) completed and case transferred to appeal board |
Free format text: JAPANESE INTERMEDIATE CODE: A912 Effective date: 20130531 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20131209 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 Ref document number: 5433543 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |