JP5389653B2 - スケーラビリティの改善されたダマシン金属−絶縁物−金属（ｍｉｍ）デバイス - Google Patents

スケーラビリティの改善されたダマシン金属−絶縁物−金属（ｍｉｍ）デバイス Download PDF

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Description

本発明は、一般にメモリデバイスに関し、より詳細には、金属−絶縁物−金属（ＭＩＭ：Metal-Insulator-Metal）デバイスおよびその製造方法に関する。
図１および図２は、エッチング法を使用する金属−絶縁体−金属（ＭＩＭ）デバイスの製造方法を示す。最初に、基板２０上に導電層２２が提供される。次に、導電層２２上に絶縁層２４が提供される。次に、絶縁層２４上に別の導電層２６が提供される。導電層２２，２６と絶縁層２４がさまざまな材料から形成されてもよいことが理解されよう。（例えば、上層２６および／または下層２２が非金属の場合であっても、このようなデバイスについて記載するために「ＭＩＭ」との用語が用いられることが更に理解されよう）。次に、導電層２６の上にフォトレジスト層２８が提供され、標準的なフォトリソグラフィ法を使用して、フォトレジスト層２８が図に示すようにパターニングされる。導電層２２、絶縁層２４および導電層２６の一部を除去するために、パターニングされたフォトレジスト層２８をマスクとして使用して、露出している材料がエッチングされ、基板２０上にＭＩＭスタック３０が残されて形成される。次に、フォトレジスト２８が除去され、電極２２Ａ、スイッチング層２４Ａおよび電極２６Ａを有するＭＩＭデバイス３０が基板２０上に形成される。
デバイス３０の正常な動作を保証するためには、デバイススタックが適切に形成されなければならないことが理解されよう。例えば、エッチャントが、電極２２，２６および絶縁層２４の材料を適切かつ均一にエッチングする一方で、露出されている基板２０の材料を実質的に完全に残すことが非常に望ましい（エッチャントの「選択性」とは、選択された材料を適切に除去する一方で、接触しているほかの材料を実質的に完全に残すことができる能力を指す）。図２のＭＩＭデバイス３０は理想的に形成されて示されているが、電極２２，２６および絶縁層２４に選択した材料、ならびに使用するエッチャントによっては、層２２，２４，２６の材料のエッチングが不均一に発生し、ＭＩＭスタック３０が適切に形成されない（例えば、ある層がほかの層よりも速くエッチングされ、その層のエッチング量が他の層よりも大きくなることが考えられる（図３））。また、基板２０および層２２，２４，２６が不必要に削られる（undesirable gouging）こともある。このような現象は、得られるメモリデバイスの性能を低下させる。
また、上で説明した手法はスケーラビリティが低く、製造手法が効率の低いものとなる。
このため、上記の問題を回避し、適切にかつ安定して形成されるＭＩＭデバイスを、改善されたスケーラビリティで提供する手法が求められている。
本メモリデバイスの製造方法は、誘電層を提供するステップと、前記誘電層に開口を提供するステップと、前記開口内に第１の導電体を提供するステップと、前記開口内にスイッチング体を提供するステップであって、前記第１の導電体およびスイッチング体が前記開口を埋めるステップと、前記スイッチング体の上に第２の導電体を提供するステップと、を有する。
本発明は、添付の図面と併せて、下記の詳細な説明を考察すれば、よりよく理解できるであろう。当業者であれば、以下の説明から容易にわかるように、図示および記載する本発明の実施形態が、本発明を実施するための最良の形態の例示に過ぎないことを理解するであろう。理解されるように、本発明は、別の実施形態も可能であり、その詳細のいくつかは、変更およびさまざまな自明の態様が可能であり、すべて本発明の範囲内に含まれる。したがって、図面と詳細な説明は、その性質上、限定するものではなく例示に過ぎないとみなされる。
本発明に特徴的であると考えられている新規の特徴が、添付の特許請求の範囲に記載されている。しかし、本発明自体のほか、前記好適な使用の形態、ならびにその更に別の目的および利点は、添付の図面を参照しつつ、以下の例示的な実施形態の詳細な説明を読むことで、最もよく理解されるであろう。
先行技術の方法に係るＭＩＭ形成のプロセスステップを示す図。 先行技術の方法に係るＭＩＭ形成のプロセスステップを示す図。 先行技術の方法に係るＭＩＭ形成のプロセスステップを示す図。 本発明に係るＭＩＭデバイスの第１実施形態の形成におけるプロセスステップを示す図。 本発明に係るＭＩＭデバイスの第１実施形態の形成におけるプロセスステップを示す図。 本発明に係るＭＩＭデバイスの第１実施形態の形成におけるプロセスステップを示す図。 本発明に係るＭＩＭデバイスの第２実施形態の形成におけるプロセスステップを示す図。 本発明に係るＭＩＭデバイスの第２実施形態の形成におけるプロセスステップを示す図。 本発明に係るＭＩＭデバイスの第２実施形態の形成におけるプロセスステップを示す図。 本発明に係るＭＩＭデバイスの第３実施形態の形成におけるプロセスステップを示す図。 本発明に係るＭＩＭデバイスの第３実施形態の形成におけるプロセスステップを示す図。 本発明に係るＭＩＭデバイスの第３実施形態の形成におけるプロセスステップを示す図。 本発明に係るＭＩＭデバイスの第４実施形態の形成におけるプロセスステップを示す図。 本発明に係るＭＩＭデバイスの第４実施形態の形成におけるプロセスステップを示す図。 本発明に係るＭＩＭデバイスの第４実施形態の形成におけるプロセスステップを示す図。 本発明に係るＭＩＭデバイスの第５実施形態の形成におけるプロセスステップを示す図。 本発明に係るＭＩＭデバイスの第５実施形態の形成におけるプロセスステップを示す図。 本発明に係るＭＩＭデバイスの第５実施形態の形成におけるプロセスステップを示す図。 本発明に係るＭＩＭデバイスの第６実施形態の形成におけるプロセスステップを示す図。 本発明に係るＭＩＭデバイスの第６実施形態の形成におけるプロセスステップを示す図。 本発明に係るＭＩＭデバイスの第６実施形態の形成におけるプロセスステップを示す図。 本発明に係るＭＩＭデバイスの第６実施形態の形成におけるプロセスステップを示す図。 本発明に係るＭＩＭデバイスの第６実施形態の形成におけるプロセスステップを示す図。 本発明に係るＭＩＭデバイスの第６実施形態の形成におけるプロセスステップを示す図。 本発明に係るＭＩＭデバイスの第７実施形態の形成におけるプロセスステップを示す図。 本発明に係るＭＩＭデバイスの第７実施形態の形成におけるプロセスステップを示す図。 本発明に係るＭＩＭデバイスの第７実施形態の形成におけるプロセスステップを示す図。 本発明に係るＭＩＭデバイスの第７実施形態の形成におけるプロセスステップを示す図。 本発明に係るＭＩＭデバイスの第７実施形態の形成におけるプロセスステップを示す図。 本発明に係るＭＩＭデバイスの第８実施形態の形成におけるプロセスステップを示す図。 本発明に係るＭＩＭデバイスの第８実施形態の形成におけるプロセスステップを示す図。 本発明に係るＭＩＭデバイスの第８実施形態の形成におけるプロセスステップを示す図。 本発明に係るＭＩＭデバイスの第８実施形態の形成におけるプロセスステップを示す図。 本発明に係るＭＩＭデバイスの第８実施形態の形成におけるプロセスステップを示す図。 本発明に係るＭＩＭデバイスの第９実施形態の形成におけるプロセスステップを示す図。 本発明に係るＭＩＭデバイスの第９実施形態の形成におけるプロセスステップを示す図。 本発明に係るＭＩＭデバイスの第９実施形態の形成におけるプロセスステップを示す図。 本発明に係るＭＩＭデバイスの第９実施形態の形成におけるプロセスステップを示す図。 本発明に係るＭＩＭデバイスの第９実施形態の形成におけるプロセスステップを示す図。 本発明に係るＭＩＭデバイスの第１０実施形態の形成におけるプロセスステップを示す図。 本発明に係るＭＩＭデバイスの第１０実施形態の形成におけるプロセスステップを示す図。 本発明に係るＭＩＭデバイスの第１０実施形態の形成におけるプロセスステップを示す図。 本発明に係るＭＩＭデバイスの第１０実施形態の形成におけるプロセスステップを示す図。 本発明に係るＭＩＭデバイスの第１０実施形態の形成におけるプロセスステップを示す図。
次に、現時点において、発明者らが、本発明を実施するための最良の形態であると考えている実施形態を例示する本発明の特定の実施形態について詳細に説明する。
図４を参照すると、半導体ウェハに形成されている構造は、ｐ＋半導体基板７０と、そこに形成されているｎ＋領域７２，７４，７６，７８とを有する。ｎ＋領域７２，７４，７６，７８のそれぞれには、ＳｉＯ２層８８、ＳｉＮ層９０およびＳｉＯ２層９２を貫通して延びる導電Ｗプラグ８０，８２，８４，８６が接している。ＳｉＯ２層９２とＷプラグ８０，８２，８４，８６の上をＳｉＮ層９４が覆っている。ｎ＋領域７２，７４がゲートおよびゲート酸化膜９６と共にトランジスタＴ０を形成しており、ｎ＋領域７６，７８がゲートおよびゲート酸化膜９８と共にトランジスタＴ１を形成している。プラグ８０がトランジスタＴ０のｎ＋ソース領域７２と接しており、プラグ８２がトランジスタＴ０のｎ＋ドレイン領域７４と接している。プラグ８４がトランジスタＴ１のｎ＋ドレイン領域７６と接しており、プラグ８６が、基板７０上のＷ体１００を介して、トランジスタＴ１のｎ＋ソース領域７８と接している。導電Ｗプラグ１０６，１０８は、それぞれプラグ８２，８４と接しており、ＳｉＮ層９４とＳｉＯ２層９５を貫通して延びている。
得られた構造の上に、窒化物、例えばＳｉＮまたはＳｉＯＮ層またはＡＲＣ二重層１１０が、例えば１０００オングストロームの膜厚に堆積される。プラグ１０６，１０８を露出させるために、標準的なフォトリソグラフィ法を使用して、これらのプラグ１０６，１０８の上の窒化物層１１０を貫通する開口１１２，１１４がそれぞれ設けられる。得られた構造上、窒化物層１１０上および開口１１２，１１４内に、導電層１１６が堆積されて、プラグ１０６，１０８と接するようになる。導電層１１６は、例えばＴａ、ＴａＮ、Ｔｉ、ＴｉＴｉＮ、Ｗ、ＷＮ、Ｎｉ、Ｃｏ、Ａｌ、Ｃｕまたは他の適切な材料であればどのような材料でもよい。この堆積は、例えばＰＶＤ、ＡＬＤ、ＣＶＤ、ＰＥＣＶＤまたはＭＯＣＶＤによって実施されうる。
図５を参照すると、化学機械研磨工程が実施される。その際、窒化物層１１０を覆っている層１１６の一部、すなわちオーバーバーデン（overburden）が除去され、窒化物１１０自体が露出されて、開口１１２，１１４内に導電体１１６Ａ，１１６Ｂがそれぞれ形成されて、開口１１２，１１４をそれぞれ埋める。次に、熱酸化工程が実施される。その際、各導電体の上の部分がその酸化物に変換され、スイッチング体１１８Ａ，１１８Ｂが形成されて、この結果、残された導電体１１６Ａと、その上にあってこれと接しているスイッチング体１１８Ａが開口１１２を埋め、残された導電体１１６Ｂと、その上にあってこれと接しているスイッチング体１１８Ｂが開口１１２を埋める。スイッチング体を形成するために、イオン注入およびプラズマ酸化などのほかの手順が使用されてもよい。
図６を参照すると、得られた構造上に導電層１２０が堆積される。導電層１２０は、例えばＴａ、ＴａＮ、Ｔｉ、ＴｉＴｉＮ、Ｗ、ＷＮ、Ｎｉ、Ｃｏ、Ａｌ、Ｃｕまたは他の適切な材料であればどのような材料でもよい。堆積は、例えばＰＶＤ、ＡＬＤ、ＣＶＤ、ＰＥＣＶＤまたはＭＯＣＶＤによって実施されうる。標準的なフォトリソグラフィ法を使用して、導電層１２０がパターニングされて、導電体１２０Ａ，１２０Ｂが形成され、導電体１２０Ａがスイッチング体１１８Ａ上にあってこれと接し、導電体１２０Ｂがスイッチング体１１８Ｂ上にあってこれと接するようになる。
得られた構造上に、封入誘電層１２２（例えばＳｉＮ、ＳｉＣ、あるいはＳｉＮ／ＳｉＯＮ、ＳｉＣ／ＳｉＮまたはＳｉＣ／ＳｉＯＮの二重層）が堆積される。密着性を改善し、共通の表面全体に絶縁層を形成するために、この堆積の前に酸化前処理が実施されてもよい。標準的なフォトリソグラフィ法を使用して、層１２２に開口１２３，１２４が設けられ、導電体１２０Ａ，１２０Ｂが露出される。得られた構造上に導電金属層１２６が堆積され、導電Ｔｉ／ＴｉＮグルー層１２８，１３０によって導電体１２０Ａ，１２０Ｂに接続される。この実施形態および別の実施形態では、封入層（本実施形態では層１２２）を使用しているが、代替実施形態として、この封入層を省略して、その後提供する金属層（本実施形態では層１２６）が直接堆積されてもよい。
導電体１１６Ａ（電極）、スイッチング体１１８Ａ、および導電体１２０Ａ（電極）が、金属−絶縁物−金属（ＭＩＭ）メモリデバイス１３２を形成している。同様に、導電体１１６Ｂ（電極）、スイッチング体１１８Ｂ、および導電体１２０Ｂ（電極）が、金属−絶縁物−金属（ＭＩＭ）メモリデバイス１３４を形成している。本手法はダマシンプロセスであり、このプロセスでは、素子がトレンチ内に設けられ、その上に化学機械平坦化プロセスが実施される。理解されるとおり、本手法の使用により、ＭＩＭデバイスを形成するためのエッチングが用いられず、上記の問題が回避される。エッチングの代わりに、ここに記載する非常に効率的で簡潔な手法が使用される。更に、本手法により、この構造を製造する際のスケーラビリティを改善することができる。
図７〜９は、本発明の第２実施形態を示す。図７および図８を参照すると、この実施形態では、窒化物層１１０、開口１１２，１１４、導電体１１６Ａ，１１６Ｂ、およびスイッチング体１１８Ａ，１１８Ｂが、図４および図５と同様に形成される。しかし、図９を参照すると、次の工程として、得られた構造上に封入誘電層１２２が堆積される。標準的なフォトリソグラフィ法を使用して、層１２２に開口１２３，１２４が設けられ、スイッチング体１１８Ａ，１１８Ｂが露出される。得られた構造上に導電金属層１２６が堆積され、導電Ｔｉ／ＴｉＮグルー層１２８，１３０によってスイッチング体１１８Ａ，１１８Ｂに接続される。
導電体１１６Ａ（電極）、スイッチング体１１８Ａ、および導電体、すなわちグルー層１２８（電極）が、金属−絶縁物−金属（ＭＩＭ）メモリデバイス１３２を形成している。同様に、導電体１１６Ｂ（電極）、スイッチング体１１８Ｂ、および導電体、すなわちグルー層１３０（電極）が、金属−絶縁物−金属（ＭＩＭ）メモリデバイス１３４を形成している。本手法は、図４〜６の実施形態に関して説明した手法と同様の利点を提供すると共に、導電体１２０Ａ，１２０Ｂの形成が不要となる。
図１０〜１２は、本発明の第３実施形態を示す。図１０および図１１を参照すると、この実施形態では、窒化物層１１０、開口１１２，１１４、および導電体１１６Ａ，１１６Ｂが、図４および図５と同様に形成される。しかし、この時点では、上で説明したスイッチング体が形成されていない。図１２を参照すると、これに代えて、得られた構造上に、スイッチング材料の層１４０が、窒化物層１１０および導電体１１６Ａ，１１６Ｂと接して堆積される。次に、スイッチング材料の層１４０上に導電層１４２が堆積される。標準的なフォトリソグラフィ法を使用して、導電層１４２およびスイッチング材料の層１４０が図に示すようにパターニングされ、その結果、導電体１４２Ａがスイッチング体１４０Ａ上に、導電体１４２Ｂがスイッチング体１４０Ｂ上に、更に、スイッチング体１４０Ａが導電体１１６Ａ上に、スイッチング体１４０Ｂが導電体１１６Ｂ上に形成される。
得られた構造上に封入誘電層１２２が堆積される。標準的なフォトリソグラフィ法を使用して、層１２２に開口１２３，１２４が設けられ、導電体１４２Ａ，１４２Ｂが露出される。得られた構造上に導電金属層１２６が堆積され、導電Ｔｉ／ＴｉＮグルー層１２８，１３０によって導電体１４２Ａ，１４２Ｂに接続される。
導電体１１６Ａ（電極）、スイッチング体１４０Ａ、および導電体１４２Ａ（電極）が、金属−絶縁物−金属（ＭＩＭ）メモリデバイス１３２を形成している。同様に、導電体１１６Ｂ（電極）、スイッチング体１４０Ｂ、および導電体１４２Ｂ（電極）が、金属−絶縁物−金属（ＭＩＭ）メモリデバイス１３４を形成している。
図１３〜１５は、本発明の第４実施形態を示す。図１３および図１４を参照すると、この実施形態では、窒化物層９５、開口１１２，１１４、および導電体１１６Ａ，１１６Ｂが、図１０および図１１と同様に形成される。次に（図１５）、得られた構造上に、誘電体、例えばＳｉＮ層１５０が堆積され、標準的なフォトリソグラフィ法を使用して、この層に開口１５２，１５４が設けられる。得られた構造上にスイッチング材料の層１５６が堆積されて、誘電層１５０の開口１５２，１５４を埋め、導電体１１６Ａ，１１６Ｂと接するようになる。誘電層１５０の上からスイッチング材料の層１５６の一部を除去するために、化学機械研磨工程が実施され、スイッチング体１５６Ａ，１５６Ｂが、誘電層１５０の開口１５２，１５４に残され、誘電層１５０の開口１５２，１５４を埋める。
次に、得られた構造上に導電層１６０が堆積される。標準的なフォトリソグラフィ法を使用して、導電層１６０が図に示すようにパターニングされ、その結果、導電体１６０Ａがスイッチング体１５６Ａ上に、導電体１６０Ｂがスイッチング体１５６Ｂ上に形成される。
得られた構造上に封入誘電層１２２が堆積される。標準的なフォトリソグラフィ法を使用して、層１２２に開口１２３，１２４が設けられ、導電体１６０Ａ，１６０Ｂが露出される。得られた構造上に導電金属層１２６が堆積され、導電Ｔｉ／ＴｉＮグルー層１２８，１３０によって導電体１６０Ａ，１６０Ｂに接続される。
導電体１１６Ａ（電極）、スイッチング体１５６Ａ、および導電体１６０Ａ（電極）が、金属−絶縁物−金属（ＭＩＭ）メモリデバイス１３２を形成している。同様に、導電体１１６Ｂ（電極）、スイッチング体１５６Ｂ、および導電体１６０Ｂ（電極）が、金属−絶縁物−金属（ＭＩＭ）メモリデバイス１３４を形成している。
図１６〜１８は、本発明の第５実施形態を示す。図１６および図１７を参照すると、この実施形態では、窒化物層１１０、開口１１２，１１４、および導電体１１６Ａ，１１６Ｂが、図１０および図１１と同様に形成される。次に（図１８）、得られた構造上に、誘電体、例えばＳｉＮ層１５０が堆積され、標準的なフォトリソグラフィ法を使用して、この層に開口１５２，１５４が設けられる。得られた構造上にスイッチング材料の層１５６が堆積されて、誘電層１５０の開口１５２，１５４を埋め、導電体１１６Ａ，１１６Ｂと接するようになる。誘電層１５０の上からスイッチング材料の層１５６の一部を除去するために、化学機械研磨工程が実施され、スイッチング体１５６Ａ，１５６Ｂが、誘電層１５０の開口１５２，１５４に残され、誘電層１５０の開口１５２，１５４を埋める。
得られた構造上に封入誘電層１２２が堆積される。標準的なフォトリソグラフィ法を使用して、層１２２に開口１２３，１２４が設けられ、導電体１５６Ａ，１５６Ｂが露出される。得られた構造上に導電金属層１２６が堆積され、導電Ｔｉ／ＴｉＮグルー層１２８，１３０によって導電体１５６Ａ，１５６Ｂに接続される。
導電体１１６Ａ（電極）、スイッチング体１５６Ａ、および導電体、すなわちグルー層１２８（電極）が、金属−絶縁物−金属（ＭＩＭ）メモリデバイス１３２を形成している。同様に、導電体１１６Ｂ（電極）、スイッチング体１５６Ｂ、および導電体、すなわちグルー層１３０（電極）が、金属−絶縁物−金属（ＭＩＭ）メモリデバイス１３４を形成している。
図１９〜２４は、本発明の第６実施形態を示す。この実施形態では、前の実施形態と同様に、窒化物層１１０に開口２００，２０２が設けられる。次の工程として、得られた構造の上に、絶縁層２０４（例えばＳｉＮ、ＳｉＣまたは非導電金属酸化物）が堆積される（図１９）。プラグ１０６，１０８と接している絶縁層２０４の一部が、標準的なフォトリソグラフィ法を使用して除去され、図２０の構造が得られる。
得られた構造上、窒化物層１１０上および残された開口２１６，２１８内に、導電層２１４が堆積されて、プラグ１０６，１０８と接するようになる。図２２を参照すると化学機械研磨工程が実施される。その際、開口２００内に絶縁壁２０６，２０８が提供されるように、窒化物層１１０を覆っている層２１４の一部、および窒化物層１１０を覆っている絶縁層２０４の一部が除去され、窒化物１１０自体が露出され、開口２０２内に絶縁壁２１０，２１２が提供される。残された開口２１６，２１８に、それぞれ導電体２１４Ａ，２１４Ｂが形成されて、開口２１６，２１８を埋める。次に、上で説明したようにスイッチング体２２０Ａ，２２０Ｂが形成されて、その結果、残された導電体２１４Ａとその上にあってこれと接しているスイッチング体２２０Ａが、残された開口２１６を埋め、残された導電体２１４Ｂとその上にあってこれと接しているスイッチング体２２０Ｂが、残された開口２１８を埋める。導電体２１４Ａとスイッチング体２２０Ａは、壁２０６と２０８の間に存在し、導電体２１４Ｂとスイッチング体２２０Ｂは、壁２１０と２１２の間に存在している。
次に、得られた構造上に導電層２３０が堆積される。標準的なフォトリソグラフィ法を使用して、導電層２３０がパターニングされて、導電体２３０Ａ，２３０Ｂが形成され、導電体２３０Ａがスイッチング体２２０Ａ上にあってこれと接し、導電体２３０Ｂがスイッチング体２２０Ｂ上にあってこれと接するようになる（図２３）。
図２３および図２４を参照すると、得られた構造上に絶縁層２３２（例えばＳｉＮまたはＳｉＣ）が堆積される。得られた構造上に封入誘電層１２２が堆積される。標準的なフォトリソグラフィ法を使用して、層１２２および層２３２に開口１２３，１２４が設けられ、導電体２３０Ａ，２３０Ｂが露出される。得られた構造上に導電金属層１２６が堆積され、導電Ｔｉ／ＴｉＮグルー層１２８，１３０によって導電体２３０Ａ，２３０Ｂに接続される。
導電体２１４Ａ（電極）、スイッチング体２２０Ａ、および導電体２３０Ａ（電極）が、金属−絶縁物−金属（ＭＩＭ）メモリデバイス１３２を形成している。同様に、導電体２１４Ｂ（電極）、スイッチング体２２０Ｂ、および導電体２３０Ｂ（電極）が、金属−絶縁物−金属（ＭＩＭ）メモリデバイス１３４を形成している。
図２５〜２９は、本発明の第７実施形態を示す。この実施形態では、前の実施形態と同様に、窒化物層１１０に開口２００，２０２が設けられる。次の工程として、得られた構造上に絶縁層２４０（例えばＴｉＮ、ＴａＮ、ＴｉＴｉＮまたはＷＮ）が堆積される（図２５）。
得られた構造上および残された開口２５６，２５８内に、導電層２５４が堆積される（図２６）。図２７を参照すると、化学機械研磨工程が実施される。その際、窒化物層１１０を覆っている層２５４の一部、および窒化物層１１０を覆っている導電層２４０の一部が除去され、図２７の構造が得られる。導電壁２４２，２４４と、壁２４２，２４４を接続している導電接続部２４６が、すべて開口２００内に存在し、導電壁２４８，２５０と、壁２４８，２５０を接続している導電接続部２５２が、すべて開口２０２内に存在している。窒化物１１０自体が露出され、残された開口２５６，２５８に、それぞれ導電体２５４Ａ，２５４Ｂが形成されて、開口２５６，２５８をそれぞれ埋める。次に、上で説明したようにスイッチング体２６０Ａ，２６０Ｂが形成されて、その結果、残された導電体２５４Ａとその上にあってこれと接しているスイッチング体２６０Ａが、残された開口２５６を埋め、残された導電体２５４Ｂとその上にあってこれと接しているスイッチング体２６０Ｂが、残された開口２５８を埋める。導電体２５４Ａとスイッチング体２６０Ａが壁２４２と２４４の間に存在し、導電体２５４Ａが部分２４６の上に存在し、導電体２５４Ｂとスイッチング体２６０Ｂが壁２４８と２５０の間に存在し、導電体２５４Ｂが部分２５２の上に存在している。次に、得られた構造上に導電層２６２が堆積される。
次に、導電層２６２上に、導電層２６４（例えばＴｉＮ、ＴａＮ、ＴｉＴｉＮまたはＷＮ）が堆積される。標準的なフォトリソグラフィ法を使用して、導電層２６２および導電層２６４がパターニングされて、導電体２６６，２６８が形成され、導電体２６６がスイッチング体２６０Ａ上にあってこれと接し、導電体２６８Ｂがスイッチング体２６０Ｂ上にあってこれと接するようになる（図２８）。得られた構造上に封入誘電層１２２が堆積される。標準的なフォトリソグラフィ法を使用して、層１２２に開口１２３，１２４が設けられ、導電体２６６，２６８が露出される。得られた構造上に導電金属層１２６が堆積され、導電Ｔｉ／ＴｉＮグルー層１２８，１３０によって導電体２６６，２６８に接続される（図２９）。
導電体２５４Ａ（電極）、スイッチング体２６０Ａ、および導電体２６６（電極）が、金属−絶縁物−金属（ＭＩＭ）メモリデバイス１３２を形成している。同様に、導電体２５４Ｂ（電極）、スイッチング体２６０Ｂ、および導電体２６８（電極）が、金属−絶縁物−金属（ＭＩＭ）メモリデバイス１３４を形成している。
図３０〜３４は、本発明の第８実施形態を示す。図３０〜３１のプロセスステップは、図２５〜２６のプロセスステップと同様である。図３１の構造が化学機械研磨されて、図３２の構造が得られる。次に（図３３）、得られた構造上に誘電層２７０（例えばＳｉＮ）が堆積され、ここに開口２７２，２７４が設けられる。得られた構造上にスイッチング材料の層２７６が堆積されて、誘電層２７０の開口２７２，２７４を埋め、導電体２５４Ａ，２５４Ｂと接するようになる。化学機械研磨工程が実施される。その際、誘電層２７０を覆っている層２７６の一部が除去され、誘電層２７０自体が露出され、開口２７２，２７４にそれぞれスイッチング体２７６Ａ，２７６Ｂが形成されて、開口２７２，２７４をそれぞれ埋める。次に、得られた構造上に導電層２６２が堆積され、導電層２６２上に導電層２６４が堆積される。標準的なフォトリソグラフィ法を使用して、導電層２６２および導電層２６４がパターニングされて、導電体２６６，２６８が形成され、導電体２６６がスイッチング体２７６Ａ上にあってこれと接し、導電体２６８Ｂがスイッチング体２７６上にあってこれと接するようになる。
得られた構造上に封入誘電層１２２が堆積される。標準的なフォトリソグラフィ法を使用して、層１２２に開口１２３，１２４が設けられ、導電体２６６，２６８が露出される。得られた構造上に導電金属層１２６が堆積され、導電Ｔｉ／ＴｉＮグルー層１２８，１３０によって導電体２６６，２６８に接続される（図３４）。
導電体２５４Ａ（電極）、スイッチング体２７６Ａ、および導電体２６６（電極）が、金属−絶縁物−金属（ＭＩＭ）メモリデバイス１３２を形成している。同様に、導電体２５４Ｂ（電極）、スイッチング体２７６Ｂ、および導電体２６８（電極）が、金属−絶縁物−金属（ＭＩＭ）メモリデバイス１３４を形成している。
図３５〜３９は、本発明の第９実施形態を示す。図３５〜３６のプロセスステップは、図１９〜２０のプロセスステップと同様である。図３６の構造が化学機械研磨されて、図３７の構造が得られる。次に、図３８を参照すると、得られた構造上に誘電体（例えばＳｉＮ）層２８０が堆積され、ここに開口２８２，２８４が設けられる。得られた構造上にスイッチング材料の層２８６が堆積されて、誘電層２８０の開口２８２，２８４を埋め、導電体２１４Ａ，２１４Ｂと接するようになる。化学機械研磨工程が実施される。その際、誘電層２８０を覆っている層２８６の一部、すなわちオーバーバーデンが除去され、窒化物２８０自体が露出され、開口２８２，２８４にそれぞれスイッチング体２８６Ａ，２８６Ｂが形成されて、残された開口２８２，２８４をそれぞれ埋める。次に、得られた構造上に導電層２９０が堆積され、図に示すようにパターニングされ、それぞれスイッチング体２８６Ａ，２８６Ｂと接している導電体２９２，２９４が形成されて、得られた構造上に絶縁層２９６（例えばＳｉＮ）が堆積される。
得られた構造上に封入誘電層１２２が堆積される。標準的なフォトリソグラフィ法を使用して、層１２２および層２９６に開口１２３，１２４が設けられ、導電体２９２，２９４が露出される。得られた構造の上に導電金属層１２６が提供されて、導電Ｔｉ／ＴｉＮグルー層１２８，１３０によって導電体２９２，２９４に接続される（図３９）。
導電体２１４Ａ（電極）、スイッチング体２８６Ａ、および導電体２９２（電極）が、金属−絶縁物−金属（ＭＩＭ）メモリデバイス１３２を形成している。同様に、導電体２１４Ｂ（電極）、スイッチング体２８６Ｂ、および導電体２９４（電極）が、金属−絶縁物−金属（ＭＩＭ）メモリデバイス１３２を形成している。
図４０〜４４は、本発明の第１０実施形態を示す。図４０〜４１のプロセスステップは、図１９〜２０のプロセスステップと同様である。図４１の構造が化学機械研磨されて、図４２の構造が得られる。次に（図４３および図４４）、得られた構造上に誘電体層２８０が堆積され、ここに開口２８２，２８４が設けられる。得られた構造上にスイッチング材料の層２８６が堆積されて、誘電層２８０の開口２８２，２８４を埋め、導電体２１４Ａ，２１４Ｂと接するようになる。化学機械研磨工程が実施される。その際、誘電層２８０を覆っている層２８６の一部が除去され、窒化物２８０自体が露出され、開口２８２，２８４にそれぞれスイッチング体２８６Ａ，２８６Ｂが形成されて、開口２８２，２８４をそれぞれ埋める。得られた構造上に絶縁層３００（例えばＳｉＮ）が堆積され、絶縁層３００上に封入誘電層１２２が堆積される。標準的なフォトリソグラフィ法を使用して、絶縁層３００および誘電層１２２に開口１２３，１２４が設けられ、スイッチング体２８６Ａ，２８６Ｂが露出される。得られた構造の上に導電金属層１２６が提供されて、導電Ｔｉ／ＴｉＮグルー層１２８，１３０によってスイッチング体２８６Ａ，２８６Ｂに接続される。
導電体２１４Ａ（電極）、スイッチング体２８６Ａ、および導電体、すなわちグルー層１２８（電極）が、金属−絶縁物−金属（ＭＩＭ）メモリデバイス１３２を形成している。同様に、導電体２１４Ｂ（電極）、スイッチング体２８６Ｂ、および導電体、すなわちグルー層１３０（電極）が、金属−絶縁物−金属（ＭＩＭ）メモリデバイス１３４を形成している。
本手法は、金属−絶縁物−金属（metal-insulator-medal）メモリデバイスを形成するためのさまざまなダマシンプロセスを提供する。このさまざまな方法は簡潔であり、このようなデバイスを適切に形成するうえで効率的である。より詳細には、デバイスを形成するための材料のエッチングに関する上記の問題が回避される。また、本手法は、デバイスの高いスケーラビリティを提供する。
本発明の実施形態の上記の説明は、例示および説明のために示した。あらゆる形態を網羅したり、本発明を開示したそのままの形態に限定するものではない。上記の教示を鑑みれば、ほかの変更例または変形例も可能である。
各種の実施形態は、本発明の原理およびその実際的な用途を最も適切に示し、これにより、当業者が、考察される特定の用途に合致するさまざまな実施形態およびさまざまな変更例で本発明を使用できるように、選択して記載した。このような変更例および変形例は、公正、法的かつ公平に権利を与えられる範囲に従って解釈される添付の特許請求の範囲によって既定される本発明の範囲内に含まれる。

Claims (8)

  1. 誘電層（１１０）を設けるステップと、
    前記誘電層（１１０）に開口（１１２）を設けるステップと、
    前記開口（１１２）内に第１の導電体（１１６Ａ）を設けるステップと、
    スイッチング体（１１８Ａ）を形成するために、前記第１の導電体（１１６Ａ）の上部を熱酸化するステップであって、前記第１の導電体（１１６Ａ）およびスイッチング体（１１８Ａ）が前記開口（１１２）を完全に埋めるステップと、
    前記スイッチング体（１１８Ａ）の上に第２の導電体（１２０Ａ）を設けるステップとを含む、メモリデバイスの製造方法。
  2. 前記スイッチング体（１１８Ａ）は前記第１の導電体（１１６Ａ）から成長する請求項１に記載の方法。
  3. 前記第２の導電体（１２０Ａ）は、前記誘電層（１１０）およびスイッチング体（１１８Ａ）の上に導電層（１２０）を設け、前記第２の導電体（１２０Ａ）を形成するために前記導電層（１２０）をパターニングすることによって提供される請求項１に記載の方法。
  4. 前記第２の導電体（１２８）は、前記第１の誘電層（１１０）およびスイッチング体（１１８Ａ）の上に第２の誘電体層（１２２）を設け、前記第２の誘電体層（１２２）に開口（１２３）を設け、前記第２の誘電体層（１２２）の前記開口（１２３）内に前記第２の導電体（１２８）を設けることによって提供される請求項１に記載の方法。
  5. 開口（２００）を有する誘電層（１１０）と、
    前記開口（２００）内の第１の導電体（２１４Ａ）と、
    前記第１の導電体（２１４Ａ）の上部を熱酸化することによって全体が前記開口（２００）内に存在するように形成されたスイッチング材料の層（２２０Ａ）であって、前記第１の導電体（２１４Ａ）とともに前記開口（２００）を完全に埋めるスイッチング材料の層（２２０Ａ）と、
    前記開口（２００）の上に存在し、前記スイッチング材料の層（２２０Ａ）上にある第２の導電層（２３０Ａ）と、を有するメモリデバイス。
  6. 前記誘電層（１１０）において前記開口（２００）を規定する第１の絶縁壁および第２の絶縁壁（２０６，２０８）を更に有し、前記第１の導電層（２１４Ａ）およびスイッチング材料の層（２２０Ａ）が前記絶縁壁（２０６，２０８）の間に存在している請求項５に記載のメモリデバイス。
  7. 前記誘電層（１１０）において前記開口（２００）を規定する第１の導電壁および第２の導電壁（２４２，２４４）を更に有し、前記第１の導電層（２５４Ａ）およびスイッチング材料の層（２６０Ａ）が前記導電壁（２４２，２４４）の間に存在している請求項５に記載のメモリデバイス。
  8. 前記導電壁（２４２，２４４）を接続している導電接続部（２４６）を更に有し、その上に前記第１の導電層（２５４Ａ）が存在している請求項７に記載のメモリデバイス。
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