JP5362548B2 - センサ - Google Patents

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Description

当技術分野では周知のように、特定の用途に有用な種々のセンサがある。例えば磁気センサは、対象となっている物体の回転などの運動を検出するのに有用である。一般にホール効果センサは、ＥＭＣ（電磁場適合性）を向上させ、いわゆる長い導線のノイズ問題を低減させるために、センサ上または近くに個別減結合コンデンサ素子を配置する必要がある。
しかし、外部コンデンサは追加コスト、および個々のデバイス段階での加工を招く。外部コンデンサはまた、それがリードフレーム上にある場合、あるいは追加のプリント回路基板を必要とする場合には、パッケージ全体の寸法も増加させる。
本発明は、基板上に配置した第１および第２の導電層と誘電体層から形成されたオンチップコンデンサを含む磁気センサを提供する。この構成により、外部減結合コンデンサを不要にすることがきる。本発明を主として、特定の層スタックアップ、デバイスおよび構成に関連して示し説明するが、本発明は、容量性インピーダンスを設けることが望ましい回路一般に適用可能であることを理解されたい。
本発明の一態様では、磁気センサは複数の層を備え、これらの層は、回路と、この回路を相互接続するための少なくとも１つの導電層と、この少なくとも１つの導電層を電気的に絶縁するための絶縁層とを有する基板を含む。第１および第２の導電層と誘電体層がコンデンサを形成するように、基板の上に第１および第２の導電層が配置され、第１と第２の導電層の間に誘電体層が配置される。センサはさらに、第１の導電層に電気的に接続された第１の端子と、第２の導電層に電気的に接続された第２の端子とを含む。
本発明の別の態様の方法は、第１の導電層と、誘電体層と、第２の導電層とが第１のコンデンサを形成するように、回路を含む基板の上に第１の導電層を形成するステップ、第１の導電層の上に誘電体層を形成するステップ、および誘電体層の上に第２の導電層を形成するステップを含む。第１の端子は第１の導電層に結合することができ、第２の端子は第２の導電層に結合することがきる。
本発明の別の態様では、集積回路デバイスは、回路を含む第１の基板と、この回路と相互接続するための少なくとも１つの導電層と、この少なくとも１つの導電層を電気的に絶縁するための絶縁体層と、基板と概して平行な第１および第２の導電層と、第１の誘電体層とを含み、第１の誘電層は、第１および第２の導電層と第１の誘電体層が、第１のオンチップコンデンサと、第１の基板と連絡する第２の基板とを形成するように第１と第２の導電層の間に配置される。
本発明の別の態様の方法は、第１の導電層と、第１の誘電体層と、第２の導電層とが第１のオンチップコンデンサを形成するように、回路を含む第１の基板上に第１の導電層を形成するステップ、第１の導電層上に第１の誘電体層を形成するステップ、および第１の誘電体層上に第２の導電層を形成するステップと、第１の導電層に結合された第１の端子および第２の導電層に結合された第２の端子を提供するステップと、そして第２の基板を第１の基板に結合するステップを含む。
本発明の前述の特徴、ならびに本発明自体は、添付図面についての以下の説明からより完全に理解されよう。
図１Ａ〜Ｂは、本発明によるオンチップコンデンサ１０２を有する磁気センサ１００の実施形態の例示的実施形態を示す。図示の実施形態で、センサ１００は、ＶＣＣ端子１０４およびグランド端子１０６を有する２線ホール効果型センサである。コンデンサ１０２は、例えば、ＶＣＣ端子１０４とグランド端子１０６の間に結合された減結合コンデンサとして設けることができる。以下でより完全に説明するように、コンデンサ１０２は、例示的実施形態ではＶＣＣ端子１０４と同じ電位にあるＶＣＣキャップ端子１０８に結合することがきる。ＶＣＣキャップ端子１０８とＶＣＣ端子１０４は、ワイヤボンディングなど適切な任意の技法を用いて電気的に結合することがきる。この構成により絶縁破壊試験が可能になる。別の実施形態では、ＶＣＣとＶＣＣキャップボンドパッドを一緒にして単一のパッドを形成するステップもできる。
第１の金属層１１６が基板１１６の上に配置され、第１の絶縁層１２０と第２の絶縁層１２２の間に挟まれた任意選択の第２の層１１８が、第１の金属層１１６を覆って配置される。第１の金属層１１６および第２の金属層１１８により、例えば、デバイス層１１２の相互接続および配線を行う。第１の絶縁層１２０および第２の絶縁層１２２は、例えば、層間誘電体層および／またはパッシベーション層として設けることができる。
オンチップコンデンサ１０２を基板の上に形成するために、第１の導電層１２４と第２の導電層１２６が誘電体材料１２８によって分離される。コンデンサ１０２は、別の絶縁層１３０によって被覆される。例示的実施形態では、コンデンサ１０２は、第２の絶縁層１２２によって第２の金属層１１８から隔てられ、電気的に分離される。
例示的実施形態では、例えばシリコンである基板１１０が層１１２、１１６、１２０、１１８および／または１２２内に、当業者に周知の方法で回路が形成される集積回路（ＩＣ）を含む。デバイス層１１２は、磁気センサ１００の一部を形成するホール素子１１４を含むことができる。このデバイスは、集積回路を形成するのに必要な種々の層を含むことができ、これらは、それだけには限らないが、注入またはドープ層、ポリシリコン層、エピタキシャル層、酸化物層、または窒化物層を含む。
特定の層スタックアップを示し説明するが、他の実施形態であって積層順序が異なるもの、金属がより多い、またより少ないもの、および他の層を有するものも本発明の範囲内にあることを理解されたい。さらに、特定の用途での必要に応じるために、付加的な導電層を追加して、追加コンデンサを形成するステップもできる。
図２Ａに示されるように、図示の２線センサでは、感知抵抗Ｒｓｅｎｓｅをグランド端子１０６とグランド接続部の間に結合することがき、あるいは図２Ｂに示されるように、感知抵抗ＲｓｅｎｓｅをＶＣＣ端子１０４と電源の間に結合することがきる。こうすると、センサ１００の出力が、対象となっている磁性体の位置変位に応じた電流変化の形で測定可能になる。オンチップコンデンサを設けることにより、センサの外部減結合コンデンサを不要にすることがきる。
図３に示された別の実施形態では、３線磁気センサ２００がオンチップコンデンサ２０２を含み、センサ出力信号を供給するＶｏｕｔ端子２０４を備える。図３のセンサ２００は、図１Ａ〜１Ｃのセンサ１００といくらか類似しており、同じ参照番号は同じ要素を示す。
コンデンサの絶縁破壊電圧要件が高いと、オンチップコンデンサによって実現できる静電容量が限定されることを理解されたい。絶縁破壊電圧要件が低いと、実現できる静電容量が増大する。オンチップコンデンサ１０２の特性を決定する要因は、例えば、ダイサイズ、金属層面積、導電層面積、誘電体材料、選択された絶縁破壊電圧、層間隔、形状その他を含む。
コンデンサ１６６には種々の誘電体材料を使用することがき、これらは、それらだけには限らないが、窒化シリコン、例えば二酸化シリコンである酸化シリコン、酸化タンタル、酸化アルミニウム、セラミック、ガラス、マイカ、ポリエステル（例えばマイラ）、ＫＡＰＴＯＮ、ポリイミド（例えばＨＤ ＭｉｃｒｏｓｙｓｔｅｍｓのＰｙｒａｌｉｎ）、ベンゾシクロブテン（ＢＣＢ、例えばＤｏｗ ＣｈｅｍｉｃａｌのＣｙｃｌｏｔｅｎｅ）、およびポリノルボルネン（例えばＰｒｏｍｅｒｕｓのＡｖａｔｒｅｌ）を含む。一部の用途では無機誘電体が、その高い誘電率と、厚さが例えば３０００〜５０００オングストロームであるサブミクロン範囲の均一な薄膜を生成する能力とに基づき好ましいことがある。
これらの同じ誘電体を、適切な場合には層間誘電体または最終パッシベーション材料として使用するステップもできる。層間誘電体の場合には、第２の金属層１１８と導電層１２４の間で使用するのに、十分に平坦化し、低い誘電率を有する材料を選択するステップが有利である。こうすると、金属層１１８上の線から、例えばグランド面である導電層１２４に至るどんな望ましくない信号結合も低減するはずである。
センサのデバイス層を設けるためには、シリコン、ヒ化ガリウム、シリコン・オン・インシュレータ（ＳＯＩ）などを含め、種々の適切な材料を使用することがきる。さらに、金属層、およびコンデンサを形成する導電層を設けるためにも、種々の材料を使用することがきる。例示的な金属層および導電層の材料は、銅、アルミニウム、諸合金、および／または他の適切な金属を含む。
一般に、約２．５〜３ｍｍ２のダイサイズでは、オンチップコンデンサは４００ｐＦ程度になる。例えば約５ｍｍ２のより大きなダイでは、コンデンサは８００ｐＦ程度になる。例示的な実施形態では、サイズが約１ｍｍ２から約１０ｍｍ２までの範囲の基板の場合に、コンデンサは、約１００ｐＦから１５００ｐＦの静電容量になる。
特定の一実施形態で、第１の導電層１２４および第２の導電層１２６（図１Ｂ）は、２．３ｍｍ２の大きさを有する。誘電体材料は、厚さが約３０００Åから約５０００Åの範囲の窒化シリコンである。この構成では、少なくとも約５０Ｖの絶縁破壊電圧を実現し、静電容量が約３００ｐＦから約５００ｐＦである。
約１００ｐＦから約１５００ｐＦで、少なくとも５０Ｖの絶縁破壊電圧のオンチップコンデンサを有するホールセンサは、アンチロックブレーキセンサ（ＡＢＳ）、直線位置センサ、角度センサ、トランスミッションセンサ、カムセンサ、およびクランクセンサなど多くの車両応用例に十分に適する。
一般に、コンデンサ１０２を形成する第１の導電層１２４および第２の導電層１２６（図１Ｂ）は、ダイ面積の約３０パーセントから約９０パーセントを覆う。コンデンサ１０２はダイの上にあればよく、ここで上にあるとは、ダイおよびコンデンサの導電層によって形成される概して平行な各面間で、ある程度重なっていることを指す。
一実施形態では、第１および第２の層は、ダイ面積の約８０パーセントの領域を覆う。このようなコンデンサは、ダイ上の回路に対し付加的なＥＭＣ保護を実現できる４００ｐＦ程度の静電容量になる。一部のデバイスでは、２００ｐＦ程度でＥＭＣ保護または長導線保護に十分であり得る。このような場合では、コンデンサに必要とされる面積はそれほど大きくなく、総ダイ面積の５０パーセント程度でよい。一般に、コンデンサは、特定の用途での必要に応じるようにサイズ変更することがきる。
本明細書では、ダイという用語は基板を指し、これは、絶縁体上の半導体または半導体層でよく、例えばＳＯＩ基板であり、その関連する回路または電子デバイス素子を備える。ダイ上の回路は、例えばダイオードおよびトランジスタである半導体デバイスと、例えば抵抗、インダクタ、コンデンサある受動デバイスとを含むことができる。
図４に示されるように、第２の導電層３０４を分離して、第１のコンデンサ３０６および第２のコンデンサ３０８として示される複数のコンデンサを、第１の導電層３０２が両方のコンデンサに対して同じ電位にあるならば形成することがきる。用途に応じてボンディングパッドの追加が必要になることがあるが、第１の導電層３０２もまた分割して別々のコンデンサを形成できることも明らかであろう。第１のコンデンサ３０６は、ＶＣＣキャップ端子１０８とグランド１０６の間の減結合コンデンサになる。第２のコンデンサ３０８は、Ｖｏｕｔキャップ端子３１０とグランド１０６の間に結合される。ワイヤボンドを介してＶｏｕｔキャップ端子３１０に結合できるＶｏｕｔ端子２０４は、例えば、３線磁気センサのセンサ出力信号を供給する。
第１の導電層３０２と第２の導電層３０４の配分は、特定の用途の静電容量要件を達成するように行えることを理解されたい。さらに、第１と第２の導電層は、ダイの上に実用的な任意の数のコンデンサを形成するように分割することがきる。このような複数コンデンサ構成は、３本以上の線が必要な応用例、例えば電源ピン、グランドピン、および独立出力ピンを備える３線部品で有用なことがある。
図５は、オンチップコンデンサを有するセンサを製造するステップの例示的な順序を示す。一般に、集積コンデンサの製造は、基本プロセスとも呼ばれる集積回路プロセスが実施された後で実施される。
ステップ４００で、第１および第２の金属層が基板の上に形成される。特定の一実施形態では、基本プロセスは、相互接続および配線用の２つの金属層、ならびに最終パッシベーションを含む。通常では酸化および窒化層を含む、基本プロセスによる最終パッシベーションを変更するのが望ましいことがある。第２の金属層の後に、ステップ４０２で層間誘電体が堆積される。これはやはり、基本プロセスで最終パッシベーションが実施される場所である。層間誘電体は、酸化物、窒化物、あるいはポリイミドまたはＢＣＢなどの有機誘電体とすることがきる。ＢＣＢなどの材料は、下にある基板をそれが十分に平坦化し、後続のコンデンサ堆積のための平坦面が得られるという利点を有する。ステップ４０４で次に、層間誘電体はパターニングされて、下にある集積回路内のボンドパッドへの接続部を開口する。
ステップ４０６で次に、導電層がウェハ上に堆積されパターニングされて、コンデンサ電極の１つが形成される。図示の実施形態では、下方のコンデンサ電極がグランドボンディングパッドに接続されるが、下にある回路の他の部分には接続されない。場合により、下方のコンデンサ層を集積回路の他のボンディングパッド上に有するステップが望ましいが、これらのパッドはコンデンサ電極には接続されない。ステップ４０８で、コンデンサ電極が堆積されパターニングされる。誘電体材料は、窒化シリコンまたは他の適切な材料でよい。ステップ４１０で、コンデンサの第２の導電層がウェハ上に堆積されパターニングされて、コンデンサの上部電極が形成される。コンデンサの上部層は、集積回路のＶｃｃパッドに接続することがき、あるいはそれをコンデンサ独自のボンディングパッドとするステップもできる。コンデンサの上部層が独立パッドとしてあると、オンチップコンデンサを有する集積回路の最終試験時に絶縁破壊の試験をするステップが可能になる。ステップ４１２で、最終パッシベーション層が、コンデンサと、ボンディングパッドのパターン開口とを備える集積回路に付着される。
図６Ａおよび図６Ｂは、例示的な集積回路５００を示し、この集積回路は、第１のオンチップコンデンサ５０４を有する第１のダイ５０２と、第２のオンチップコンデンサ５０８を有する第２のダイ５０６とを有する。デバイス層５０７の上に配置できる第１のコンデンサ５０４は、第１の導電層５１０および第２の導電層５１２を含むことができ、それらの間に誘電体材料５１４を備える。第１のダイ５０２内に任意選択のセンサ素子５１６を形成することがきる。
第２のコンデンサ５０８は同様に、第３の導電層５１８、第４の導電層５２０、および絶縁層５２２を含むことができる。第３の導電層５１８は、第２のダイ５０６のデバイス層５２４の上に配置することがきる。
第１のコンデンサ５０４および第２のコンデンサ５０８は、それぞれの任意選択の絶縁層（図示せず）によって覆うことができる。
第１および第２のオンチップコンデンサがそれぞれの基板の上に示されているが、他の実施形態では、１つまたは複数のオンチップコンデンサがそれぞれの基板の下にあることを理解されたい。一般に、オンチップコンデンサを形成する各導電層は、それぞれの基板と概して平行である。コンデンサの形状は変わり得ることを理解されたい。例えば、図６Ｃに示された別の実施形態では、１つの導電層、または複数の導電層を加工して、オンチップ集積コンデンサを形成することがきる。一実施例では、単一の導電層をパターニングして、オンチップ集積コンデンサを形成する。別の実施形態では、複数の導電層をパターニングして、１つまたは複数のオンチップの互いにかみ合わせたコンデンサを形成することがきる。コンデンサを形成するために使用される誘電体材料の特性は、コンデンサのインピーダンスを考慮したものであることを理解されたい。
他の実施形態では、第１のダイ５０２が複数のオンチップコンデンサを有することがきることを理解されたい。すなわち、第１の金属層５１０および第２の金属層５１２は、エッチングなどによって分割して、第１のダイに２つのオンチップコンデンサを形成することがきる。同様に、第３および第４の導電層を分割して、第２のダイに複数のオンチップコンデンサを得ることができる。加えて、ダイの一方または両方が複数のオンチップコンデンサを有することがきる。さらに、３つ以上のダイを備え、そのダイのうちの少なくとも１つがオンチップコンデンサを有する実施形態が企図される。種々の構成を有し種々の応用例を有する他の実施形態が企図されている。例えば、磁気センサ素子などのセンサを一方のダイ、両方のダイ、および／または複数のダイに設けることができる。オンチップコンデンサを有する集積回路は、センサ、システム・オン・チップ、プロセッサなどを含む多種多様な回路形式として実現することがきる。
一実施形態では、第１のダイ５０２および第２のダイ５０６は、シリコンなど同じ材料から形成される。別の実施形態では、第１および第２のダイは、それぞれ異なる材料から形成される。例示的な材料は、Ｓｉ、ＧａＡｓ、ＩｎＰ、ＩｎＳｂ、ＩｎＧａＡｓＰ、ＳｉＧｅ、セラミック、およびガラスを含む。
図７は、オンチップコンデンサ６０８、６１０をそれぞれ有する第１のダイ６０４および第２のダイ６０６を備える例示的集積回路６００を示す。第１のダイ６０４は、センサ素子６１２を含む。特定の一実施形態では、センサ素子はホール素子である。第２のダイ６０６は、センサ素子６１２を支援しセンサの位置出力情報などの出力情報を得るための回路を含む。
集積回路６００は、センサの入力／出力接続を行うためのリードフィンガ６１４ａ〜ｄを含む。上述のように、リードフィンガ６１４と第２のダイ６０６上の入力／出力パッド６１５との間にワイヤボンドなどの接続部を作製することがきる。グランド、ＶＣＣ、および／または信号用の接続部／パッドを設けることができる。図示されていないが、パッドはまた、第１のダイ６０４とリードフィンガの間の接続用に設けることもできることを理解されたい。
さらに、第１のダイパッド６１６および第２のダイパッド６１８のそれぞれは、第１のダイ６０４と第２のダイ６０６の間の電気的接続を可能にする。実用的な任意の数のダイパッドを、望ましいダイ間の接続用に設けることができることを理解されたい。
本発明の複数ダイ実施形態は、フリップチップ実施形態など、種々の構成を有することがきることを理解されたい。
例えば、図８Ａおよび図８Ｂは、オンチップコンデンサを備えた複数のダイを有するフリップチップ構成を示す。集積回路７００は、リードフレーム７０４上に配置された第１のダイすなわち基板７０２を含む。第１のオンチップコンデンサ７０６は、第１のダイ７０２の一部分の上に形成される。第１のダイ内に、任意選択のセンサ素子７０７を形成することがきる。
第２の基板すなわちダイ７０８は、ハンダボール７１０などによって第１のダイ７０２の上部に結合される。第２のダイ７０８は、センサ素子７１２を含むことができる。第２のオンチップコンデンサ７１４は、第２のダイ７０８上に配置される。
ボンディングワイヤにより、ボンディングパッド７１６をリードフィンガ（図示せず）にリードフレーム上で結合することがきる。
上記のように、第１のダイ７０２と第２のダイ７０８は、同じ材料として、またはそれぞれ異なる材料として提供することがきる。例示的な材料は、Ｓｉ、ＧａＡｓ、ＩｎＰ、ＩｎＳｂ、ＩｎＧａＡｓＰ、ＳｉＧｅ、セラミック、およびガラスを含む。さらに、第１および第２のダイ内の感知素子は同じ種類のデバイス、またはそれぞれ異なる種類のデバイスとすることがきる。例示的なセンサ素子は、ホール効果、磁気抵抗、巨大磁気抵抗（ＧＭＲ）、異方性磁気抵抗（ＡＭＲ）、およびトンネル磁気抵抗（ＴＭＲ）を含む。それぞれのオンチップコンデンサ７０６、７１４は、上記で論じたように、所望のインピーダンスを実現するようにサイズ変更することがきる。
本発明を主として、集積回路センサ、特に磁気センサに関して示し説明しているが、本発明は、コンデンサを設けることが望ましい集積回路一般に適用可能であることを理解されたい。さらに、オンチップコンデンサがダイの上に示されているが、オンチップコンデンサがダイの下にある実施形態が企図されていることも理解されたい。すなわち、オンチップコンデンサを形成する導電層は、ダイがある面と概して平行である。一実施形態では、互いにかみ合わせた電極を使用して、単一の金属層内にオンチップコンデンサを形成するステップもできる。
オンチップコンデンサを有するセンサを形成するのに、それらだけには限らないが、バイポーラ、ＤＭＯＳ、バイポーラＣＭＯＳ、およびＣＭＯＳのプロセス、ならびにこれらのプロセスと他のプロセスの組合せを含め、種々の適切な製造プロセスを使用できることを理解されたい。
本明細書に含まれる例示的な実施形態では、ホール効果センサの使用を論じているが、他の種類の磁界センサもまたホール素子の代わりに、またはホール素子との組合せで使用できることが当業者には明らかであろう。例えばデバイスは、異方性磁気抵抗（ＡＭＲ）センサ、および／または巨大磁気抵抗（ＧＭＲ）センサを使用するステップもできる。ＧＭＲセンサの場合では、ＧＭＲ素子は、複数材料スタックからなるセンサ、例えば、リニアスピンバルブセンサ、トンネル磁気抵抗（ＴＭＲ）センサ、またはコロッサル磁気抵抗（ＣＭＲ）センサの範囲を含むものである。他の実施形態では、センサはバックバイアス磁石を含む。
本発明の例示的な実施形態を説明したが、当業者には、その発想を組み込んだ他の実施形態もまた使用できることが明らかになるであろう。本明細書に包含される実施形態は、開示された実施形態に限定されるべきではなく、添付の特許請求の範囲および精神によってのみ限定されるべきである。本明細書で引用したすべての出版物および参考文献は、参照によりその全体を本明細書に明白に組み込む。
本発明の例示的実施形態によるオンチップコンデンサを有するセンサの上面図である。 図１Ａのセンサの、線Ａ−Ａに沿った断面図である。 図２Ａは、オンチップコンデンサを有する２線磁気センサを示す図である。 図２Ｂは、オンチップコンデンサを有する２線磁気センサを示す図である。 オンチップコンデンサを有する３線磁気センサの上面図である。 複数のオンチップコンデンサを有するセンサの概略図である。 オンチップコンデンサを有するセンサを製造するステップの例示的順序を示す流れ図である。 本発明の例示的実施形態による少なくとも１つのオンチップコンデンサをそれぞれ有する複数のチップがある集積回路の概略図である。 図６Ａの集積回路の側面図である。 集積オンチップコンデンサの図である。 本発明の例示的実施形態による、第１のオンチップコンデンサを備える第１の基板と、第２のオンチップコンデンサを備える第２の基板とを有する集積回路の図である。 図８Ａは、本発明の例示的実施形態によるフリップチップ構成での複数チップ・複数オンチップ集積回路の側面図である。 図８Ｂは、図８Ａの集積回路の上面図である。

Claims (16)

  1. 回路を含む第１の基板と、
    前記回路を相互接続するための少なくとも１つの導電層と、
    前記少なくとも１つの導電層を電気的に絶縁するための絶縁層と、
    前記基板と概して平行な第１および第２の導電層と、
    前記第１および第２の導電層と誘電体層が減結合コンデンサを形成するように前記第１と第２の導電層の間に配置された前記誘電体層と、
    電圧供給端子に結合され且つ前記第１の導電層に電気的に接続された第１の端子と、グランド端子に結合され且つ前記第２の導電層に電気的に接続された第２の端子と、を備え、
    前記第１の導電層は分離され、電圧出力端子に結合された第３の端子に電気的に結合された第３の導電層をさらに含み、前記誘電体層はさらに、前記第３と第２の導電層と前記誘電体層が第２の減結合コンデンサを形成するように前記第３と第２の導電層の間に配置されている、
    センサ。
  2. 前記コンデンサは、前記第１の基板の少なくとも３０パーセントの領域と重なり合う、請求項１に記載のセンサ。
  3. サイズが約１ｍｍ２から約１０ｍｍ２までの範囲の基板の場合に、前記コンデンサは約１００ｐＦから約１５００ｐＦの静電容量になる、請求項１に記載のセンサ。
  4. センサはホールセンサを含む、請求項１に記載のセンサ。
  5. 前記ホールセンサは２線ホールセンサである、請求項４に記載のセンサ。
  6. 前記センサはバックバイアス磁石を含む、請求項１に記載のセンサ。
  7. 前記第１の基板と連通する第２の基板をさらに含む、請求項１に記載のセンサ。
  8. 前記第１の基板はセンサ素子を含む、請求項１に記載のセンサ。
  9. 前記第２の基板は前記センサの回路を含む、請求項７に記載のセンサ。
  10. 前記センサ素子は磁気センサを含む、請求項８に記載のセンサ。
  11. 前記磁気センサはホール素子を含む、請求項１０に記載のセンサ。
  12. 前記磁気センサは磁気抵抗素子を含む、請求項１０に記載のセンサ。
  13. 前記第１および第２の基板はそれぞれ異なる材料からなる、請求項７に記載のセンサ。
  14. 前記第１の基板はＧａＡｓを含む、請求項１３に記載のセンサ。
  15. 前記第１および第２の導電層は、さらなるコンデンサを形成するために分割される、請求項１に記載のセンサ。
  16. 前記コンデンサの前記第１および第２の導電層が互いにかみ合わされる、請求項１に記載のセンサ。
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