KR20090034802A - 적어도 하나의 온 칩 커패시터를 구비하는 다중 다이들을 갖는 집적 회로를 위한 방법들 및 장치 - Google Patents

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Abstract

집적 회로는 온 칩 커패시터를 갖는 제1 기판 및 제2 기판을 구비하는 다수개의 막들을 포함한다. 일 실시예에 있어서, 상기 제2 기판은 온 칩 커패시터를 포함한다. 제1 및/또는 제2 기판은 자석 센서 구성요소와 같은 센서 구성요소를 포함할 수 있다.

Description

적어도 하나의 온 칩 커패시터를 구비하는 다중 다이들을 갖는 집적 회로를 위한 방법들 및 장치{METHODS AND APPARATUS FOR INTEGRATED CIRCUIT HAVING MULTIPLE DIES WITH AT LEAST ONE ON CHIP CAPACITOR}
본 발명은 적어도 하나의 온 칩 커패시터를 구비하는 다중 다이들을 갖는 집적 회로에 관한 것이다.
해당 기술분야에 알려진 바와 같이, 특정한 애플리케이션을 위해 유용한 다양한 센서들이 있다. 예를 들면, 자석 센서들은 관심있는 대상체의 회전과 같은 이동을 검출하는 데 유용하다. 전형적으로, 홀-이펙트 센서들은 전자파 적합성(electromagnetic compatibility, EMC)을 향상시키고 소위 긴-와이어 노이즈 문제들을 감소시키기 위하여 상기 센서에 또는 상기 센서 근처에 위치하는 분리된 디커플링 커패시터 구성 요소를 필요로 한다. 그러나, 외부 커패시터들은 추가적인 비용 및 상기 개별적인 소자 수준에서의 처리를 초래한다. 또한, 상기 커패시터가 상기 리드 프레임 상에 있거나 추가적인 인쇄회로기판을 필요로 한다면, 외부 커패시터들은 전체 패키지 크기를 증가시키게 된다.
본 발명은 기판 상부에 배치된 제1 및 제2 도전막들과 유전막으로부터 형성된 온 칩 커패시터를 포함하는 자석 센서를 제공한다. 이러한 구성으로 인해, 외부 디커플링 커패시터에 대한 요구는 제거될 수 있다. 본 발명은 주로 적층된 특정한 막들과 연관되어 도시되고 설명되지만, 본 발명은 전기 용량의 임피던스를 제공하기를 원하는 일반적인 회로들에 적용할 수 있음을 이해할 수 있을 것이다.
본 발명의 일 측면에 있어서, 자석 센서는 회로 소자를 구비하는 기판을 갖는 다수개의 막들, 상기 회로 소자를 상호 연결시키는 적어도 하나의 도전막, 및 상기 적어도 하나의 도전막을 전기적으로 절연시키는 절연막을 포함한다. 제1 및 제2 도전막들은 상부 기판 상부에 배치되고, 유전막은 상기 제1 및 제2 도전막들 사이에 배치되어 상기 제1 및 제2 도전막들과 상기 유전막은 커패시터를 형성한다. 상기 센서는 상기 제1 도전막과 전기적으로 연결되는 제1 단자 및 상기 제2 도전막과 전기적으로 연결되는 제2 단자를 더 포함한다.
본 발명의 다른 측면에 있어서, 방법은 회로 소자를 포함하는 기판 상부에 제1 도전막을 형성하는 단계, 상기 제1 도전막 상부에 유전막을 형성하는 단계, 및 상기 유전막 상에 제2 도전막을 형성하여 상기 제1 도전막, 상기 유전막, 및 상기 제2 도전막이 제1 커패시터를 형성하는 단계를 포함한다. 제1 단자는 상기 제1 도전막과 연결되고 제2 단자는 상기 제2 도전막과 연결될 수 있다.
본 발명의 또 다른 측면에 있어서, 집적 회로 장치는 회로 소자를 포함하는 제1 기판, 상기 회로 소자를 상호 연결시키는 적어도 하나의 도전막, 상기 적어도 하나의 도전막을 전기적으로 절연시키는 절연막, 상기 기판과 대체로 평행한 제1 및 제2 도전막들, 상기 제1 및 제2 도전막들 사이에 개재되어 상기 제1 및 제2 도전막들과 함께 제1 온 칩 커패시터를 형성하는 제1 유전막, 및 상기 제1 기판과 연락되는 제2 기판을 포함한다.
본 발명의 또 다른 측면에 있어서, 방법은 회로 소자를 포함하는 제1 기판 상에 제1 도전막을 형성하는 단계, 상기 제1 도전막 상에 제1 유전막을 형성하는 단계, 상기 제1 유전막 상에 제2 도전막을 형성하여 상기 제1 도전막, 상기 제1 유전막, 및 상기 제2 도전막이 제1 온 칩 커패시터를 형성하는 단계, 상기 제1 도전막과 연결되는 제1 단자 및 상기 제2 도전막과 연결되는 제2 단자를 제공하는 단계, 및 상기 제1 기판에 제2 기판을 연결시키는 단계를 포함한다.
본 발명의 특징들 및 기타 이점들은 상세한 설명 및 첨부된 도면들을 참조하여 다양한 실시예들을 상세하게 기술함으로써 더욱 명확하게 이해될 것이다.
도 1a는 본 발명의 일 실시예에 따른 온 칩 커패시터를 갖는 센서를 나타내는 평면도이다.
도 1b는 도 1a의 A-A 라인을 따라 절단한 단면도이다.
도 2a 및 도 2b는 온 칩 커패시터를 갖는 2-와이어 자석 센서를 나타낸다.
도 3은 온 칩 커패시터를 갖는 3-와이어 자석 센서를 나타내는 평면도이다.
도 4는 다중 온 칩 커패시터들을 갖는 센서를 나타내는 개략도이다.
도 5는 일 실시예에 따른 온 칩 커패시터를 갖는 센서를 제조하는 방법을 나타내는 순서도이다.
도 6a는 본 발명의 실시예들에 따른 각기 적어도 하나의 온-칩 커패시터를 갖는 다중 칩들을 구비하는 집적 회로를 나타내는 개략도이다.
도 6b는 도 6a의 단면도이다.
도 6c는 서로 맞물린 온-칩 커패시터들을 나타내는 도면이다.
도 7은 본 발명의 실시예들에 따른 제1 온-칩 커패시터를 갖는 제1 기판 및 제2 온-칩 커패시터를 갖는 제2 기판을 갖는 집적 회로를 나타내는 도면이다.
도 8a는 본 발명의 실시예들에 따른 플립 칩 구성의 다중-칩, 다중 온 칩 커패시터 집적 회로를 나타내는 단면도이다.
도 8b는 도 8a의 평면도이다.
이하, 본 발명의 실시예들을 첨부된 도면을 참조하여 상세하게 설명하지만, 본 발명이 하기의 실시예들에 의해 제한되거나 한정되는 것은 아니다. 또한, 하기 실시예들에 설명되는 모든 조합들(combinations)이 본 발명에 있어서 필수 불가결한 것은 아니다.
도 1a 내지 도 1b는 본 발명의 일 실시예에 따른 온 칩 커패시터(102)를 갖는 자석 센서(100)를 나타낸다. 도시된 실시예에 있어서, 센서(100)는 VCC 단자(104) 및 그라운드 단자(106)를 갖는 2-와이어 홀 이펙트(Hall effect) 타입의 센서이다. 커패시터(102)는, 예를 들면, VCC 단자(104) 및 그라운드 단자(106) 사이에 연결된 디커플링(decoupling) 커패시터로서 제공될 수 있다. 이하에서 더욱 상세히 설명되는 바와 같이, 커패시터(102)는 VCC 캡 단자(108)에 연결될 수 있고, 일 실시예에 있어서, VCC 캡 단자(108)는 VCC 단자(104)와 동일한 포텐셜을 갖는 다. VCC 캡 단자(108) 및 VCC 단자(104)는 와이어 본딩과 같은 적당한 기술을 사용하여 전기적으로 연결될 수 있다. 이러한 배열은 파괴(breakdown) 시험을 허용한다. 다른 실시예들에 있어서, VCC 및 VCC 캡 본드 패드들은 결합하여 하나의 패드를 형성할 수 있다.
제1 금속막(116)은 기판(110) 상에 배치되고, 선택적인 제2 막(110)은 제1 및 제2 절연막들(120, 122) 사이에 개재되고 제1 금속막(116) 상부에 배치된다. 제1 및 제2 금속막들(116, 118)은, 예를 들면, 소자막(112)을 위한 상호 연결 및 라우팅(routing)을 제공한다. 제1 및 제2 절연막들(120, 122)은, 예를 들면, 층간 절연막 및/또는 패시베이션 막들로 제공될 수 있다.
제1 및 제2 도전막들(124, 126)은 유전 물질(128)에 의해 분리되어 상기 기판 상에 온 칩 커패시터(102)를 형성한다. 커패시터(102)는 추가적인 절연막(103)에 의해 커버된다. 일 실시예에 있어서, 커패시터(102)는 제2 절연막(122)에 의해 제2 금속막(118)으로부터 분리되고, 전기적으로 절연된다.
일 실시예에 있어서, 기판(110), 예를 들면, 실리콘은 막들(112, 116, 120, 118, 및/또는 122)에서의 집적 회로(IC)를 포함하고, 당해 기술분야에서 통상의 지식을 가진 자에 잘 알려진 방법으로 상기 막들에서는 회로 소자가 형성된다. 소자막(112)은 자석 센서(100)의 일부를 형성하는 홀 구성요소(114)를 포함할 수 있다. 상기 소자막은 집적 회로를 형성하기 위하여 필요한 다양한 막들을 포함할 수 있으며, 상기 다양한 막들은 주입 또는 도핑 막들, 폴리실리콘, 에피 막들, 산화막, 또는 질화막들을 포함할 수 있으나 이에 한정되지는 않는다.
적층된 특정한 막이 도시되고 설명되지만, 다른 적층 순서들 및 더 많거나 적은 금속 및 다른 막들을 포함한 다른 실시예들도 본 발명의 기술적 사상의 범위 이내에 있음을 이해할 수 있다. 또한, 소정의 애플리케이션의 요청들을 충족시키기 위해 추가적인 도전막들이 더 형성되어 추가적인 커패시터들을 형성할 수 있다.
도 2a에 도시된 바와 같이, 도시된 2-와이어 센서에 대하여, 센서 레지스터(Rsense)는 그라운드 단자(106) 및 그라운드 연결 사이에 연결될 수 있으며, 도 2b에 도시된 바와 같이, 상기 센서 레지스터(Rsense)는 VCC 단자(104) 및 파워 공급기 사이에 연결될 수 있다. 이로 인해, 센서(100)의 측정이 관심이 되는 자석 물체의 위치 변위에 응답하여 전류 변화들의 형태로 출력하는 것이 가능하게 된다. 온 칩 커패시터를 제공함으로써, 상기 센서를 위한 외부 디커플링 커패시터의 요구가 제거될 수 있다.
도 3에 도시된 다른 실시예에 있어서, 3-와이어 자석 센서(200)는 Vout 단자(204)를 갖는 온 칩 커패시터(202)를 포함하여 센서 출력 신호를 제공한다. 도 3의 센서(200)는 도 1a 내지 도 1b의 센서(100)와 유사한 구성요소들을 포함하고, 동일한 구성요소들에 대해서는 동일한 참조부호들을 사용한다.
상기 커패시터를 위한 더 높은 파괴 전압 요구들은 상기 온 칩 커패시터에 의해 제공될 수 있는 커패시턴스의 양을 제한할 수 있음을 이해할 수 있을 것이다. 더 낮은 파괴 전압 요구들은 제공될 수 있는 커패시턴스의 양을 증가시킬 수 있다. 온 칩 커패시터(102)의 특성들을 결정하는 요인들은, 예를 들면, 다이 크기, 금속막 면적, 도전막 면적, 유전 물질, 선택된 파괴 전압, 막 이격, 기하하적 배열 등 을 포함한다.
커패시터(166)를 위한 다양한 유전 물질들은, 실리콘 질화물, 실리콘 산화물(예를 들면, 이산화규소), 탄탈륨 산화물, 세라믹, 유리, 운모, 폴리에스테르(예를 들면, 밀라(Mylar)), 캡톤(KAPTON), 폴리이미드(예를 들면, HD 마이크로시스템즈(HD Microsystems)에 의해 제조된 피랄린(Pyralin)), 벤조사이클로부탄(BCB, 예를 들면, 도우 화학(Dow Chemical)에 의해 제조된 사이클로틴(Cyclotene)), 및 폴리노보넨(예를 들면, 프로메루스(Promerus)에 의해 제조된 아바트렐(Avatrel))을 포함할 수 있으나 이에 한정되지는 않는다. 무기 유전체들은 높은 유전 상수 및 마이크론 이하의 범위의 일정한 박막들(예를 들면, 3,000 내지 5,000 Å의 두께)을 형성할 수 있는 능력에 근거하여 소정의 애플리케이션들에 적합할 수 있다.
이와 같은 유전체들은 층간 절연물, 또는 최종 패시베이션 물질들을 위해 적합한 곳에 사용될 수 있다. 상기 층간 절연물의 경우에 있어서, 평탄화가 용이하고 제2 금속막(118) 및 도전막(124) 사이에서의 사용을 위해 낮은 유전 상수를 갖는 물질을 선택하는 것이 바람직할 수 있다. 이로 인해, 금속막(118) 상의 라인들로부터 예를 들면, 그라운드 평면일 수 있는 도전막(124)으로의 신호들의 원하지 않는 커플링을 감소시킬 수 있게 된다.
상기 센서를 위한 소자막에 제공되는 다양한 물질들은 실리콘, 갈륨비소, 실리콘 온 인슐레이터(SOI), 및 이와 유사한 물질을 포함한다. 또한, 상기 커패시터를 형성하는 상기 금속막과 상기 도전막들은 다양한 물질을 포함할 수 있다. 예를 들면, 금속막 및 도전막 물질들은 구리, 알루미늄, 합금 및/또는 다른 적당한 금속 들을 포함할 수 있다.
일반적으로, 약 2.5mm2 내지 3mm2의 다이 크기를 위하여, 상기 온 칩 커패시터는 400pF의 차수로 제공된다. 예를 들면, 약 5mm2의 더 큰 다이를 위해서, 상기 커패시터는 800pF의 차수로 제공된다. 실시예들에 있어서, 상기 커패시터는 약 1mm2 내지 약 10mm2 크기의 기판을 위해 약 100pF 내지 약 1,500pF의 커패시턴스를 제공한다.
일 실시예에 있어서, 제1 및 제2 도전막들(124, 126)(도 1b 참조)은 2.3mm2의 면적을 갖는다. 상기 유전 물질은 약 3,000Å 내지 약 5,000Å의 두께를 갖는 실리콘 질화물을 포함한다. 이러한 구성은 약 300pF 내지 약 500pF의 커패시턴스를 갖고 적어도 약 50V의 파괴 전압을 제공한다.
약 100pF 내지 약 1,500pF 및 적어도 50V의 파괴 전압의 온 칩 커패시터를 갖는 홀 센서는 안티-로크 브레이크 센서들(ABS), 선형 위치 센서들, 각도 센서들, 변환 센서들, 캠 센서들, 및 크랭크 센서들과 같은 많은 차량 애플리케이션들에 매우 적합하다.
일반적으로, 커패시터(102)를 형성하는 제1 및 제2 도전막들(124, 126)(도 1b 참조)은 상기 다이 면적의 약 30 내지 90 퍼센트를 커버한다. 커패시터(102)는 상기 다이 상부에 형성될 수 있으며, 상기 다이에서는 상술한 바와 같이 상기 다이 및 상기 커패시터의 도전막들에 의해 대체적으로 평행한 평면들 사이에서의 어느 정도의 오버랩이 존재한다.
일 실시예에 있어서, 상기 제1 및 제2 막들은 상기 다이 면적의 약 80 퍼센트를 커버한다. 이러한 커패시터는 400pF의 차수의 커패시턴스를 제공할 것이고, 이러한 점은 상기 다이 상에 상기 회로 소자에 추가적인 EMC 보호를 제공할 수 있게 된다. 일부 장치들에 있어서, 200pF의 차수에서도 EMC 또는 긴-와이어 보호가 충분할 수 있다. 상기 커패시터에 의해 요구되는 면적이 대체적으로 크지 않을 경우에, 전체 다이 면적의 50 퍼센트의 차수일 수 있다. 일반적으로, 상기 커패시터는 소정의 애플리케이션의 요구들을 충족하기 위한 크기를 가질 수 있다.
여기서 사용되는 바와 같이, 상기 다이라는 용어는 기판을 의미하고, 상기 기판은 관련된 회로들 또는 전자 소자들을 갖는 반도체 또는 인슐레이터 상의 반도체막, 예를 들면, SOI 기판들일 수 있다. 상기 다이 상의 회로들은 반도체 소자들, (예를 들면, 다이오드들, 및 트랜지스터들), 및 수동 소자들(예를 들면, 레지스터, 인덕터, 또는 커패시터)을 포함할 수 있다.
도 4에 도시된 바와 같이, 제2 도전막(304)은, 제1 도전막(302)에 제공되어 동일한 포텐셜을 갖는 제1 및 제2 커패시터들(306, 308)로 도시된 바와 같이, 분리되어 다중 커패시터들을 형성할 수 있다. 제1 도전막(302) 역시 분리되어 분리된 커패시터들을 형성할 수 있음은 명백하다 할 것이며, 이러한 애플리케이션에서는 본딩 패드의 추가를 요구할 수 있다. 제1 커패시터(306)는 VCC 캡 단자(108) 및 그라운드(106) 사이에 디커플링 커패시터를 제공한다. 제2 커패시터(308)는 Vout 캡 단자(310) 및 그라운드(106) 사이에 연결된다. Vout 단자(204)는, 와이어-본드를 통해 Vout 캡 단자(310)와 연결될 수 있으며, 예를 들면, 3-와이어 자석 센서를 위한 센서 출력 신호를 제공한다.
제1 및 제2 도전막들(302, 304)의 배분은 소정의 애플리케이션을 위한 커패시턴스 요구들을 달성하기 위해 이루어질 수 있음을 이해할 수 있을 것이다. 또한, 상기 제1 및 제2 도전막들은 분리되어 상기 다이 상부에 실용적인 개수의 커패시터들을 형성할 수 있다. 이러한 다중 커패시터 구조들은 2-와이어 이상, 예를 들면, 파워, 그라운드 및 독립한 출력 핀들을 갖는 3-와이어 부품을 요구하는 애플리케이션에 유용할 수 있다.
도 5는 일 실시예에 따른 온 칩 커패시터를 갖는 센서를 제조하는 단계를 나타내는 순서도이다. 일반적으로, 상기 집적 커패시터의 제조는 집적 소자 공정이 수행된 후에 수행되고, 상기 집적 소자 공정은 베이스 공정이라 불리기도 한다.
단계 400에 있어서, 제1 및 제2 금속막들은 기판 상부에 형성된다. 일 실시예에 있어서, 상기 베이스 공정은 상호 연결 및 라우팅 그리고 최종적인 패시베이션을 위하여 두개의 금속막들을 포함한다. 상기 베이스 공정 상의 상기 최종적인 패시베이션을 변화시키는 것이 바람직할 수 있으며, 일반적으로 산화막 및 질화막을 포함할 수 있다. 상기 제2 금속막 이후에, 단계 402에 있어서 층간 절연 물질이 증착된다. 다시 말하면, 이것은 상기 최종적인 패시베이션이 상기 베이스 공정에서 수행될 장소이다. 상기 층간 절연 물질은 산화물, 질화물, 또는 폴리이미드, 또는 BCB와 같은 유기 유전체일 수 있다. BCB와 같은 물질은 하부 기판을 효과적으로 평탄화시키고 후속하는 커패시터 증착을 위한 평탄한 표면을 허용하는 장점들을 가지 고 있다. 단계 404에 있어서, 상기 층간 절연 물질은 이후에 패터닝되어 하부의 집적 회로의 본드 패드들을 노출시킨다.
단계 406에 있어서, 이어서, 도전막은 상기 웨이퍼 상에 증착되고 패터닝되어 상기 커패시터 전극들 중 하나를 형성한다. 도시된 실시예에 있어서, 상기 하부 커패시터 전극은 상기 그라운드 본딩 패드에 연결되지만, 상기 하부 회로의 다른 부분들과는 연결되지 않는다. 어떤 경우들에 있어서, 상기 집적 회로의 다른 본딩 패드들 상에 상기 하부 커패시터막을 갖는 것이 바람직할 수 있으며, 이러한 패드들은 상기 커패시터 전극에 연결되지는 않는다. 단계 408에 있어서, 상기 커패시터 유전체는 증착되고 패터닝된다. 상기 유전 물질은 실리콘 질화물, 또는 다른 적당한 물질일 수 있다. 단계 410에 있어서, 상기 커패시터의 제2 도전막은 상기 웨이퍼 상에 증착되고 패터닝되어 상기 커패시터의 상부 전극을 형성한다. 상기 커패시터의 상부막은 상기 집적 회로의 상기 Vcc 패드에 연결되거나 상기 상부막 자체가 본딩 패드일 수 있다. 독립한 패드로서 상기 커패시터의 상부막을 갖는 것은 온-칩 커패시터를 갖는 집적 회로의 최종 테스트 동안에 상기 유전체 파괴를 테스트할 수 있게 한다. 단계 412에 있어서, 최종적인 패시베이션막이 상기 커패시터 및 상기 본딩 패드들을 위한 패턴 개구들을 갖는 집적 회로에 제공된다.
도 6a 및 도 6b는 일 실시예에 따른 제1 온-칩 커패시터(504)를 갖는 제1 다이(502) 및 제2 온-칩 커패시터(508)를 갖는 제2 다이(506)를 갖는 집적 회로(500)를 나타낸다. 제1 커패시터(504)는, 소자막(507)의 상부에 배치될 수 있으며, 개재된 유전 물질(514)을 갖는 제1 및 제2 도전막들(510, 512)을 포함할 수 있다. 선택 적인 센서 구성요소(516)는 제1 다이(502)에 형성될 수 있다.
제2 커패시터(508)는 유사하게 제3 및 제4 도전막들(518, 520) 및 절연막(522)을 포함할 수 있다. 제3 도전막(518)은 제2 다이(506)를 위하여 소자막(524)의 상부에 배치될 수 있다.
제1 및 제2 커패시터들(504, 508)은 각각의 선택적인 절연막들(도시되지 않음)에 의해 커버될 수 있다.
상기 제1 및 제2 온 칩 커패시터들은 각각의 기판들의 상부에 도시되었지만, 다른 실시예들에 있어서, 하나 또는 그 이상의 상기 온 칩 커패시터들은 상기 각각의 기판의 하부에 배치될 수 있다. 일반적으로, 상기 온 칩 커패시터들을 형성하는 상기 도전막들은 상기 각각의 기판에 대하여 대체적으로 평행하다. 상기 커패시터들의 기하하적 배열은 변화될 수 있음을 이해할 수 있을 것이다. 예를 들면, 도 6c에 도시된 또 다른 실시예에 있어서, 하나의 도전막, 또는 다중 도전막들은, 가공되어 서로 맞물린(interdigitated) 온-칩 커패시터를 형성할 수 있다. 일 실시예에 있어서, 단일의 도전막은 패터닝되어 서로 맞물린 온-칩 커패시터를 형성할 수 있다. 또 다른 실시예에 있어서, 다중 도전막들은 패터닝되어 하나 또는 그 이상의 서로 맞물린 온-칩 커패시터들을 형성할 수 있다. 상기 유전 물질의 특성들은 상기 커패시터의 임피던스에 대한 상기 커패시터들의 요인들을 형성하도록 사용될 수 있음을 이해할 수 있을 것이다.
다른 실시예들에 있어서, 제1 다이(502)는 다중 온-칩 커패시터들을 가질 수 있음을 이해할 수 있을 것이다. 즉, 제1 및 제2 도전막들(510, 512)은 에칭에 의해 분할되어, 상기 제1 다이를 위한 두 개의 온-칩 커패시터들을 형성할 수 있다. 유사하게, 제3 및 제4 도전막들은 분할되어 상기 제2 다이를 위한 다중 온-칩 커패시터들을 제공할 수 있다. 또한, 상기 다이들 중 하나 또는 모두는 온-칩 커패시터들을 포함할 수 있다. 더욱이, 실시예들은 온-칩 커패시터를 갖는 다이들 중 적어도 하나의 다이를 갖는 두개 이상의 다이들을 구비하도록 설계된다. 다른 실시예들은 다양한 구조들을 갖는 다양한 애플리케이션들을 구비하도록 설계된다. 예를 들면, 자석 센서 구성요소들과 같은 센서들은 하나의 다이, 두개의 다이들, 및/또는 다중 다이들에 구비될 수 있다. 온-칩 커패시터들을 갖는 집적 회로들은 센서들, 시스템 온 칩, 프로세서들, 및 이와 유사한 장치들을 포함하는 광범위하고 다양한 회로 형태들로서 제공될 수 있다.
일 실시예에 있어서, 제1 및 제2 다이들(502, 506)은 실리콘과 같은 동일한 물질로부터 형성된다. 다른 실시예들에 있어서, 상기 제1 및 제2 다이들은 다른 물질들로부터 형성된다. 상기 물질들의 예로서는, 실리콘(Si), 갈륨비소(GaAs), 인듐인(InP), 인듐갈륨비소인(InGaAsP), 실리콘게르마늄(SiGe), 세라믹, 유리 등을 들 수 있다.
도 7은 일 실시예에 따른 온-칩 커패시터들(608, 610)을 각각 구비하는 제1 및 제2 다이들(600)을 갖는 집적 회로(600)를 나타낸다. 제1 다이(604)는 센서 구성요소(612)를 포함한다. 일 실시예에 있어서, 상기 센서 구성요소는 홀 구성요소이다. 제2 다이(606)는 센서 구성요소(612)를 지지하고 상기 센서를 위한 위치 출력 정보와 같은 출력 정보를 제공하는 회로 소자를 포함한다.
집적 회로(600)는 상기 센서를 위한 입력/출력 연결들을 제공하는 리드 핑거들(614a 내지 614d)을 포함한다. 상술한 바와 같이, 와이어 본드들과 같은 연결들은 제2 다이(606) 상에서 리드 핑거들(614) 및 입력/출력 패드들(615) 사이에서 이루어질 수 있다. 연결들/패드들은 그라운드, VCC, 및/또는 신호들을 위해 제공될 수 있다. 도시되지는 않았지만, 패드들은 제1 다이(604) 및 상기 리드 핑거들 간의 연결들을 위해 제공될 수 있다.
또한, 각각의 제1 및 제2 다이 패드들(616, 618)은 제1 및 제2 다이들(604, 618) 간의 전기적 연결들을 가능하게 한다. 실용적인 개수의 다이 패드들이 상기 다이들 사이의 원하는 연결들을 위해 제공될 수 있음을 이해할 수 있을 것이다.
본 발명에 따른 멀티-다이 실시예들은 플립 칩 실시예들과 같은 다양한 구조들을 가질 수 있음을 이해할 수 있을 것이다.
예를 들면, 도 8a 및 도 8b는 다중 온-칩 커패시터들을 갖는 플립-칩 구조를 나타낸다. 집적 회로(700)는 리드프레임(705) 상에 배치된 제1 다이 또는 기판(702)을 포함한다. 제1 온-칩 커패시터(706)는 제1 다이(702)의 일부의 상부에 형성된다. 선택적인 센서 구성요소(707)는 상기 제1 다이에 형성될 수 있다.
제2 기판 또는 다이(708)는 솔더 볼들(710)에 의해 제1 다이(702)의 최상부에 연결된다. 제2 다이(708)는 센서 구성요소(712)를 포함할 수 있다. 제2 온 칩 커패시터(714)는 제2 다이(708) 상에 배치된다.
본딩 와이어들은 본딩 패드들(716)을 상기 리드 프레임 상의 리드 핑거들(도시되지 않음)에 연결시킬 수 있다.
상술한 바와 같이, 제1 및 제2 다이들(702, 708)은 동일한 물질 도는 다른 물질들로 제공될 수 있다. 상기 물질들의 예로서는, 실리콘(Si), 갈륨비소(GaAs), 인듐인(InP), 인듐갈륨비소인(InGaAsP), 실리콘게르마늄(SiGe), 세라믹, 유리 등을 들 수 있다. 더욱이, 상기 제1 및 제2 다이들의 센싱 구성요소들은 동일한 형태의 소자 또는 다른 형태들의 소자들일 수 있다. 예를 들면, 센서 구성요소들은 홀 이펙트, 자기저항(magnetoresistance), 거대 자기저항(giant magnetoresistance, GMR), 이방성 자기저항(anisotropic magnetoresistance, AMR), 및 터널링 자기저항(tunneling magnetoresistance, TMR)을 포함할 수 있다. 각각의 온 칩 커패시터들(706, 714)은, 상술한 바와 같이, 원하는 임피던스를 달성하기 위한 크기를 가질 수 있다.
본 발명은 주로 집적 회로 센서들, 특히 자석 센서들과 연관하여 도시되고 설명되었지만, 본 발명은 일반적으로 커패시터를 제공하는 것이 바람직한 집적 회로들에 적용할 수 있음을 이해할 수 있을 것이다. 또한, 상기 온-칩 커패시터들은 다이 상부에 도시되었지만, 실시예들은 상기 온 칩 커패시터가 상기 다이 하부에 있도록 설계될 수 있다. 즉, 상기 온-칩 커패시터를 형성하는 상기 도전막들은 일반적으로 상기 다이가 놓여지는 평면과 평행하다. 일 실시예에 있어서, 서로 맞물린 전극들 역시 단일의 금속막에 온-칩 커패시터들을 형성하기 위해 사용될 수 있다.
다양한 제조 공정들이 바이폴라, DMOS, bi-CMOS, CMOS를 포함하는 온 칩 커패시터를 갖는 센서를 형성하기 위해 사용될 수 있지만, 이에 한정되지는 않으며, 공정들 및 이러한 공정들과 다른 공정들의 조합들이 사용될 수 있다.
여기서 포함된 실시예들은 홀 이펙트 센서의 사용에 대하여 설명하였지만, 당해 기술분야에서 통상의 지식을 가진 자에게는 다른 형태의 자기장 센서들 역시 홀 구성요소를 대신하거나 이와 결합하여 사용될 수 있음을 이해할 수 있을 것이다. 예를 들면, 상기 소자는 이방성 자기저항(AMR) 센서 및/또는 거대 자기저항(GMR) 센서를 사용할 수 있다. GMR 센서들의 경우에 있어서, 상기 GMR 구성요소는 예를 들면, 선형 스핀 밸브들과 같은 다중 물질 스택들을 포함하는 센서들, 터널링 자기저항(TMR), 또는 초거대 자기저항(colossal magnetoresistance, CMR) 센서를 커버하는 것으로 의도된다. 다른 실시예들에 있어서, 상기 센서는 백 바이어스 마그넷(back bias magnet)을 포함한다.
상기에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (20)

  1. 회로 소자를 포함하는 제1 기판;
    상기 회로 소자를 상호 연결시키는 적어도 하나의 도전막;
    상기 적어도 하나의 도전막을 전기적으로 절연시키는 절연막;
    상기 기판에 평행한 제1 및 제2 도전막들;
    상기 제1 및 제2 도전막들 사이에 배치되어 상기 제1 및 제2 도전막들과 함께 커패시터를 형성하는 유전막; 및
    상기 제1 도전막과 전기적으로 연결되는 제1 단자 및 상기 제2 도전막과 전기적으로 연결되는 제2 단자를 포함하는 장치.
  2. 제 1 항에 있어서, 상기 커패시터는 상기 제1 기판 면적의 적어도 30 퍼센트를 오버랩하는 것을 특징으로 장치.
  3. 제 1 항에 있어서, 상기 커패시터는 약 1mm2 내지 약 10mm2의 크기 범위를 갖는 기판을 위하여 약 100pF 내지 약 1,500pF의 커패시턴스를 제공하는 것을 특징으로 하는 장치.
  4. 제 1 항에 있어서, 상기 제1 및 제2 막들은 분할되어 추가적인 커패시터를 형성하는 것을 특징으로 하는 장치.
  5. 제 1 항에 있어서, 상기 센서는 홀 센서인 것을 특징으로 하는 장치.
  6. 제 5 항에 있어서, 상기 홀 센서는 2-와이어 홀 센서인 것을 특징으로 하는 장치.
  7. 제 1 항에 있어서, 상기 제1 단자는 전압 공급 단자로의 연결을 위한 것임을 특징으로 하는 장치.
  8. 제 7 항에 있어서, 상기 제2 단자는 그라운드 단자로의 연결을 위한 것임을 특징으로 하는 장치.
  9. 제 1 항에 있어서, 상기 센서는 백 바이어스 자석(back bias magnet)인 것을 특징으로 하는 장치.
  10. 제 1 항에 있어서, 상기 제1 기판과 연락되는 제2 기판을 더 포함하는 것을 특징으로 하는 센서.
  11. 제 10 항에 있어서, 상기 제2 기판을 위하여 제2 온-칩 커패시터를 형성하는 제3 및 제4 도전막들과 제2 유전막을 더 포함하는 것을 특징으로 하는 센서.
  12. 제 1 항에 있어서, 상기 제1 기판은 센서 구성요소를 포함하는 것을 특징으로 하는 센서.
  13. 제 12 항에 있어서, 상기 제2 기판은 상기 센서를 위한 회로 소자를 포함하는 것을 특징으로 하는 장치.
  14. 제 12 항에 있어서, 상기 센서 구성요소는 자석 센서를 포함하는 것을 특징으로 하는 장치.
  15. 제 14 항에 있어서, 상기 자석 센서는 홀 구성요소를 포함하는 것을 특징으로 하는 장치.
  16. 제 14 항에 있어서, 상기 자석 센서는 자기저항 구성요소를 포함하는 것을 특징으로 하는 장치.
  17. 제 1 항에 있어서, 상기 제1 및 제2 기판들은 다른 물질들로 이루어지는 것을 특징으로 하는 장치.
  18. 제 17 항에 있어서, 상기 제1 기판은 갈륨비소(GaAs)를 포함하는 것을 특징으로 하는 장치.
  19. 제 1 항에 있어서, 상기 제1 및 제2 막들은 분할되어 추가적인 커패시터를 형성하는 것을 특징으로 하는 장치.
  20. 제 1 항에 있어서, 상기 제1 온-칩 커패시터의 상기 제1 및 제2 막들은 서로 맞물리는 것을 특징으로 하는 장치.
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