JP5348565B2 - 誘電体薄膜キャパシタの製造方法、及び誘電体薄膜キャパシタ - Google Patents

誘電体薄膜キャパシタの製造方法、及び誘電体薄膜キャパシタ Download PDF

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Description

本発明は、誘電体薄膜キャパシタの製造方法、及び誘電体薄膜キャパシタに関し、より詳しくは導電性基板の主面の両側に外部電極が形成された誘電体薄膜キャパシタの製造方法、及びこの製造方法を使用して作製された誘電体薄膜キャパシタに関する。
従来より、この種の誘電体薄膜キャパシタは、チタン酸バリウム等のペロブスカイト構造を有する酸化物がキャパシタの誘電体部分に多く用いられている。
例えば、特許文献1には、図12に示すように、低抵抗のシリコン基板101の一方の面には導電性被膜102をオーミックコンタクトし、他方の面にはチタン酸系の絶縁物とほぼ等しい格子定数をもつ第1の金属電極103を該第1の金属電極103と前記シリコン基板101とが共晶するのを防ぐ所定パターンの共晶防止膜104を介在してかつ該第1の金属電極103の一部が前記シリコン基板101に接続するように被着形成し、該第1の金属電極103上にチタン酸系の絶縁膜105を被着形成し、さらに該絶縁膜105上に第2の金属電極106を被着形成した薄膜コンデンサ(誘電体薄膜キャパシタ)が提案されている。
第1の金属電極103及び第2の金属電極106は、いずれもCr層103a、106a、Pt層103b、106b及びAu層103c、106cの三層構造からなり、絶縁膜105がキャパシタの誘電体部分に相当する。
この特許文献1では、第1の金属電極103は、そのパターンを共晶防止膜104より大きく形成して、シリコン基板101と接触する構造となっており、絶縁層105を500〜600℃でスパッタリングする際に、第1の金属電極103とシリコン基板101とが共晶してオーミックコンタクトしている。
特開昭56−83917号公報
ところで、この種の誘電体薄膜キャパシタでは、通常、スパッタ法やCVD法等により薄膜を堆積させた後、熱処理により誘電体薄膜の結晶性を向上させ、これにより誘電特性の向上を図っている。
しかしながら、特許文献1に示すようなシリコン基板101の下面に導電性被膜102を形成した薄膜コンデンサのように、シリコン基板101の両側に電極を形成する場合、熱処理を行うと共晶部分及びシリコンが酸化されるため、第1の金属電極103とシリコン基板101との間の接触抵抗が大きくなり、キャパシタの等価直列抵抗(以下、「ESR」という。)が増大するおそれがある。
一方、接触抵抗を小さくするためには第1の金属電極103の膜厚を厚くすることが考えられるが、この場合は第1の金属電極103の表面が粗くなり、その結果、キャパシタ特性の劣化を招くおそれがある。
本発明はこのような事情に鑑みなされたものであって、熱処理を行っても信頼性を損なうことなく、ESRの増加を抑制できる誘電体薄膜キャパシタの製造方法、及び誘電体薄膜キャパシタを提供することを目的とする。
上記目的を達成するために本発明に係る誘電体薄膜キャパシタの製造方法は、導電性基板の一方の主面側に少なくとも一つの第1の外部電極を形成し、前記導電性基板の他方の主面側に第2の外部電極を形成した誘電体薄膜キャパシタの製造方法であって、誘電体層の上下両面に電極層が形成された少なくとも一つ以上の容量発生部を有するキャパシタ部を前記導電性基板の前記一方の主面上に形成するキャパシタ部形成工程と、前記キャパシタ部を絶縁層で被覆する絶縁層形成工程と、前記電極層のうちの一方の極となるべき電極層と前記導電性基板とを電気的に接続する基板配線を形成する配線形成工程とを有すると共に、前記絶縁層形成工程が、前記キャパシタ部を被覆するようにスパッタ法により無機絶縁層を形成する無機絶縁層形成工程を含み、さらに、前記キャパシタ形成工程と前記配線形成工程との間であって、前記無機絶縁層形成工程の前に、前記キャパシタ部を酸素含有雰囲気中で熱処理する熱処理工程を含んでいることを特徴としている。
また、本発明の誘電体薄膜キャパシタの製造方法は、記基板配線の少なくとも一部を前記絶縁層上に形成することを特徴としている。
また、本発明の誘電体薄膜キャパシタの製造方法は、前記キャパシタ部と電気的に接続された薄膜抵抗を形成する薄膜抵抗形成工程を前記熱処理工程と前記配線形成工程との間に有していることを特徴としている。
さらに、本発明の誘電体薄膜キャパシタの製造方法は、前記薄膜抵抗形成工程が、前記薄膜抵抗を平坦状に形成することを特徴としている。
また、本発明に係る薄膜キャパシタは、導電性基板の一方の主面側に少なくとも一つの第1の外部電極が形成されると共に、前記導電性基板の他方の主面側に第2の外部電極が形成された誘電体薄膜キャパシタであって、誘電体層の上下両面に電極層を有する少なくとも一つ以上の容量発生部を備えたキャパシタ部が、前記導電性基板の前記一方の主面上に形成されると共に、前記電極層のうちの一方の極となるべき電極層が、基板配線及び前記導電性基板を介して前記第2の外部電極と電気的に接続され、かつ、他方の極となるべき電極層が、前記第1の外部電極と電気的に接続され、前記キャパシタ部は、無機絶縁層を含む絶縁層で被覆されると共に、前記無機絶縁層の形成前に酸素含有雰囲気中で熱処理されてなり、少なくとも前記基板配線は、前記熱処理後に形成されることを特徴としている。
また、本発明の誘電体薄膜キャパシタは、記基板配線の少なくも一部が前記絶縁層上に形成されていることを特徴としている。
さらに、本発明の誘電体薄膜キャパシタは、薄膜抵抗が、前記他方の極となるべき電極層と電気的に接続されるように形成されていることを特徴としている。
また、本発明の誘電体薄膜キャパシタは、前記薄膜抵抗は、キャパシタ部上に形成されていることを特徴としている。
また、本発明の誘電体薄膜キャパシタは、薄膜抵抗が、平坦状に形成されていることを特徴としている。
上記誘電体薄膜キャパシタの製造方法、及び薄膜キャパシタによれば、キャパシタ部を熱処理した後に基板配線を形成するため、基板配線が熱処理雰囲気に晒されて酸化されることもない。したがって熱処理を行ってもキャパシタ部の信頼性を損なうことがなく、ESRの増加を抑制することができる。しかも、誘電体層の結晶性を向上させるための熱処理を、無機絶縁層を形成する前に酸素含有雰囲気で行うので、誘電特性が向上するのみならず、高温時電圧負荷にも耐えることができ、良好な信頼性を確保することができる。
また、一方の極となるべき電極層と導電性基板とを直接に電気的接続させるのではなく、基板配線を介して電気的接続させているので、基板配線を十分に厚くしたり、基板配線にAuやCu等の低抵抗の導電性材料を使用することが可能であり、前記一方の極となるべき電極層から第2の外部電極までの間の抵抗を十分に低減することが可能である。すなわち、配線の材質や形状の選定、長さの調整の自由度の大きい高容量、高信頼性・低ESRの誘電体薄膜キャパシタを得ることができる。
また、基板配線を形成する前にキャパシタ部を絶縁層で被覆するので、配線形成時のエッチングによるキャパシタ特性の劣化を防ぐことができる。
また、キャパシタ構造に薄膜抵抗を付加するので、抵抗機能を備えた高容量、高信頼性、低ESRの誘電体薄膜キャパシタを得ることができる。
また、薄膜抵抗をキャパシタ部上に形成するので、薄膜抵抗を備えている場合であっても素子の大型化を極力回避することができる。
また、薄膜抵抗を平坦状に形成するので、薄膜抵抗の抵抗値にバラツキが生じるのを抑制することができる。
本発明の製造方法で製造された誘電体薄膜キャパシタの一実施の形態(第1の実施の形態)を示す断面図である。 本発明に係る誘電体薄膜キャパシタの製造方法の一実施の形態を示す製造工程の断面図(1/3)である。 本発明に係る誘電体薄膜キャパシタの製造方法の一実施の形態を示す製造工程の断面図(2/3)である。 本発明に係る誘電体薄膜キャパシタの製造方法の一実施の形態を示す製造工程の断面図(3/3)である。 本発明の第2の実施の形態を示す断面図である。 本発明の第3の実施の形態を示す断面図である。 本発明の第4の実施の形態を示す断面図である。 第4の実施の形態の製造工程の要部を示す断面図(1/2)である。 第4の実施の形態の製造工程の要部を示す断面図(2/2)である。 本発明の第5の実施の形態を示す断面図である。 本発明の第6の実施の形態を示す断面図である。 特許文献1に記載された従来例の断面図である。
次に、本発明の実施の形態を添付図面に基づき詳説する。
図1は本発明の製造方法により製造された誘電体薄膜キャパシタの一実施の形態(第1の実施の形態)を示す断面図である。
すなわち、この誘電体薄膜キャパシタは、Si等の半導体で形成された導電性基板1の一方の主面にSiO等からなる拡散防止層2が形成されると共に、該拡散防止層2の表面には密着層3が形成され、さらに、該密着層3の表面にはキャパシタ部4が形成されている。前記拡散防止層2は、導電性基板1に含有される元素がキャパシタ部4に拡散するのを防止する機能を有する。
キャパシタ部4は、密着層3上に形成された第1の電極層5と、該第1の電極層5上に形成された誘電体層6と、該誘電体層6上に形成された第2の電極層7とから構成されている。
誘電体層6は、例えば(Ba,Sr)TiO(以下、「BST」という。)、BaTiO,SrTiOなどの他、Pb(Zr,Ti)O系、SrBiTi15等のビスマス層状化合物を用いることができる。
また、第1及び第2の電極層5、7は、後述するように、キャパシタ部4が好ましくは酸素含有雰囲気で熱処理されてなることから、Pt、Au、Ru等の熱処理に対して耐酸化性を有する材料が好んで使用される。尚、密着層3は、誘電体層6と同一組成系の材料、又は同一組成の材料を使用することができる。
キャパシタ部4は、全体が絶縁層8で被覆されている。この絶縁層8は、無機絶縁層9と有機絶縁層10とからなる。無機絶縁層9は外部からの水分がキャパシタ部4に浸入するのを防止する機能を有し、例えばSiNやSiOで形成される。尚、無機絶縁層9としてSiNを使用する場合は、SiとNのモル比が3:4の化学量論組成であるSiの他、必要に応じ化学量論組成から偏移した化合物を使用することができる。
また、有機絶縁層10は、ポリイミド樹脂やエポキシ樹脂で形成され、後述する電極配線や基板配線からの機械的応力を吸収する。
第1の電極層5は基板配線11に接続されると共に、第2の電極層7は電極配線12に接続されている。
基板配線11は、具体的には、第1の電極層5の上面から絶縁層8(無機絶縁層9及び有機絶縁層1)を貫通し、有機絶縁層10上から絶縁層8の側面に架けて連設され、導電性基板1上にオーミック接触された第1の接続電極14に電気的に接続されている。
また、電極配線12は、第2の電極層7の上面から絶縁層8(無機絶縁層9及び有機絶縁層1)を貫通し、かつ有機絶縁層10上に配されるように形成されている。
そして、前記電極配線12の上面には上部外部電極(第1の外部電極)15が形成され、第2の電極層7は電極配線12を介して上部外部電極15と電気的に接続されている。
また、導電性基板1の上面側は、上部外部電極15を除く部分は、保護樹脂18で被覆されている。
さらに、導電性基板1の他方の主面上には第2の接続電極16が形成され、該第2の接続電極16上には下部外部電極(第2の外部電極)17が形成されている。
尚、第1及び第2の接続電極14、16は、導電性基板1とオーミック接触させてESRを下げる必要があることから、Auで形成するのが好ましい。
また、上部外部電極15及び下部外部電極17は複層構造が好ましく、例えばAu/Cu、Au/Ni、Sn/Cuを使用することができる。
このように本誘電体薄膜キャパシタは、下部外部電極17が、第2の接続電極16、導電性基板1、第1の接続電極14、基板配線11を介して第1の電極層5と電気的に接続され、上部外部電極15は、電極配線12を介して第2の電極層7と電気的に接続されている。そして、上部外部電極15と下部外部電極17との間に電圧が印加されると、キャパシタ部4はキャパシタとしての機能を発揮する。
次に、誘電体薄膜キャパシタの製造方法を詳述する。
まず、図2(a)に示すように、例えば、厚さが525μmのp型導電性Si基板等からなる導電性基板1を用意する。
次いで、図2(b)に示すように、拡散防止層2及び密着層3を順次成膜する。
すなわち、例えば、熱酸化法により膜厚700nmのSiO等からなる拡散防止層2を成膜する。
次いで、化学溶液堆積(Chemical Solution Deposition;以下「CSD」という。)法等により拡散防止層2上に、例えば膜厚100nmの密着層3を形成する。密着層3としては、BST、SrTiO、BaTiOや、Pb(Zr,Ti)O等のペロブスカイト化合物、SrBiTi15等のビスマス層状化合物等を使用することができるが、例えば、BSTで密着層3を形成する場合は、以下のようにして作製することができる。
すなわち、まず、Ba、Sr、Tiが、モル比で例えばBa:Sr:Ti=7:3:10に配合された成膜原料溶液を用意する。次いで、この成膜原料溶液を拡散防止層2上に塗布し、300〜400℃のホットプレ−ト上で乾燥させ、650℃の温度で30分間、高速昇温熱処理を行って結晶化させ、これにより密着層3を形成する。
次に、図2(c)に示すように、第1の電極層5、誘電体層6、及び第2の電極層7を順次成膜する。
すなわち、例えば、RFマグネトロンスパッタ法等により膜厚200nmのPtからなる第1の電極層5を形成し、次いで、密着層3と同様、CSD法等によりBST等からなる膜厚100nmの誘電体層6を形成し、その後、第1の電極層5と同様、RFマグネトロンスパッタ法等により膜厚200nmのPtからなる第2の電極層6を形成する。
次に、図2(d)に示すように、上記密着層3、第1の電極層5、誘電体層6、及び第2の電極層7を、周知のフォトリソグラフィー技術及びアルゴンイオンミリング法等を使用して所定パターンにエッチングし、キャパシタ部4を形成する。すなわち、フォトレジストを塗布してプリベークした後、フォトマスクを介して紫外光をフォトレジストに照射し、露光、現像、ポストベークを行なってフォトマスクパターンをレジストパターンに転写する。次いで、アルゴンイオンミリング法によりアルゴンイオンをエッチング面に衝突させて第2の電極層7、誘電体層6、第1の電極層5、及び密着層3の所定領域をエッチングし、これによりキャパシタ部4を作製する。
次いで、キャパシタ部4を熱処理し、誘電体層6の誘電特性を向上させる。この熱処理は、誘電体層6の結晶性を向上させるために行うものであり、例えば850℃の温度で30分間熱処理を行う。また、誘電体層6に酸素欠陥が多いと、高温時の電圧負荷に耐えられず、信頼性が低下するおそれがあることから、酸素含有雰囲気中で熱処理を行うのが好ましい。
次に、図3(e)に示すように、キャパシタ部4の全体を覆うように、無機絶縁層9及び有機絶縁層10からなる絶縁層8を形成する。すなわち、例えば、スパッタ法により厚さ500nmのSiN等からなる無機絶縁層9を成膜する。次いで、感光性ポリイミドを前記無機絶縁層9の上面を覆うように塗布し、その後、125℃の温度で5分間加熱し、露光、現像処理を行った後、350℃で1時間程度加熱し、例えば膜厚が5000nmの所定パターンの有機絶縁層10を形成する。
次に、図3(f)に示すように、感光性ポリイミドからなる有機絶縁層10をマスクとし、反応性イオンエッチング法により無機絶縁層9を加工して孔19、20を形成し、第1及び第2の電極層5、7の一部を表面露出させる。
次に、所定のレジストパターンを形成した後、バッファードフッ酸で拡散防止層2の一部を溶解除去し、導電性基板1の一部を表面露出させる。
その後、真空蒸着法により導電性基板1の表面露出部分に例えば膜厚300nmのAuを蒸着させ、リフトオフ法によりフォトレジストを除去し、図3(g)に示すように、第1の接続電極14を形成する。
次に、図4(h)に示すように、孔20の内面から有機絶縁層10の上面及び側面さらには第1の接続電極14上に架けて基板配線11を形成し、孔19の内面から有機絶縁層10の上面に架けて電極配線12を形成する。そしてこの後電極配線12の上部に、上部外部電極15を形成する。
これら基板配線11、電極配線12、及び上部外部電極15は、具体的には以下のようにして作製される。
すなわち、まず、スパッタ法により膜厚100nmからなるTi層を表面に成膜し、該Ti層上に膜厚500nmからなるCu層を成膜する。次に、Cu層上に開口部を有するように、該Cu層上にフォトレジストを塗布して所定のレジストパターンを形成し、次いで、電解めっきを行って前記開口部に膜厚2000nmのNi層及び膜厚1000nmのAu層を順次形成する。そして、前記フォトレジストを除去してAu層及びNi層からなる二層構造の上部外部電極15を形成する。
次に、再び、電極配線12となるべき部位と基板配線11となるべき部位とが離間するように、Cu層上にフォトレジストを塗布して所定のレジストパターンを形成し、次いで、ウェットエッチングによりCu層及びTi層をエッチングする。そしてその後、フォトレジストを除去し、Cu層及びTi層からなる二層構造の電極配線12及び基板配線11を形成する。
次いで、図4(i)に示すように、導電性基板1上の上部外部電極15を除く部分を保護樹脂層18で被覆する。
すなわち、感光性ポリイミド等の感光性樹脂を上面に塗布し、その後、125℃の温度で5分間加熱し、露光、現像処理を行った後、350℃で1時間程度加熱し、例えば膜厚が5000nmの所定パターンの保護樹脂層18を形成する。
次に、図4(j)に示すように、導電性基板1の他方の主面上に第2の接続電極16を形成し、第2の接続電極16上に下部外部電極17を形成する。
すなわち、まず、導電性基板1の裏面を所定厚みとなるように研削し、バッファードフッ酸で処理し、真空蒸着法により膜厚300nmのAuからなる第2の接続電極16を形成する。次に、電解めっきを行なって膜厚2000nmのNi層及び膜厚1000nmのAu層を順次成膜し、これにより二層構造の下部外部電極17を形成する。
最後に、より確実なオーミック接触を得るために350℃の温度で熱処理を行い、下部外部電極17と導電性基板1との界面を安定化させ、これにより誘電体薄膜キャパシタが得られる。
このように本第1の実施の形態では、キャパシタ部4を熱処理した後に基板配線11を形成するため、基板配線11が熱処理雰囲気に晒されて酸化されることもない。したがって熱処理を行ってもキャパシタ部4の信頼性を損なうこともなく、ESRの増加を抑制することができる。
また、第2の電極層7と導電性基板1とを直接に電気的接続させるのではなく、基板配線11を介して電気的接続させているので、基板配線11を十分に厚くしたり、基板配線11にAuやCu等の低抵抗の導電性材料を使用することが可能であり、前記第2の電極層7から第2の外部電極17までの間の抵抗を十分に低減することが可能である。すなわち、配線の材質や形状の選定、長さの調整の自由度の大きい高容量、高信頼性・低ESRの誘電体薄膜キャパシタを得ることができる。
また、基板配線11を形成する前にキャパシタ部4を絶縁層8で被覆しているので、配線形成時のエッチングによるキャパシタ特性の劣化を防ぐことができる。
図5は、本発明の第2の実施の形態を示す誘電体薄膜キャパシタの断面図であって、該第2の実施の形態は、導電性基板1の一方の主面側に2個のキャパシタ部21a、21bが形成され、かつ各キャパシタ部21a、21bは電極層と誘電体操とが交互に積層され、複数の容量発生部を有している。
すなわち、導電性基板1上に形成された拡散防止層2上には、無機絶縁層22を挟んで2個の密着層23a、23bが形成されている。そして、それぞれの密着層23a、23b上には第1の電極層24a、24b、第1の誘電体層25a、25b、第2の電極層26a、26b、第2の誘電体層27a、27b、第3の電極層28a、28b、第3の誘電体層29a、29b、及び第4の電極層30a、30bが順次積層されてキャパシタ部21a、21bを形成している。そして、キャパシタ部21a、21bの最上層の第4の電極層30a、30bの表面に、第4の誘電体層31a、31bが形成されている。また、無機絶縁層22は有機絶縁層32で被覆されている。
また、基板配線33a、33b及び電極配線35a、35bは、第1の実施の形態と略同様の形状を有するように形成され、基板配線33a、33bは、導電性基板1にオーミック接触された第1の接続電極34a、34bに電気的に接続されている。
そして、第1の電極層24a、24bは、基板配線33a、33b、第1の接続電極34a、34b、導電性基板1、及び第2の接続電極16を介して下部外部電極17に電気的に接続されると共に、第4の電極層30a、30bは、電極配線35a、35bを介して上部外部電極36a、36bに電気的に接続されている。また、本誘電体薄膜キャパシタは、導電性基板1のキャパシタ部21a、21b側は、上部外部電極36a、36bを除く全体が保護樹脂層37で被覆されている。
そして、本第2の実施の形態においても、基板配線33a、33bを形成する前に、キャパシタ部21a、21bの熱処理が行なわれ、これによりキャパシタ部の信頼性を損なうことなく、ESRの増加を抑制している。
しかも、本第2の実施の形態では、キャパシタ部21a、21bが複数の容量発生部を有しているので、耐電圧を向上させた薄膜キャパシタを得ることができる。また、第4の誘電体層31a、31bをキャパシタ部21a、21b上に形成しているので、無機絶縁層22の成膜時のキャパシタの劣化を防ぐことができ、リーク電流を抑制することが可能となる。
図6は、本発明の第3の実施の形態を示す誘電体薄膜キャパシタの断面図であって、本第3の実施の形態では、導電性基板1上に形成された拡散防止層2上に密着層23、第1の電極層24、及び第1の誘電体層25が順次形成され、この第1の誘電体層25上に電極層と誘電体層とが交互に積層されてキャパシタ部を形成している。
すなわち、前記第1の誘電体層25上に無機絶縁層22を介して第2の電極層26a、26b、第2の誘電体層27a、27b、第3の電極層28a、28b、第3の誘電体層29a、29b、及び第4の電極層30a、30bが順次積層され、これら第1〜第4の誘電体層25、27a、27b、29a、29b及び第1の電極層24、26a、26b、28a、28b、30a、30bでキャパシタ部を形成している。
そして、本第3の実施の形態においても、基板配線33a、33bを形成する前に、キャパシタ部の熱処理が行なわれ、これによりキャパシタ部の信頼性を損なうことなく、ESRの増加を抑制している。
しかも、本第3の実施の形態においても、第2の実施の形態と同様、複数の容量発生部を有するキャパシタ部を備えているので、耐電圧を向上させた薄膜キャパシタを形成することができる。また、第4の誘電体層31a、31bをキャパシタ部上に形成しているので、無機絶縁層22成膜時のキャパシタ劣化を防ぐことができ、リーク電流を抑制することが可能となる。
そして、これら第2及び第3の実施の形態においても、誘電体層や電極層の積層数、及び誘電体層、電極層、電極配線、基板配線の形成パターンを適宜調整する以外は、第1の実施の形態と同様に製造することができる。
図7は本発明の第4の実施の形態を示す誘電体薄膜キャパシタの断面図であって、本第4の実施の形態では、有機絶縁層10上に平坦状に薄膜抵抗42が形成されると共に、第2の電極層7は電極配線12を介して薄膜抵抗42と電気的に接続されている。さらに、電極配線12は上部外部電極を兼ねると共に、薄膜抵抗42は、別の上部外部電極41と電気的に接続されている。
すなわち、この第4の実施の形態は、第1の実施の形態と同様、導電性基板1の一方の主面にはSiO等からなる拡散防止層2が形成されると共に、該拡散防止層2の表面には密着層3が形成され、さらに、該密着層3の表面には第1の電極層5、誘電体層6及び第2の電極層7からなるキャパシタ部4が形成されている。
また、キャパシタ部4は、第1の実施の形態と同様、無機絶縁層9と有機絶縁層10とからなる絶縁層8で被覆されている。
また、基板配線11及び電極配線12も、第1の実施の形態と略同様の形状に形成され、第1の電極層5は基板配線11に接続されると共に、第2の電極層7は電極配線12に接続されている。ただし、この第4の実施の形態では、電極配線12は、上述したように上部外部電極を兼ねている。
そして、有機絶縁層10の表面には、別の上部外部電極41が形成され、この上部外部電極41と電極配線12とが薄膜抵抗42を介して電気的に接続されている。
そして、導電性基板1は、電極配線12及び上部外部電極41の部分を除き、全体が保護樹脂層43で被覆されている。
次に、上記第4の実施の形態の製造方法を、図8及び図9に基づき詳述する。
まず、第1の実施の形態と同様、導電性基板1上に拡散防止層2、密着層3、第1の電極層5、誘電体層6、及び第2の電極層6を順次形成し、周知のフォトリソグラフィー技術及びアルゴンイオンミリング法等を使用して所定パターンにエッチングし、キャパシタ部4を形成する。そして、誘電体層6の誘電特性を向上させるためにキャパシタ部4を酸素含有雰囲気中で熱処理する。次いで、キャパシタ部4を被覆するように無機絶縁層9、有機絶縁層10からなる絶縁層8を形成し、反応性イオンエッチング法により無機絶縁層9を加工する。そして、図8(a)に示すように、孔19、20を形成し、第1及び第2の電極層5、7の一部を表面露出させる。
次に、図8(b)に示すように、スパッタ法により膜厚40〜60nmのTaNやNi−Cr合金からなる薄膜層を成膜する。次に、フォトレジストを塗布して所定のレジストパターンを形成した後、反応性イオンエッチングにより所定領域をエッチング除去し、薄膜抵抗42を形成し、その後、フォトレジストを溶解除去する。
次いで、再び、フォトレジストを塗布して所定のレジストパターンを形成した後、バッファードフッ酸で拡散防止層2の一部を溶解除去し、導電性基板1の一部を表面露出させる。
その後、真空蒸着法により導電性基板1の表面露出部分に例えば膜厚300nmのAuを成膜させた後、リフトオフ法によりフォトレジストを除去し、図8(c)に示すように、第1の接続電極14を形成する。
次に、スパッタ法により膜厚100nmのTi層及び膜厚500nmのAu層を成膜し、次いで、フォトレジストを塗布してレジストパターンを形成し、ウェットエッチングによりAu層及びTi層を加工し、フォトレジストを除去し、これにより、図9(d)に示すように、基板配線11、電極配線12及び上部外部電極41を形成する。その後、空気中、370℃で30分間熱処理し、薄膜抵抗42を酸化させ、安定化処理を行なう。
その後、第1の実施の形態と同様の方法・手順により、図9(e)に示すように、上部外部電極41及び電極配線12を除く全体を覆うように保護樹脂層43で被覆する。
次に、第1の実施の形態と同様の方法・手順で、図9(f)に示すように、導電性基板1の他方の主面上に第2の接続電極16を形成し、第2の接続電極16上に下部外部電極17を形成する。
このように本第4の実施の形態では、第1の実施の形態の作用効果に加え、薄膜抵抗42を付加することにより、抵抗機能を複合させた高容量・高信頼性・低ESRの薄膜キャパシタを実現することが可能となる。
また、薄膜抵抗をキャパシタ部4上に形成しているので、素子の大型化を招くのを極力回避できる。
また、薄膜抵抗42を平坦状に形成しているので、抵抗値にバラツキが生じるのを抑制することができる。
図10は、第5の実施の形態を示す誘電体薄膜キャパシタの断面図である。
すなわち、この第5の実施の形態では、拡散防止層2上に薄膜抵抗46を形成し、電極配線47と上部外部電極45とが拡散防止層2の面上で前記薄膜抵抗46と電気的に接続されている。
この第5の実施の形態のように拡散防止層2上に薄膜抵抗46を形成した場合であっても、第1の実施の形態の作用効果に加え、薄膜抵抗46を付加することにより、抵抗機能を複合させた高容量・高信頼性・低ESRの薄膜キャパシタを実現することが可能となる。
また、第4の実施の形態と同様、薄膜抵抗46を平坦状に形成しているので、抵抗値にバラツキが生じるのを抑制することができる。
図11は第6の実施の形態を示す誘電体薄膜キャパシタの断面図である。
本第6の実施の形態は、キャパシタ部が第3の実施の形態と略同様の構造を有している。
すなわち、導電性基板1上に形成された拡散防止層2上に密着層48、第1の電極層49、及び第1の誘電体層50が順次形成され、この第1の誘電体層50上に電極層と誘電体層とが交互に積層されてキャパシタ部を形成している。
すなわち、前記第1の誘電体層50上に、無機絶縁層51を挟んで第2の電極層52a、52b、第2の誘電体層53a、53b、第3の電極層54a、54b、第3の誘電体層55a、55b、及び第4の電極層56a、56b、第4の誘電体層57a、57b、及び第5の電極層58a、58bが順次積層され、これら第1〜第4の誘電体層50、53a、53b、55a、55b、57a、57b及び第1〜第5の電極層49、52a、52b、54a、54b、56a、56b、58a、58bでキャパシタ部を形成している。そして、第5の電極層58a、58b上に第5の誘電体層59a、59bが形成され、無機絶縁層51は上面が有機絶縁層60で被覆されている。
そして、基板配線61及び電極配線62、63は第4の実施の形態と略同様の形状とされ、第1の電極層49が基板配線11を介して第1の接続電極14に接続されると共に、第5の電極層58a、58bが上部外部電極を兼ねる電極配線63、62とそれぞれ電気的に接続されている。
そして、有機絶縁層60上に薄膜抵抗64が形成され、該薄膜抵抗64には電極配線63及び上部外部電極65が電気的に接続され、これにより第5の電極層58は電極配線63及び薄膜抵抗64を介して上部外部電極65と電気的に接続されている。
このように本第6の実施の形態においても、第1の実施の形態の作用効果に加え、薄膜抵抗64を付加することにより、抵抗機能を複合させた高容量・高信頼性・低ESRの薄膜キャパシタを実現することが可能となる。
また、薄膜抵抗64をキャパシタ部上に形成しているので、素子の大型化を招くのを極力回避できる。
また、薄膜抵抗64を平坦状に形成しているので、抵抗値にバラツキが生じるのを抑制することができる。
尚、本発明は上記実施の形態に限定されるものではない。本発明は上述のように種々の変形例が可能であるが、上記各実施の形態で述べた成膜方法・成膜条件や膜厚等は例示であり、これらの方法・条件・膜厚に限定されるものではない。また、複数個分をまとめて製造する場合には、ダイシング等により個別に分割すればよいのはいうまでもない。
導電性基板の両側に外部電極を有する誘電体薄膜キャパシタであっても、キャパシタとしての信頼性を損なうことなく、ESRの増加を抑制できる。
1 導電性基板
4、21a、21b キャパシタ部
5、7 電極層
6 誘電体層
8 絶縁層
11、33、61 基板配線
12、47、62、63 電極配線、
15、41、45 上部外部電極(第1の外部電極)
17 下部外部電極(第2の外部電極)
24、26、28、30 電極層
25、27、29 誘電体層
42、46、64 薄膜抵抗
49、52、54、56、58 電極層
50、53、55、57、59 誘電体層

Claims (9)

  1. 導電性基板の一方の主面側に少なくとも一つの第1の外部電極を形成し、前記導電性基板の他方の主面側に第2の外部電極を形成した誘電体薄膜キャパシタの製造方法であって、
    誘電体層の上下両面に電極層が形成された少なくとも一つ以上の容量発生部を有するキャパシタ部を前記導電性基板の前記一方の主面上に形成するキャパシタ部形成工程と、
    前記キャパシタ部を絶縁層で被覆する絶縁層形成工程と、
    前記電極層のうちの一方の極となるべき電極層と前記導電性基板とを電気的に接続する基板配線を形成する配線形成工程とを有すると共に、
    前記絶縁層形成工程が、前記キャパシタ部を被覆するようにスパッタ法により無機絶縁層を形成する無機絶縁層形成工程を含み、
    さらに、前記キャパシタ形成工程と前記配線形成工程との間であって、前記無機絶縁層形成工程の前に、前記キャパシタ部を酸素含有雰囲気中で熱処理する熱処理工程を含んでいることを特徴とする誘電体薄膜キャパシタの製造方法。
  2. 記基板配線の少なくとも一部を前記絶縁層上に形成することを特徴とする請求項1記載の誘電体薄膜キャパシタの製造方法。
  3. 前記キャパシタ部と電気的に接続された薄膜抵抗を形成する薄膜抵抗形成工程を前記熱処理工程と前記配線形成工程との間に有していることを特徴とする請求項1記載又は請求項2記載の誘電体薄膜キャパシタの製造方法。
  4. 前記薄膜抵抗形成工程は、前記薄膜抵抗を平坦状に形成することを特徴とする請求項3記載の誘電体薄膜キャパシタの製造方法。
  5. 導電性基板の一方の主面側に少なくとも一つの第1の外部電極が形成されると共に、前記導電性基板の他方の主面側に第2の外部電極が形成された誘電体薄膜キャパシタであって、
    誘電体層の上下両面に電極層を有する少なくとも一つ以上の容量発生部を備えたキャパシタ部が、前記導電性基板の前記一方の主面上に形成されると共に、
    前記電極層のうちの一方の極となるべき電極層が、基板配線及び前記導電性基板を介して前記第2の外部電極と電気的に接続され、かつ、他方の極となるべき電極層が、前記第1の外部電極と電気的に接続され、
    前記キャパシタ部は、無機絶縁層を含む絶縁層で被覆されると共に、前記無機絶縁層の形成前に酸素含有雰囲気中で熱処理されてなり、
    少なくとも前記基板配線は、前記熱処理後に形成されることを特徴とする誘電体薄膜キャパシタ。
  6. 記基板配線の少なくも一部が前記絶縁層上に形成されていることを特徴とする請求項5記載の誘電体薄膜キャパシタ。
  7. 薄膜抵抗が、前記他方の極となるべき電極層と電気的に接続されるように形成されていることを特徴とする請求項5又は請求項6記載の誘電体薄膜キャパシタ。
  8. 前記薄膜抵抗は、キャパシタ部上に形成されていることを特徴とする請求項7記載の誘電体薄膜キャパシタ。
  9. 前記薄膜抵抗は、平坦状に形成されていることを特徴とする請求項7又は請求項8記載の誘電体薄膜キャパシタ。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103219318B (zh) * 2013-04-12 2015-07-08 中国电子科技集团公司第十三研究所 一种耐高温的微波内匹配晶体管用mim电容及其制造方法
JP5924461B1 (ja) * 2014-08-06 2016-05-25 株式会社村田製作所 複合電子部品
CN208061869U (zh) * 2015-10-02 2018-11-06 株式会社村田制作所 薄膜型lc部件以及其安装结构
US10468187B2 (en) * 2016-08-05 2019-11-05 Samsung Electro-Mechanics Co., Ltd. Thin-film ceramic capacitor having capacitance forming portions separated by separation slit
KR101912282B1 (ko) 2016-08-05 2018-10-29 삼성전기 주식회사 박막 커패시터
CN109923630B (zh) * 2016-11-02 2023-04-28 株式会社村田制作所 电容器
JP7039982B2 (ja) * 2017-12-13 2022-03-23 富士電機株式会社 抵抗素子及びその製造方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1022464A (ja) * 1996-07-03 1998-01-23 Matsushita Electron Corp 半導体装置およびその製造方法
JPH1041485A (ja) * 1996-07-26 1998-02-13 Hitachi Ltd 半導体装置及びその製造方法
JPH10321803A (ja) * 1997-05-23 1998-12-04 Mitsubishi Materials Corp 薄膜コンデンサ

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1022464A (ja) * 1996-07-03 1998-01-23 Matsushita Electron Corp 半導体装置およびその製造方法
JPH1041485A (ja) * 1996-07-26 1998-02-13 Hitachi Ltd 半導体装置及びその製造方法
JPH10321803A (ja) * 1997-05-23 1998-12-04 Mitsubishi Materials Corp 薄膜コンデンサ

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