JP5803731B2 - 薄膜素子 - Google Patents

薄膜素子 Download PDF

Info

Publication number
JP5803731B2
JP5803731B2 JP2012036259A JP2012036259A JP5803731B2 JP 5803731 B2 JP5803731 B2 JP 5803731B2 JP 2012036259 A JP2012036259 A JP 2012036259A JP 2012036259 A JP2012036259 A JP 2012036259A JP 5803731 B2 JP5803731 B2 JP 5803731B2
Authority
JP
Japan
Prior art keywords
layer
protective layer
thin film
film element
substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2012036259A
Other languages
English (en)
Other versions
JP2013172075A (ja
Inventor
俊幸 中磯
俊幸 中磯
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Murata Manufacturing Co Ltd
Original Assignee
Murata Manufacturing Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Murata Manufacturing Co Ltd filed Critical Murata Manufacturing Co Ltd
Priority to JP2012036259A priority Critical patent/JP5803731B2/ja
Publication of JP2013172075A publication Critical patent/JP2013172075A/ja
Application granted granted Critical
Publication of JP5803731B2 publication Critical patent/JP5803731B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Landscapes

  • Ceramic Capacitors (AREA)
  • Fixed Capacitors And Capacitor Manufacturing Machines (AREA)

Description

本発明は、薄膜キャパシタや、薄膜キャパシタを含む複合回路素子、アンチヒューズ素子、可変容量素子、センサ等の薄膜素子に関する。
近年、スパッタや蒸着等の薄膜形成法で金属層や誘電体層を積層して形成する薄膜素子の研究がなされている。このような薄膜素子としては、例えば、基板上に、誘電体層と、誘電体層に対向する上下の電極層とからなる容量部を備えている。そして、この容量部が薄膜により形成されているので、小型化、薄型化することが可能である。また、このような薄膜素子の容量部は、樹脂等からなる絶縁保護層で被覆されている。
しかしながら、樹脂等の有機材料を含む絶縁保護層と無機材料からなる基板とは密着性が低く、高温高湿度環境下ではさらに密着力が低下する傾向にある。そのため、絶縁保護層の外周部から剥離する恐れがあった。
このような絶縁保護層の剥離を抑制する構造として、例えば、特許文献1のような薄膜素子が提案されている。
特許文献1では、図8に示すように、基板101上に、誘電体層102を挟んで対向する下部電極層103及び上部電極層104とから構成される容量部を備える、薄膜素子100が開示されている。この薄膜素子100では、容量部の外縁部で、誘電体層102、下部電極層103、上部電極層104が、樹脂からなる絶縁保護層105で被覆されている。また、絶縁保護層105は金属薄膜106で被覆されている。
金属薄膜106と基板101とは、絶縁保護層105と基板101よりも密着性が高いので、金属薄膜106で絶縁保護層105の外周部を被覆することにより、絶縁保護層105の外周部からの剥離を抑制している。
特開2002−299157号公報
しかしながら、特許文献1の構成では、剥離の起点となる絶縁保護層105の外周部には金属薄膜106があるので密着性は向上しているが、絶縁保護層105の外周部よりも内側の部分と基板101との密着性については変わらない。そのため、絶縁保護層105の外周部から内側において、絶縁保護層105と基板101との間に空隙等の欠陥が生じる場合がある。この空隙を起点として、絶縁保護層105の剥離が絶縁保護層105外周側に進行した場合、続けて金属保護層が剥離する場合があった。また、空隙を起点とする剥離が容量部側に進行した場合、容量部において剥離が生じる恐れがあった。
また、外部応力等により金属薄膜106が外周部から剥離した場合、続けて絶縁保護層105が剥離し、そのまま剥離が進行して容量部に達して、容量部も剥離する恐れもあった。
以上のような要因により、薄膜素子の初期特性が劣化する可能性があった。また、初期特性は満足しても剥離部分から水分が浸入して、信頼性試験後に特性が劣化する可能性があった。
本発明はこのような事情に鑑みてなされたものであって、絶縁保護層の外周部からの剥離が生じたとしても薄膜素子本体まで剥離が進行することを抑制して、特性劣化が小さく耐湿性が高い薄膜素子を提供することを目的とする。
本発明に係る薄膜素子は、基板と、前記基板の一方の主面上に形成される薄膜素子本体と、前記薄膜素子本体を被覆するように形成される絶縁保護層と、を備える薄膜素子において、前記薄膜素子本体の外周部に、前記基板の主面に平行な方向で前記薄膜素子内方に向かう深さ方向を有する凹部が形成され、前記凹部に前記絶縁保護層の一部が入り込んで剥離防止部を構成している。
本発明では、絶縁保護層に剥離が生じたとしても、薄膜素子本体の外周部に形成された剥離防止部により、絶縁保護層の剥離の進行を剥離防止部の直前で止めることが可能になる。
また、前記薄膜素子本体はその外周部に金属保護層を有し、前記金属保護層は前記基板の主面に沿って延びる端部を有し、前記金属保護層の端部に前記基板の主面に平行な方向で前記薄膜素子内方に向かう深さ方向を有する凹部が形成され、前記凹部に前記絶縁保護層の一部が入り込んで剥離防止部を構成することが好ましい。
このような場合には、金属保護層の端部に剥離防止部が形成されており、金属保護層が基板に対する密着性が高いので、絶縁保護層の外周部からの剥離の進行をより効果的に止めることが可能になる。
前記金属保護層は複数の金属層で構成され、前記金属保護層の端部で基板側から見て上側の金属層の端部が下側の金属層の端部よりも突出することにより、前記凹部が形成されていることが好ましい。
このような場合には、上側の金属層の端部の下(基板側)に下側の金属層の端部が無い凹部が形成されているため、この部分に絶縁保護層が入り込んで剥離防止部として機能する。
また、前記金属保護層の端部が、基板側から見て厚み方向の上方になるにつれて突出する逆テーパ形状により、前記凹部が形成されていることが好ましい。
このような場合には、金属保護層の厚み方向下方(基板側)に金属保護層が無い部分(凹部)があるため、この部分に絶縁保護層が入り込んで剥離防止部として機能する。
本発明に係る薄膜素子では、誘電体素子本体の外周部に形成された剥離防止部により、絶縁保護層の剥離の進行を剥離防止部の直前で止めることが可能になる。これにより、薄膜素子の特性劣化や耐湿性の低下を防止することができる。
本発明の薄膜素子の一実施の形態を示す平面図である。 本発明の薄膜素子の一実施の形態を示す断面図である。 (a)は剥離防止部を有する場合、(b)は剥離防止部が無い場合、の絶縁保護層の剥離の状態を示す拡大写真である。 本発明の薄膜素子の製造方法の一実施の形態を示す断面図である。 本発明の薄膜素子の製造方法の一実施の形態を示す断面図である。 本発明の薄膜素子の製造方法の一実施の形態を示す断面図である。 (a)は本発明の一実施形態の剥離防止部の一部拡大断面図、(b)、(c)は他の実施形態の剥離防止部の一部拡大断面図である。 従来の薄膜素子を示す断面図である。
以下、本発明を実施するための形態について説明する。
図1は本発明の一形態に係る薄膜素子10の平面図である。薄膜素子10は、薄膜素子本体10aを絶縁保護層34で被覆して構成されている。絶縁保護層34としては、例えばポリイミド樹脂やエポキシ樹脂等の有機絶縁材料を用いることができる。また、絶縁保護層34からは、薄膜素子本体10aの外部電極43、44が露出している。
図2は図1のA−A線で切断して矢印方向に見た断面図である。図2に示すように、基板11の表面に酸化物層12が形成されている。基板11としては、例えばSi単結晶基板が選択される。
そして、密着層13は基板11の一方の主面上に形成されている。密着層13は、基板11の酸化物層12と下部電極層21との密着をとるために形成される。密着層13としては、後述の誘電体層と同一の材料を用いると製造が容易になるので好ましい。
下部電極層21は密着層13上に形成される。また、誘電体層22は下部電極層21上に形成される。そして、上部電極層23は誘電体層22上に形成される。下部電極層21、誘電体層22、上部電極層23は容量部20を構成している。下部電極層21、上部電極層23は、導電性を有する金属材料を用いる。導電性が良好で体酸化性に優れた、例えば、AuやPt等の高融点の貴金属材料を用いることが好ましい。誘電体層21に使用される材料としては、高誘電率を有する誘電体材料を用いる。具体的には、(Ba,Sr)TiO3(以下「BST」という。)、SrTiO3、BaTiO3や、Pb(Zr,Ti)O3,SrBi4Ti415等のビスマス層状化合物等が挙げられる。なお、図2では容量部20は、誘電体層22が1層の構造を例に示しているが、誘電体層が複数層存在していても良い。
また、上部電極層23の上に、誘電体層22と同一の組成系の無機絶縁層24を更に設ける。無機絶縁層24の存在により、容量部のリーク電流を低減することができる。同一の組成系とは、主たる構成要素の比率が異なる材料や、異なる微量元素を含有する材料を含む。無機絶縁層は密着層と同一の材料であることがより好ましい。
容量部20と無機絶縁層24は、無機保護層31と有機保護層33により覆われている。無機保護層31と有機保護層33は、保護層30を構成している。保護層30は、容量部20への水分の浸入を防ぐために形成される。なお、無機保護層31が複数層の構造であっても良い。複数層の層数が多いほど、容量部への水分の到達の可能性は低くなり、特性劣化もなくなると考えられる。無機保護層31には、例えばSiNx、SiO2、Al23、TiO2等を用いることができる。また、有機保護層33には、ポリイミド樹脂やエポキシ樹脂を用いることができる。
下部電極層21は、引出電極41を介して外部電極43と電気的に接続されている。引出電極41は、無機保護層31と有機保護層33を有する保護層30を貫通して形成されている。そして、有機保護層33の上部に引き出されている。また、上部電極層23は、引出電極42を介して外部電極44と電気的に接続されている。引出電極42は、無機絶縁層24と、無機保護層31と有機保護層33を有する保護層30を貫通して形成されている。そして、有機保護層33の上部に引き出されている。
引出電極41、42は、例えばTiで形成された第1層とCuで形成された第2層からなる2層構造である。また、外部電極43、44は、例えばNiで形成された第1層とAuで形成された第2層からなる2層構造である。
さらに、金属保護層45が薄膜素子本体10aの外周部に設けられ、基板11の主面に沿って延びる端部を有している。また、金属保護層45の端部には基板11の主面に平行な方向で薄膜素子内方に向かう凹部が形成されている。なお、本実施形態においては、基板11の主面に沿って凹部が形成されている。
金属保護層45は、例えばTiで形成された第1層とCuで形成された第2層からなる2層構造としてもよい。金属保護層45を2層構造にした場合、基板11から見て上側の層になる第2層のCuを、下側の層になる第1層のTiよりも突出させることで、前述の金属保護層45の凹部を容易に形成することができる。
そして、絶縁保護層34は、無機保護層31及び有機保護層33を被覆している。そして、外部電極43、44が表面露出するように形成されている。また絶縁保護層34の一部は金属保護層45端部の凹部に入り込んで剥離防止部46が形成されている。
薄膜素子本体10aの外周部に剥離防止部46が形成されることにより、絶縁保護層34の外周部を起点として剥離が生じても、剥離防止部の直前で剥離の進行が止まる効果が得られる。
図3は、絶縁保護層の剥離が生じやすい高温高湿の環境下に放置した後の絶縁保護層の剥離の状態を比較した写真であり、(a)は薄膜素子本体の外周部にある金属保護層に剥離防止部を有する場合、(b)は剥離防止部が無い場合を示している。
図3に示すように、剥離防止部が無い(b)では、写真右方よりの絶縁保護層の剥離が大きいのに対して、剥離防止部を有する(a)では、絶縁保護層の剥離が剥離防止部の直前で止まっていることが分かる。すなわち、剥離防止部により絶縁保護層の剥離を抑制し、剥離の程度を軽減できることは明らかである。
次に、上記薄膜素子の製造方法を図4〜図6に基づき詳述する。
まず、図4(a)のように、基板11として、500〜1000nmの酸化物層が形成されたSi基板を用意する。酸化物層12はSi基板を熱処理することによりSiO2層が得られる。
次に、図4(b)のように、密着層13、下部電極層21、誘電体層22、上部電極層23、無機絶縁層24を形成する。
まず、基板上に、密着層13としてBST層を形成する。密着層13は例えば化学溶液体積(Chemical Solution Deposition;以下「CSD」という。)法で形成される。すなわち、酸化物層12が形成されたSi基板の上面に、Ba:Sr:Ti=70:30:100(モル比)となるように、有機金属化合物を含む誘電体原料溶液をスピンコートにより塗布し、ホットプレート上300〜400℃で乾燥する。その後、600〜700℃の条件で10〜60分加熱処理する。このようにして厚さ10〜100nmのBST層を形成する。
次に、密着層13上に電極層と誘電体層を交互に成膜して容量部20を形成する。すなわち、下部電極層21として、密着層13の上にスパッタリング法を用いて厚さ100〜500nmのPt層を得る。そして、誘電体層22、上部電極層23を順に形成する。すなわち、Pt層の上に、前述した密着層13と同様の方法で、厚さ50〜200nmのBST層を形成する。このBST層の上に、前述したPt層と同様の方法で、厚さ100〜500nmのPt層を形成する。
そして、容量部20上に無機絶縁層24を形成する。例えば、前述した密着層13と同様の方法により厚さ10〜100nmのBST層を形成する。
次に、図4(c)のように、無機絶縁層24、上部電極層23、誘電体層22、下部電極層21のパターニングを行う。まず、無機保護層24と上部電極層23のパターニングを行う。すなわち、無機保護層24であるBST層の上にレジストを塗布し、露光、現像によりレジストパターンを形成する。そして、Arイオンミリング法により、所定形状にパターニングした後、アッシングによりレジストを除去する。同様の方法で、誘電体層22と下部電極層21をパターニングした後、レジストを除去する。この時、図4(c)のように、無機保護層24と上部電極層23、及び誘電体層22と下部電極層21を同時にパターニングすることが可能である。この場合、BST層とPt層とでエッチングパターンを変える場合に比べて低コストでパターニング可能である。その後、700〜900℃で30分間の熱処理を行う。
次に、図5(d)のように、容量部20と無機絶縁層24とを被覆するように無機保護層31を形成する。例えば、PECVD(Plasma−Enhanced CVD)法やスパッタリング法により、厚さ200〜1000nmの無機保護層31を得る。
そして、図5(e)のように、無機保護層31上に、有機保護層33を形成する。例えば感光性樹脂材料をスピンコートし、120℃で5分間加熱し、露光、現像、320℃で30分間加熱することで膜厚2〜10μmのポリイミド樹脂の有機保護層33を形成することができる。
そして、図5(f)のように、この有機保護層33をマスクパターンとして使用し、例えばCHF3ガスを用いたドライエッチングで無機保護層31をパターニングする。この時に、誘電体層22と無機保護層24と密着層13とを同時にパターニングする。そして、無機絶縁層24と誘電体層22に開口部を形成し、下部電極層21と上部電極層23の一部を露出させる。
次に、図6(g)のように、引出電極41、42と金属保護層45を同時に形成する。例えば、マグネトロンスパッタを用いて、Ti層(100nm)、Cu層(1000nm)を連続的に形成する。その後、レジスト塗布、露光、現像を順に行うことによりレジストパターンを形成する。そして、レジストパターンをマスクにして、Cu層をArイオンミリング法によりパターニングする。続いて、レジストパターンを除去し、Cu層をマスクにしてTi層をウェットエッチングでパターニングする。この際に、基板から見て上側のCu層の端部が下側のTi層の端部よりも突出するようにオーバーエッチングすることで金属保護層45の外周部に凹部を形成している。
次に、図6(h)のように、引出電極41、42の一部が露出するように絶縁保護層34を形成する。例えばエポキシ樹脂をスピンコートし、110℃で加熱して露光、現像、200℃で1時間キュアを順に行うことで膜厚2〜10μmのエポキシ樹脂の絶縁保護層34を形成する。この時、図7(a)に示すように、基板から見て上側のCu層45bの端部が下側のTi層45aの端部よりも突出しているので、Cu層45bと基板11との間に凹部が形成され、絶縁保護層34の一部がこの凹部に入り込むことにより、剥離防止部46となっている。
そして、図6(i)のように、絶縁保護層34をソルダーレジストとして、引出電極41、42の露出部分に外部電極43、44を形成する。レジストパターンの開口部に、無電解めっきで例えばNi層とAu層を形成する。
なお、本発明は上記の実施形態に限定されるものではない。各層の膜厚、形成方法、形成条件は単なる例示である。薄膜素子の機能を損なわない範囲で任意に変更可能である。また、上記実施形態では、金属保護層45の外周部に剥離防止部46を形成したが、これに限るものではなく、金属保護層45とは分離して、例えば、図7に示す部分のみを形成することも可能である。
次に、剥離防止部の他の実施形態について説明する。
剥離防止部の形状については、図7(b)に示すような基板側から見て厚み方向の上方になるにつれて突出する逆テーパ形状にすることも可能である。このような形状は、以下のような製造方法により作成することができる。
まず、基板11上に露光・現像条件を適宜調整して、基板11に近いほど広がるテーパ形状のフォトレジストを形成する。次に、マグネトロンスパッタを用いてTi層45a,Cu層45bを形成する。そして、レジスト上に形成されたTi層、Cu層と、レジストを除去することにより、図7(b)に示すような逆テーパ形状にすることができる。そして、逆テーパ形状の凹部に絶縁保護層34が入り込むことにより、剥離防止部47となる。
さらに剥離防止部の形状について、図7(c)のように、図7(a)の形状にさらに金属層を追加して、この金属層を逆テーパ形状にすることも可能である。
このような形状は、以下のような製造方法により作成することができる。
まず、金属保護層45を構成するTi層とCu層の上に、露光・現像条件を適宜調整して、基板11に近いほど広がるテーパ形状のフォトレジストを形成する。次に、NiめっきによりNi層を形成し、レジストを除去することで、図7(c)のNi層45cのような逆テーパ形状にする。なお、このときのめっき材料はNi以外にCu、Au等も用いることができるが、製造の容易さ、配線膜とのエッチング時の選択比等の観点から、Niが好ましい。また、このめっき材料の層を以下のCu層、Ti層のマスクとして用いれば、フォトリソ回数の増加を抑制できる。さらに、このNi層は図6(i)の外部電極43、44のNi層と同時に形成してもよい。
次にCu層をエッチングによりパターン化して図7(c)のCu層45bのような端部位置にする。さらにTi層をウェットエッチングでオーバーエッチングすることにより図7(c)のTi層45aのような端部位置にする。そして、Ti層45a、Cu層45b、Ni層45cと基板11表面とで形成された凹部に絶縁保護層34が入り込むことにより、剥離防止部48となる。
このような剥離防止部48の形状にすることで、図7(a)の剥離防止部46に比べて、絶縁保護層34の外周部を起点とする剥離に対してより剥離抑制が強固になる。
10:薄膜素子
10a:薄膜素子本体
11:基板
12:酸化物層
13:密着層
20:容量部
21:下部電極層
22:誘電体層
23:上部電極層
24:無機絶縁層
31:無機保護層
33:有機保護層
34:絶縁保護層
41,42:引出電極
43,44:外部電極
45:金属保護層
45a:第1層(Ti)
45b:第2層(Cu)
45c:Ni層
46,47,48:剥離防止部
101:基板
102:誘電体層
103:下部電極層
104:上部電極層
105:絶縁保護層
106:金属薄膜

Claims (4)

  1. 基板と、前記基板の一方の主面上に形成される薄膜素子本体と、前記薄膜素子本体を被覆するように形成される絶縁保護層と、を備える薄膜素子において、前記薄膜素子本体の外周部に、前記基板の主面に平行な方向で前記薄膜素子内方に向かう深さ方向を有する凹部が形成され、前記凹部に前記絶縁保護層の一部が入り込んで剥離防止部を構成する、薄膜素子。
  2. 前記薄膜素子本体はその外周部に金属保護層を有し、前記金属保護層は前記基板の主面に沿って延びる端部を有し、前記金属保護層の端部に前記基板の主面に平行な方向で前記薄膜素子内方に向かう深さ方向を有する凹部が形成され、前記凹部に前記絶縁保護層の一部が入り込んで剥離防止部を構成する、請求項1に記載の薄膜素子。
  3. 前記金属保護層は複数の金属層で構成され、前記金属保護層の端部で基板側から見て上側の金属層の端部が下側の金属層の端部よりも突出することにより、前記凹部が形成されている、請求項1または2に記載の薄膜素子。
  4. 前記金属保護層の端部が、基板側から見て厚み方向の上方になるにつれて突出する逆テーパ形状により、前記凹部が形成されている、請求項1または2に記載の薄膜素子。
JP2012036259A 2012-02-22 2012-02-22 薄膜素子 Active JP5803731B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2012036259A JP5803731B2 (ja) 2012-02-22 2012-02-22 薄膜素子

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2012036259A JP5803731B2 (ja) 2012-02-22 2012-02-22 薄膜素子

Publications (2)

Publication Number Publication Date
JP2013172075A JP2013172075A (ja) 2013-09-02
JP5803731B2 true JP5803731B2 (ja) 2015-11-04

Family

ID=49265827

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2012036259A Active JP5803731B2 (ja) 2012-02-22 2012-02-22 薄膜素子

Country Status (1)

Country Link
JP (1) JP5803731B2 (ja)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6519112B2 (ja) * 2014-07-24 2019-05-29 Tdk株式会社 薄膜キャパシタ
JP6520085B2 (ja) * 2014-12-05 2019-05-29 Tdk株式会社 薄膜キャパシタ
JP6601502B2 (ja) 2015-10-16 2019-11-06 株式会社村田製作所 Lc複合電子部品、およびlc複合電子部品の実装構造
US10229789B2 (en) * 2016-10-28 2019-03-12 Samsung Electro-Mechanics Co., Ltd. Multilayer thin-film capacitor
JP6562161B2 (ja) * 2017-02-17 2019-08-21 株式会社村田製作所 薄膜デバイスおよび薄膜デバイスの製造方法
WO2018216528A1 (ja) * 2017-05-26 2018-11-29 株式会社村田製作所 キャパシタ
US11276531B2 (en) * 2017-05-31 2022-03-15 Tdk Corporation Thin-film capacitor and method for manufacturing thin-film capacitor
JP7519312B2 (ja) 2021-02-09 2024-07-19 Tdk株式会社 キャパシタ部品
CN118431207A (zh) * 2024-07-05 2024-08-02 苏州华太电子技术股份有限公司 一种集成无源器件

Also Published As

Publication number Publication date
JP2013172075A (ja) 2013-09-02

Similar Documents

Publication Publication Date Title
JP5803731B2 (ja) 薄膜素子
JP5344197B2 (ja) 誘電体薄膜素子及びその製造方法
JP5093327B2 (ja) 薄膜キャパシタ
JP5376186B2 (ja) 誘電体薄膜素子、アンチヒューズ素子及び誘電体薄膜素子の製造方法
US7161793B2 (en) Layer capacitor element and production process as well as electronic device
JP4525947B2 (ja) 薄膜キャパシタの製造方法
JP5455352B2 (ja) 薄膜mimキャパシタ及びその製造方法
JP5299158B2 (ja) 誘電体薄膜素子
JP5924461B1 (ja) 複合電子部品
JP2004079801A (ja) コンデンサ装置及びその製造方法
JP2008252011A (ja) 誘電体キャパシタ
JP5098422B2 (ja) 薄膜電子部品
JP5348565B2 (ja) 誘電体薄膜キャパシタの製造方法、及び誘電体薄膜キャパシタ
JP2009010114A (ja) 誘電体薄膜キャパシタ
JP2010225849A (ja) 薄膜キャパシタ
JP5929540B2 (ja) 電子部品
JP4196351B2 (ja) フィルム状コンデンサの製造方法
JP6232845B2 (ja) 配線接続構造およびこの配線接続構造を有する誘電体薄膜キャパシタ
JP5119058B2 (ja) 薄膜キャパシタ
WO2017094835A1 (ja) 薄膜デバイスおよび薄膜デバイスの製造方法
JP2005085884A (ja) 半導体装置およびその製造方法
JP4986721B2 (ja) 半導体装置およびその製造方法
JP2002151658A (ja) 半導体記憶装置及びその製造方法
JP2004103804A (ja) 半導体装置及びその製造方法

Legal Events

Date Code Title Description
RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7422

Effective date: 20140110

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20141118

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20150716

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20150804

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20150817

R150 Certificate of patent or registration of utility model

Ref document number: 5803731

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150