JP5347807B2 - 半導体基板の研磨方法及び研磨装置 - Google Patents

半導体基板の研磨方法及び研磨装置 Download PDF

Info

Publication number
JP5347807B2
JP5347807B2 JP2009177411A JP2009177411A JP5347807B2 JP 5347807 B2 JP5347807 B2 JP 5347807B2 JP 2009177411 A JP2009177411 A JP 2009177411A JP 2009177411 A JP2009177411 A JP 2009177411A JP 5347807 B2 JP5347807 B2 JP 5347807B2
Authority
JP
Japan
Prior art keywords
polishing
semiconductor substrate
surface plate
voltage
substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2009177411A
Other languages
English (en)
Other versions
JP2011035023A (ja
Inventor
泰三 星野
弘克 矢代
辰雄 藤本
正和 勝野
弘志 柘植
正史 中林
崇 藍郷
芳生 平野
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Nippon Steel Corp
Original Assignee
Nippon Steel Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nippon Steel Corp filed Critical Nippon Steel Corp
Priority to JP2009177411A priority Critical patent/JP5347807B2/ja
Publication of JP2011035023A publication Critical patent/JP2011035023A/ja
Application granted granted Critical
Publication of JP5347807B2 publication Critical patent/JP5347807B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Landscapes

  • Mechanical Treatment Of Semiconductor (AREA)
  • Finish Polishing, Edge Sharpening, And Grinding By Specific Grinding Devices (AREA)

Description

本発明は、半導体基板の研磨方法に関し、電子デバイスの作製に供される、平坦度に優れた半導体基板を製作する方法に関するものである。
電子及び正孔を制御して機能を発揮させる電子デバイスにおいては、結晶性の乱れが電子及び正孔の生成、散乱、消滅の原因となることから、電子デバイス向け半導体基板に求められる品質として、基板表面に結晶性の乱れた加工変質層が残留していないことが求められている。加工変質層の除去に関しては、従来から様々な手法が提案されている。基本的には、半導体基板表面を酸化する前段の工程と酸化部分を除去する後段の工程から構成されている。酸化効率を上げるために酸化剤の選択に工夫を行っている。例えば、特許文献1、2においては、酸化剤として、過酸化水素水あるいは次亜塩素酸ナトリウムが、特許文献3では、過酸化水素水あるいはオゾンが、特許文献4では、ヨウ素酸あるいは過ヨウ素酸が提案されている。酸化反応は、加えられる酸化剤の他に、半導体基板の化学的性質に影響される。同じ酸化剤を作用させても、半導体の種類によって酸化効率に差異を生ずる。さらに、同じ種類の半導体基板においても、面方位によって化学的性質が異なる場合は、同様に酸化効率に差異を生ずる。研磨のメカニズムが前段の酸化工程と後段の酸化部分の除去工程から構成されることから、酸化効率の差異は研磨速度の差異として現れる。その一例が特許文献3に述べられている。即ち、同文献中、表1に示されているように、六方晶形SiCのSi面(0001)とC面(000-1)では同一の酸化剤を同一条件で作用させても研磨速度の差異が生じている。
電子デバイスの作製工程においては、フォトリソグラフィーを用いた微細加工が必須である。フォトリソグラフィー工程において焦点ズレが発生すると、設計通りの微細加工が行われないことから電子デバイスとして動作せず、歩留落ちとなる。かかる事態を避けるために、基板の平坦度を改善する必要がある。この観点から、電子デバイス向け半導体基板に求められる品質として、基板平坦度が挙げられる。平坦度向上に関しては、研磨基板を上定盤、下定盤に挟み込み、両面を同時に加工する方法が提案されている(特許文献5)。ここにおいては、基板を研磨ブロックに貼付することなく、おもて面、うら面を同時に研磨できることから、ワックス等による貼付工程を省くことができ、片面研磨方法に比べて平坦度品質が改善された。このことから、現在では半導体基板の加工において、広く両面加工法が用いられるようになった。
特開2008-98199号公報 特開2007-311586号公報 特開2008-179655号公報 特開2007-27663号公報 特開2000-153453号公報
前記のように、両面研磨方法を適用することで、ワックス等による貼付工品質の不具合に起因する平坦度品質の劣化を防ぐことが可能となり、片面研磨方法に比べて一応の改善がなされた。しかしながら、六方晶SiC等の極性面を有する半導体基板においては、酸化剤により半導体基板表面を酸化し表層の加工変質層を除去する従来手法を上記の両面研磨法に適用しようとすると、基板表面と基板裏面の化学的性質が異なることから、表裏面で研磨速度に大きな差異が生じ、加工品質に影響が出る。例えば、研磨速度が遅い面においては、研磨量が不足し、加工変質の除去が不十分となったり、研磨速度が速い場合においては、研磨量が過多となり、基板表面が面荒れしたりするとの問題が残っていた。また、酸化反応が進むにつれて、添加した酸化剤が消耗し、酸化効率が低下することから、安定して酸化反応を維持することは容易でなかった。
本発明は、上記の問題を鑑みてなされたもので、両面研磨において、半導体基板の表裏面の研磨速度を自在に制御し、加工変質層がなく、かつ、表面荒れのない基板表面を作製することを目的とするものである。
従来方法においては、使用する酸化剤を選択した時点で、その酸化剤と作用させる半導体基板の化学的性質により、酸化反応の起こり易さあるいは起こり難さが定まってしまい、さらに、反応の進行につれて酸化剤が消耗することが避けられない状況となり、酸化反応を自在に制御することが困難であった。本発明者らは、これらの問題が酸化反応を起こさせるに当り、酸化剤という化学物質を使用すること起因している点に着目し、両面研磨において化学物質に替えて、電圧印加によって酸化反応を起こさせることにより、これらの問題を解決できることを見出した。即ち、電気化学的に酸化反応を制御すれば、外部から電圧という制御し易い物理量で酸化速度の制御が可能であり、また、外部電源からエネルギーを注入することから酸化効率の経時劣化が起こり得ないことから、従来手法における、上記の問題を容易に解決できる。また、印加電圧の極性、正電位・負電位の与え方を適宜、逆転することにより、半導体基板の表面及び裏面の研磨速度を独立に制御することも可能である。
即ち、本発明の趣旨は以下のとおりである。
(1) 上定盤と下定盤との間に半導体基板を挟み込み、半導体基板の表裏両面に電圧を印加しながら両面研磨を行う半導体基板の研磨方法であって、前記印加電圧の極性を研磨途中で切り替えて、半導体基板の表面と裏面とに正電位が交互に印加されるようにして研磨を行うことを特徴とする半導体基板の研磨方法。
(2) 上定盤及び下定盤を介して、半導体基板の表裏両面に電圧が印加される(1)に記載の半導体基板の研磨方法。
(3) 上定盤と下定盤との間に印加する電圧が0.5ボルト以上10ボルト未満である(1)又は(2)に記載の半導体基板の研磨方法。
(4) 上定盤と下定盤との間に印加する電圧が5.0ボルト以上10ボルト未満である(3)に記載の半導体基板の研磨方法。
(5) 上定盤と下定盤との間に印加する電圧が3.5ボルト以上5.0ボルト未満である(3)に記載の半導体基板の研磨方法。
(6) 上定盤と下定盤との間に印加する電圧が0.5ボルト以上3.5ボルト未満である(3)に記載の半導体基板の研磨方法。
(7) 前記半導体基板が単結晶炭化珪素基板である(1)〜(6)のいずれかに記載の半導体基板の研磨方法。
(8) 半導体基板を両面研磨するための上定盤及び下定盤を少なくとも有する研磨装置であって、上定盤及び下定盤は互いに電気的に絶縁されて、上定盤と下定盤との間に電圧を印加するための電源が接続されていると共に、上定盤と下定盤との間に印加される電圧の極性を変換させる手段を有しており、上定盤と下定盤との間に挟持された半導体基板の表裏両面に電圧を印加しながら研磨でき、かつ、研磨途中で印加電圧の極性を切り替えて半導体基板の表面と裏面とに正電位が交互に印加できるようにしたことを特徴とする半導体基板の研磨装置。
本発明によれば、電圧印加によって半導体基板の表面を電気化学的に酸化するため、半導体基板の表裏面での化学的性質の差に影響されずに、半導体基板の両面研磨を行うことができるようになり、基板の高平坦度化と基板表層の加工変質層除去が同時に可能となる。
両面研磨装置と電源の接続形態及び半導体基板の両面研磨装置への設置形態を示す断面模式図。 本発明例の半導体基板の透過型電子顕微鏡観察結果。
以下に、本発明の実施形態の一例を説明する。
本実施形態で用いられる両面研磨装置においては、上定盤及び下定盤が電気的に絶縁されており、さらに、両定盤に電源が接続されている。図1に示した本実施形態においては、上定盤に正電位、下定盤に負電位が印加されているが、電圧印加の極性は逆でも良い。また、印加電圧の極性を切り替えながら研磨を行っても良い。すなわち、電圧を印加しながら両面研磨を行い、正電位側で陽極酸化を起こして酸化膜を形成しつつ、同時に酸化膜を除去して基板表層の加工変質層を効率的に取り除くことができる。
また、本発明においては、基板研磨において一般的に使用されるような研磨キャリアに基板を保持させて両面研磨を行うようにしてもよいが、半導体基板に効率的に電圧を印加するために、研磨キャリアの材質は絶縁物であるのが望ましい。研磨キャリアは炭化ケイ素を始めとする硬質半導体基板を両面研磨する場合は、摩滅し難くするために硬質材料で作製することが好ましい。一方、ガリウムヒ素あるいはインジウム燐を始めとする軟質半導体基板を両面研磨する場合は、研磨キャリアとの接触、衝突により半導体基板の割れ欠けが発生し難くなるように、軟質材料で作製してもよい。図1に、本実施形態における基板の設置形態を示す。半導体基板は研磨キャリアに装着され、電源により上定盤と下定盤間に電圧が印加された状態で両面研磨される。
印加電圧により酸化力を制御できるが、一般的には、研磨する半導体基板のバンドギャップを勘案して印加電圧を決めるのがよく、上定盤と下定盤との間に印加する電圧は、0.5ボルト以上10ボルト未満であることが好ましい。特に、バンドギャップが1eV前後の半導体、例えば、シリコン、ガリウムヒ素においては0.5ボルト以上、3.5ボルト未満が望ましく、バンドギャップが1eV台中頃から2eV台中頃の半導体、例えば、カドミウムテルル、立方晶炭化ケイ素においては3.5ボルト以上、5.0ボルト未満が望ましく、バンドギャップが3eV前後の半導体、例えば、6H炭化ケイ素、4H炭化ケイ素においては5.0ボルト以上、10ボルト未満が望ましい。
半導体基板の表面及び裏面に電圧を印加するため、上定盤及び下定盤の材質としては、導電性に優れたものを選択することが必要である。また、同時に、半導体基板を研磨している際に、定盤の平坦性を維持する必要があることから、定盤を作製するにあたり、機械剛性に優れた材質を選択する必要がある。具体的には、鋳鉄製定盤を用いるのが一般的であるが、導電性、機械剛性に関わる品質要求を満たす材料であれば、これに拘らない。
研磨する半導体基板の表面及び裏面に電圧を印加するために、上定盤及び下定盤に電源を接続できるようにする必要がある。接続にあたっては、上定盤及び下定盤にそれぞれ接続端子を設けておくと便利である。また、上定盤及び下定盤の回転軸をそれぞれ接続端子として利用するようにしてもよい。さらに、電源との接続に際して、印加電圧の極性反転を容易にするように、上定盤と下定盤との間に印加される電圧の極性を変換させる手段として、上定盤及び下定盤と電源との間に極性切り替え回路を設けるようにしてもよい。
本発明においては、上定盤及び下定盤をそれぞれ回転させて基板の表裏両面を同時に研磨するようにすればよく、上定盤及び下定盤の回転速度や、研磨の際に加える圧力等については特に制限されず、研磨対象の基板や必要な研磨の程度等に応じて適宜設定すればよい。また、両定盤ともに、回転軸(自転軸)を移動(公転)させながら基板を研磨するようにしてもよい。
また、本発明では、砥粒を含んだスラリーを供給しながら研磨するようにしてもよい。ただし、基板に対する電圧印加に極度の影響が出ないようにし、また、研磨対象の基板の硬度等を考慮して研磨スクラッチ等を与えないようなものを選択するのが望ましい。例えば、六方晶炭化ケイ素単結晶基板を研磨する場合、電気化学的に酸化させた表層のSiO2を研磨でき、かつ、六方晶炭化ケイ素単結晶基板より軟質である研磨スラリーとして、シリカ、アルミナ、酸化クロム、酸化鉄等の研磨砥粒を含有するものを挙げることができる。
研磨においては、上定盤及び下定盤にそれぞれ研磨パッドを貼り付けて研磨するようにしてもよい。この際、導電性のある研磨パッドを使用する場合には、外部電源から上下の定盤に印加された電圧は研磨パッドを介して半導体基板の表面及び裏面に印加される。一方、導電性のない研磨パッドの場合は、KOH等の水溶液が加えられpHが制御された導電性のスラリーを使用することによって、基板の表裏面に電圧を印加することができる。すなわち、研磨中、研磨パッドは導電性のある研磨スラリーを含浸するため、研磨パッド自身が導電性を備えるようになり、半導体基板の表裏面に電圧を印加することができる。
(参考例1)
参考例1は、本発明をシリコン基板の研磨に適用したものであり、上定盤及び下定盤と、これらの間に電圧を印加する電源とを備えた本発明の研磨装置を用いてシリコン基板の両面研磨を行った。研磨に先だって、上定盤及び下定盤にそれぞれ研磨パッドを貼り付けた。対象基板は直径3インチ(75mm)のシリコン基板であり、表面及び裏面にそれぞれ5000nm厚のシリコンエピタキシャル膜を堆積したものを準備し、表面及び裏面の研磨速度を測定できるようにした。エピ成膜に用いたシリコン基板はボロンドープによりp型導電性を示し、抵抗率は10mΩcmである。半導体基板の主面は(100)面でon-axis基板である。エピ成膜においてはジボラン(BH3)を添加し、p型で抵抗率10Ωcmのシリコンエピ膜を堆積した。膜厚測定はSEMIスタンダードM62に規定されているFT/IR法を用いて行った。
研磨パッドとしてはショアA硬度計で測定した硬度が50°以上60°以下であるポリウレタンを含浸させた不織布を使用した。研磨圧力は150g/cm2以上300g/cm2以下に管理した。研磨スラリーはコロイダルシリカを含み、KOH水溶液によりpH=12となるように調整してある。シリカの平均粒径は1μmである。KOH水溶液は導電性があることから、上定盤及び下定盤に印加された電圧は、導電性のある研磨スラリーが含浸した研磨パッドを経由してシリコン基板の表面及び裏面に印加される。参考例1においては、導電性のない研磨パッドを用いたが、より好ましい形態として、導電性のある研磨パッドを用いて、より高効率に電圧印加を行ってもよい。シリコンにおいては、正電位を印加することによって表層が電気化学的に酸化され、表層にSiO2が形成される。形成されたSiO2層はコロイダルシリカ及びKOH水溶液からなる研磨スラリーにより研磨・エッチングされ、表層に位置するSiO2層は速やかに除去される。なお、コロイダルシリカはシリコンより軟質であるために、例え、SiO2層が完全に除去されても、コロイダルシリカによりシリコンが研磨スクラッチを受けることはない。
研磨時に上定盤及び下定盤間に印加する電圧は0.5ボルト以上、3.5ボルト未満に制御し、一方の面に正電位を印加し、他方の面には負電位を印加するようにした。研磨は1時間連続して行い、FT/IR法を用いて求めた研磨前と研磨後のエピ膜を差して研磨量を求め、研磨時間で除して研磨速度(nm/時間)を求めた。その結果、正電位を印加した面の研磨速度は2000nm/時間であった。これは、シリコンの研磨において、実用上、好適な研磨速度である。一方、負電位が印加された面については、研磨速度は300nm/時間であった。この面は目視の範囲で鏡面化されたものの、光学顕微鏡観察では加工痕が認められる状況であった。比較例として、参考例と同一条件下、電圧印加を行わずに両面研磨を行った。目視検査の結果、研磨面はいずれも鏡面であり、光学顕微鏡観察によっても加工痕は見出されなかった。しかしながら、研磨速度は両面とも800nm/時間であり、正電位を印加した場合の研磨速度に比べて遥かに小さい値であり、生産性の観点で劣っていた。
シリコンを研磨する際の、最も標準的な方法は、電圧印加無しでアルカリ性コロイダルシリカスラリーを用いる方法である。研磨品質そのものは電圧印加なしでも、研磨痕のない、良好なものとなる。但し、電気化学的アシストがないため、研磨速度は遅い。
(参考例2)
参考例2は、参考例1と同様の研磨装置を用いて、本発明を六方晶炭化ケイ素単結晶基板のSi面の研磨に適用したものである。対象基板は直径3インチ(75mm)の炭化ケイ素基板であり、結晶ポリタイプは4Hである。窒素ドープによりn型導電性を示し、抵抗率は20mΩcmである。半導体基板の主面は(0001)面であり、c軸は[11-20]方向に8°傾いている。本基板においては(0001)面の最表層はSi原子で覆われており、一方、(000-1)面の最表層はC原子で覆われている。ここでは、便宜上、前者をSi面、後者をC面と呼ぶことにする。本参考例においては、Si面が上定盤に接するように、C面が下定盤に接するように基板を両面研磨装置に設置した。
研磨パッドとしてはショアA硬度計で測定した硬度が80°以上90°以下であるポリウレタンを含浸させた不織布を使用した。研磨圧力は250g/cm2以上600g/cm2以下に管理した。研磨スラリーはコロイダルシリカを含み、その平均粒径は1μmであって、KOH水溶液によりpH=12となるように調整してある。また、pH調整により研磨スラリーは導電性を有している。炭化ケイ素においては、正電位を印加することによって、炭化ケイ素が電気化学的に酸化され、表層にSiO2が形成される。形成されたSiO2層はコロイダルシリカからなる研磨スラリーにより研磨され、炭化ケイ素の表層に位置する加工変質層は速やかに除去される。なお、コロイダルシリカは炭化ケイ素より軟質であるために、例え、SiO2層が完全に除去されても、コロイダルシリカにより炭化ケイ素が研磨スクラッチを受けることはない。
研磨時に上定盤と下定盤の間に印加する電圧は、研磨対象が六方晶炭化ケイ素単結晶基板であることから0.5ボルト以上であるのがよく、好ましくは、3.5ボルト以上、より好ましくは、5.0ボルト以上であり、参考例2においては、上定盤と下定盤の間に5.0ボルトの電圧を印加し、炭化ケイ素基板のSi面側が正電位となるように、基板を両面研磨装置に装着し研磨を行った。研磨は4時間連続して行い、研磨量は研磨開始前と研磨終了後の基板質量の差より測定し、単位時間当りの研磨速度は本研磨量を研磨時間で除算して求めた。Si面を研磨した場合の研磨速度は120nm/時間であった。これは、六方晶炭化ケイ素単結晶基板Si面の研磨において、実用上、好適な研磨速度である。一方、負電位が印加されたC面は全く研磨されず、前工程のラップ研磨時の加工痕及び加工ダメージが残っていた。比較例として、参考例と同一条件下、電圧印加を行わずに両面研磨を行った。4時間の研磨を行っても、基板質量に有意な変化は認められず、基板は研磨されなかった。
正電位5.0ボルトを印加して研磨した参考例2の基板Si面の表層を透過型電子顕微鏡により観察したが、加工変質層は認められなかった。図2に、研磨後のSi面を透過型電子顕微鏡により観察した結果を示す。図2において、基板最表層まで原子像が確認でき、加工変質層が存在しないことが判る。
(参考例3)
参考例3においては、対象基板及び研磨条件は、印加電圧の極性を除いて、参考例2と同一である。電圧印加に際しては、上定盤と下定盤の間に5.0ボルトの電圧を印加し、炭化ケイ素基板のC面側が正電位となるように、基板を両面研磨装置に装着し研磨を行った。研磨は4時間連続して行い、研磨量は研磨開始前と研磨終了後の基板質量の差より測定し、単位時間当りの研磨速度は本研磨量を研磨時間で除算して求めた。C面を研磨した場合の研磨速度は1300nm/時間であった。これは、六方晶炭化ケイ素単結晶基板C面の研磨において、実用上、好適な研磨速度である。また、C面の表層を透過型電子顕微鏡により観察したが、加工変質層は認められなかった。一方、負電位が印加されたSi面は全く研磨されず、前工程のラップ研磨時の加工痕及び加工ダメージが残っていた。
(実施例4)
実施例4においては、上定盤と下定盤との間に印加される電圧の極性を変換できる極性切り替え回路を更に備えた両面研磨装置を用い、研磨条件は、印加電圧の極性を除いて、参考例2と同一である。研磨対象は参考例2で用いた炭化ケイ素基板のSi面及びC面にそれぞれ5000nm厚の炭化ケイ素エピタキシャル膜を堆積したものを準備し、Si面及びC面の研磨速度を測定できるようにした。エピタキシャル膜の堆積に当たっては窒素を添加し、n型で抵抗率10Ωcmの炭化ケイ素エピ膜とした。エピタキシャル膜厚はFT/IR法により求め、研磨前と研磨後の膜厚より研磨量を測定した。
電圧印加においては、研磨途中で印加電圧の極性を切り替えて、Si面、C面の双方を研磨した。なお、印加電圧の絶対値は5.0ボルトである。以下に、正電位を印加した極性面及び研磨時間を記す。研磨開始後、1)Si面を1時間、2)C面を15分、3)Si面を2時間、4)C面を15分、5)Si面を1時間、の順に正電位を印加し、研磨を行った。
FT/IR法による測定から、Si面の研磨量は450nm、C面の研磨量は500nmであった。本発明の適用によりSi面及びC面の両面からほぼ同じ厚さの炭化ケイ素を除去できた。なお、除去する厚さは正電位を与える時間を調整することにより調整可能である。また、Si面及びC面の表層をそれぞれ透過型電子顕微鏡により観察したが、両面とも加工変質層は認められなかった。

Claims (8)

  1. 上定盤と下定盤との間に半導体基板を挟み込み、半導体基板の表裏両面に電圧を印加しながら両面研磨を行う半導体基板の研磨方法であって、前記印加電圧の極性を研磨途中で切り替えて、半導体基板の表面と裏面とに正電位が交互に印加されるようにして研磨を行うことを特徴とする半導体基板の研磨方法。
  2. 上定盤及び下定盤を介して、半導体基板の表裏両面に電圧が印加される請求項1に記載の半導体基板の研磨方法。
  3. 上定盤と下定盤との間に印加する電圧が0.5ボルト以上10ボルト未満である請求項1又は2に記載の半導体基板の研磨方法。
  4. 上定盤と下定盤との間に印加する電圧が5.0ボルト以上10ボルト未満である請求項に記載の半導体基板の研磨方法。
  5. 上定盤と下定盤との間に印加する電圧が3.5ボルト以上5.0ボルト未満である請求項に記載の半導体基板の研磨方法。
  6. 上定盤と下定盤との間に印加する電圧が0.5ボルト以上3.5ボルト未満である請求項に記載の半導体基板の研磨方法。
  7. 前記半導体基板が単結晶炭化珪素基板である請求項1〜のいずれかに記載の半導体基板の研磨方法。
  8. 半導体基板を両面研磨するための上定盤及び下定盤を少なくとも有する研磨装置であって、上定盤及び下定盤は互いに電気的に絶縁されて、上定盤と下定盤との間に電圧を印加するための電源が接続されていると共に、上定盤と下定盤との間に印加される電圧の極性を変換させる手段を有しており、上定盤と下定盤との間に挟持された半導体基板の表裏両面に電圧を印加しながら研磨でき、かつ、研磨途中で印加電圧の極性を切り替えて半導体基板の表面と裏面とに正電位が交互に印加できるようにしたことを特徴とする半導体基板の研磨装置。
JP2009177411A 2009-07-30 2009-07-30 半導体基板の研磨方法及び研磨装置 Active JP5347807B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2009177411A JP5347807B2 (ja) 2009-07-30 2009-07-30 半導体基板の研磨方法及び研磨装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2009177411A JP5347807B2 (ja) 2009-07-30 2009-07-30 半導体基板の研磨方法及び研磨装置

Publications (2)

Publication Number Publication Date
JP2011035023A JP2011035023A (ja) 2011-02-17
JP5347807B2 true JP5347807B2 (ja) 2013-11-20

Family

ID=43763838

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2009177411A Active JP5347807B2 (ja) 2009-07-30 2009-07-30 半導体基板の研磨方法及び研磨装置

Country Status (1)

Country Link
JP (1) JP5347807B2 (ja)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5743800B2 (ja) * 2011-08-15 2015-07-01 新日鉄住金マテリアルズ株式会社 SiCウェハの製造方法
JP6041301B2 (ja) * 2012-12-12 2016-12-07 国立研究開発法人産業技術総合研究所 半導体ウエハの加工装置
JP6106535B2 (ja) * 2013-06-24 2017-04-05 昭和電工株式会社 SiC基板の製造方法
JP6329655B2 (ja) * 2017-02-06 2018-05-23 国立大学法人大阪大学 陽極酸化を援用した研磨方法
US20220170179A1 (en) * 2019-06-13 2022-06-02 Sumitomo Electric Industries, Ltd. Silicon carbide substrate and method of manufacturing silicon carbide substrate

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62127731U (ja) * 1986-02-04 1987-08-13
DE3929484A1 (de) * 1989-09-05 1991-03-14 Wacker Chemitronic Verfahren zum zweiseitigen chemomechanischen polieren von halbleiterscheiben, sowie vorrichtung zu seiner durchfuehrung und dadurch erhaeltliche halbleiterscheiben
JP3136169B2 (ja) * 1991-03-04 2001-02-19 理化学研究所 両面ラップ研削装置
JPH04331068A (ja) * 1991-04-26 1992-11-18 Nippon Dempa Kogyo Co Ltd 工作物の研磨方法
JP3233954B2 (ja) * 1991-09-09 2001-12-04 理化学研究所 電解ドレッシングを用いた両面研削装置
JPH11185253A (ja) * 1997-12-18 1999-07-09 Kao Corp 磁気記録媒体用基板の製造方法及び装置
JPH11198034A (ja) * 1998-01-16 1999-07-27 Nippei Toyama Corp 研削加工方法及び研削盤
JP2000108021A (ja) * 1998-09-30 2000-04-18 Murata Mfg Co Ltd ラップ研磨装置および厚み管理方法
JP2006053965A (ja) * 2004-08-10 2006-02-23 Fuji Electric Device Technology Co Ltd 磁気記録媒体用基板の製造方法並びにそれに用いる両面研磨装置及び基板研磨用キャリア
JP5014737B2 (ja) * 2006-09-21 2012-08-29 新日本製鐵株式会社 SiC単結晶基板の製造方法

Also Published As

Publication number Publication date
JP2011035023A (ja) 2011-02-17

Similar Documents

Publication Publication Date Title
JP5347807B2 (ja) 半導体基板の研磨方法及び研磨装置
JP4786223B2 (ja) エピタキシャル炭化珪素単結晶基板及びその製造方法
JP5516424B2 (ja) エピタキシャル成長用炭化珪素単結晶基板の製造方法
JP5935865B2 (ja) 炭化ケイ素単結晶基板の製造方法
US9396945B2 (en) Method for producing SiC substrate
Deng et al. Competition between surface modification and abrasive polishing: a method of controlling the surface atomic structure of 4H-SiC (0001)
JP6598150B2 (ja) 単結晶SiC基板の製造方法
KR20150074176A (ko) 평탄한 SiC 반도체 기판
JP2010130009A (ja) 歪み緩和Si1−xGex層を有する半導体ウェハをポリシングする方法
WO2018174105A1 (ja) 改質SiCウエハの製造方法、エピタキシャル層付きSiCウエハ、その製造方法、及び表面処理方法
JP2008306189A (ja) 裸半導体ウェハの片面ポリシングのための方法
TW201126588A (en) Method for producing a semiconductor wafer
KR20160120719A (ko) 반도체용 복합 기판의 핸들 기판 및 반도체용 복합 기판
US20210238766A1 (en) Ga2O3-BASED SINGLE CRYSTAL SUBSTRATE
JP6361747B2 (ja) 炭化ケイ素半導体装置の製造方法及び炭化ケイ素半導体装置
JP2014210690A (ja) 炭化珪素基板の製造方法
JP5400228B1 (ja) SiC単結晶基板
JP2004299018A (ja) SiC単結晶基板等の研磨による超平滑結晶面形成方法
JP6747376B2 (ja) シリコンウエーハの研磨方法
JP2018078260A (ja) 窒化アルミニウム単結晶基板及び、該単結晶基板の製造方法
Deng et al. Damage-free and atomically-flat finishing of single crystal SiC by combination of oxidation and soft abrasive polishing
JP2013125969A (ja) 半導体基板の研磨方法及び半導体基板の研磨装置
JP5287982B2 (ja) シリコンエピタキシャルウェーハの製造方法
JP2013077661A (ja) 化合物半導体基板の表面研磨方法
JP2008264952A (ja) 多結晶シリコン基板の平面研磨加工方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20110816

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20130305

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130422

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20130723

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20130805

R151 Written notification of patent or utility model registration

Ref document number: 5347807

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350