JP2013125969A - 半導体基板の研磨方法及び半導体基板の研磨装置 - Google Patents

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Abstract

【課題】本発明は、半導体基板の研磨方法及び半導体基板の研磨装置に係り、より詳しくは、軟質の研磨パッドを利用した半導体基板の研磨方法及び軟質の研磨パッドを具備した半導体基板の研磨装置を提供すること。
【解決手段】このために、本発明は、半導体基板の表面に対してラッピングを施すラッピング段階、及びラッピングが施された前記半導体基板に対してポリシングを施すポリシング段階、を含み、前記ポリシング段階は、ショアＤ硬度が６５以下の研磨パッド及び研磨材を含むスラリーにより行われることを特徴とする半導体基板の研磨方法を提供する。
【選択図】図５

Description

本発明は、半導体基板の研磨方法及び半導体基板の研磨装置に係り、より詳しくは、軟質の研磨パッドを利用した半導体基板の研磨方法及び軟質の研磨パッドを具備した半導体基板の研磨装置に関する。
半導体素子の製造の際に基板となるシリコンウェハ、サファイア基板、窒化ガリウム基板などは、基板の平坦化のための表面加工工程、すなわちラッピング（ｌａｐｐｉｎｇ）とポリシング（ｐｏｌｉｓｈｉｎｇ）などの段階を経て製造される。
より具体的に、シリコンウェハは、棒状の単結晶インゴットを複数枚のウェハに切り出した後、ラッピング及びポリシングなどの表面加工工程を施して製造される。
また、直接遷移型であり且つ広範なエネルギーバンドギャップと原子間の大きな相互結合力、及び高い熱伝導性を有することから、光素子及び高温、高電力素子として理想的な特性を持つ窒化ガリウム基板の場合、異種基板上で成長された窒化ガリウム膜を利用して製造するが、このように異種基板上で成長された窒化ガリウム膜は、異種基板との熱膨張係数の差及び格子定数の差により窒化ガリウム膜の成長過程及び成長後の冷却過程で反りが生じるようになる。そこで、かかる反りが生じた窒化ガリウム膜をラッピングやポリシングなどの表面加工によって平坦化して窒化ガリウム基板として製造する。
従来方法に係る半導体基板の表面加工を具体的に説明すると、先ず、半導体基板に対してラッピングを施す。ラッピング加工によって半導体基板は所定の厚み及び平坦度を持つようになるが、半導体基板の表面は当該ラッピング加工によって損傷を受け、表面下損傷（ｓｕｂｓｕｒｆａｃｅ ｄａｍａｇｅ）層が発生する。
次いで、ラッピングが施された半導体基板をスズ（Ｔｉｎ）またはスズ樹脂（Ｔｉｎ Ｒｅｓｉｎ）材質の研磨パッドと１００ｎｍ以下の粒径を持つダイヤモンドスラリーを利用して表面粗さＲａが２〜４Åになるように鏡面化し、ラッピングによって発生した表面下損傷層を除去するポリシング加工を施す。ポリシング加工によって半導体基板は鏡面の表面品質を持つこととなるが、スズまたはスズ樹脂のような硬質の研磨パッドの使用によって加工の際に発生する機械的エネルギーや衝撃エネルギーが半導体基板に直接伝達され、半導体基板に表面下損傷層が発生する。
図１は、従来方法によってポリシングが施された窒化ガリウム基板の表面粗さを測定した写真であり、図２は、従来方法によってポリシングが施された窒化ガリウム基板に存在する表面下損傷層を測定した写真である。図１は、表面粗さ測定装置であるＺｙｇｏ（登録商標）で測定した写真であり、図２は、フォトルミネッセンス（ｐｈｏｔｏｌｕｍｉｎｅｓｃｅｎｃｅ）を利用して表面下損傷層を測定した写真である。図１及び図２に示されたように、ポリシングによって窒化ガリウム基板は、その平均粗さＲａが０．２０４ｎｍである鏡面を有するが、表面下損傷層が存在することが分かる。
最後に、ポリシング加工で発生した表面下損傷層をＩＣＰ−ＲＩＥ（ｉｎｄｕｃｔｉｖｅ ｃｏｕｐｌｅｄ ｐｌａｓｍａ ｒｅａｃｔｉｖｅ ｉｏｎ ｅｔｃｈｉｎｇ）のような乾式エッチング工程によって除去する。
しかしながら、このように乾式エッチングによって表面下損傷層を除去した場合、ポリシング加工工程からは確認できなかったスクラッチが半導体基板の表面に現われる。スクラッチは、表面下損傷層が選択的にエッチングされて線状に表面に現れたものである。
図３は、従来方法によってエッチングされた窒化ガリウム基板の表面粗さを測定した写真であり、図４は、従来方法によってエッチングされた窒化ガリウムの表面下損傷層を測定した写真である。前記と同様に表面粗さはＺｙｇｏ（登録商標）を利用して測定し、表面下損傷層はフォトルミネッセンスを利用して測定した。図３及び図４を参照すると、乾式エッチングによって窒化ガリウム基板から表面下損傷層は除去されたものの、窒化ガリウム基板の表面にスクラッチが現われたことが分かる。
このようなスクラッチは、半導体基板の表面粗さを悪化させ、このような半導体基板を利用して半導体素子を製造した場合、半導体素子の製造のためのエピ（ｅｐｉ）の際に低品質のエピ層が蒸着され、半導体素子の性能を劣化させるという問題を生じさせる。
本発明は、上述したような従来技術の問題点を解決するためになされたものであって、その目的は、表面下損傷層の発生を防止する半導体基板の研磨方法及び半導体基板の研磨装置を提供することである。
このために、本発明は、半導体基板の表面に対してラッピングを施すラッピング段階、及びラッピングが施された前記半導体基板に対してポリシングを施すポリシング段階、を含み、前記ポリシング段階は、前記半導体基板とショアＤ硬度（ｓｈｏｒｅ Ｄ ｈａｒｄｎｅｓｓ）が６５以下の研磨パッドとの間に研磨材を含むスラリーを介在させて前記半導体基板を研磨することを特徴とする半導体基板の研磨方法を提供する。
ここで、前記ショアＤ硬度が６５以下の研磨パッドは、ポリウレタン材質からなるものであってよい。
そして、前記研磨材は、１００ｎｍ以下の平均粒径（Ｄ５０）を有するダイヤモンドであってよい。
また、前記ポリシング段階は、ラッピングが施された前記半導体基板の表面粗さＲａが２〜４Åになるように研磨することが好ましい。
また、前記半導体基板の研磨方法は、前記ポリシング段階の後、ポリシングが施された半導体基板から不純物を除去し乾燥する洗浄段階をさらに含んでいてよい。
そして、前記半導体基板は、ＧａＮ基板またはＳｉＣ基板であってよい。
また、本発明は、ショアＤ硬度が６５以下の研磨パッドが設けられている定盤と、研磨材を含む研磨スラリーを前記研磨パッドの表面に供給するスラリー供給部、及び前記定盤に対向して位置し、半導体基板を収容した状態で自転し前記半導体基板を前記研磨パッドに加圧・摺動する基板プレートと、を含むことを特徴とする半導体基板の研磨装置を提供する。
ここで、前記ショアＤ硬度が６５以下の研磨パッドは、ポリウレタン材質からなるものであってよい。
そして、前記基板プレートは、複数の半導体基板を収容していてよい。
本発明によれば、半導体基板の加工の際に発生する機械的エネルギーや衝撃エネルギーを吸収することで、表面下損傷層のない半導体基板を製造することができる。
また、優れた表面粗さを有する半導体基板を製造することができる。
さらには、半導体基板の研磨工程を削減することで、半導体基板の生産性を向上させることができる。
従来方法によってポリシングが施された窒化ガリウム基板の表面粗さを測定した写真である。 従来方法によってポリシングが施された窒化ガリウム基板に存在する表面下損傷層を測定した写真である。 従来方法によってエッチングされた窒化ガリウム基板の表面粗さを測定した写真である。 従来方法によってエッチングされた窒化ガリウムの表面下損傷層を測定した写真である。 本発明の一実施例に係る半導体基板の研磨方法の概略的なフローチャートである。 本発明の一実施例に従ってポリシングを施した窒化ガリウム基板の表面粗さを測定した写真である。 本発明の一実施例に従ってポリシングを施した窒化ガリウム基板の表面粗さを測定した写真である。 本発明の一実施例に従ってポリシングを施した窒化ガリウム基板の表面下損傷層を測定した写真である。 本発明の他の一実施例に係る半導体基板の研磨装置の概略的な構成図である。
以下、添付の図面を参照して本発明の実施例に係る半導体基板の研磨方法及び半導体基板の研磨装置について詳述する。
なお、本発明を説明するにあたって、関連公知機能あるいは構成についての具体的な説明が本発明の要旨を不要に曖昧にし得ると判断された場合、その詳細な説明は省略することにする。
図５は、本発明の一実施例に係る半導体基板の研磨方法の概略的なフローチャートである。
図５を参照すると、本発明に係る半導体基板の研磨方法は、ラッピング段階、ポリシング段階を含んでなるものであってよい。
半導体基板を研磨するために、先ず、半導体基板を所定の厚さに研磨しながら平坦化するラッピングを施す（Ｓ１００）。
半導体基板は、ＧａＮ基板またはＳｉＣ基板などの半導体素子用基板として使用され得る各種の基板であってよい。
ラッピングは、大きな粒径を有する研磨材（ａｂｒａｓｉｖｅ）、好ましくは、６〜９μｍの粒径を有する研磨材と、粘増成分、分散成分、防錆成分、潤滑成分などが含有された分散材が含まれたスラリーを使用して、半導体基板を高速で均一に研磨することで行なわれる。
半導体基板に対してラッピングを施すと、上述したように半導体基板に表面下損傷層が発生する。
次いで、ラッピングによって発生した表面下損傷層を除去し且つ半導体基板の表面を鏡面化するために、ラッピングが施された半導体基板に対してポリシングを施す（Ｓ２００）。
ポリシングは、半導体基板の表面粗さＲａが２〜４Åになるまで行なわれてよい。
ポリシングは、ショアＤ硬度６５以下の研磨パッドと研磨材を含むスラリーを用いて行われる。
ショアＤ硬度が６５以下の研磨パッドは、軟質のポリウレタン材質からなるものであってよい。
研磨材は、１００ｎｍ以下の平均粒径（Ｄ５０）を有するダイヤモンドであることが好ましい。
このように、ショアＤ硬度が６５以下の軟質の研磨パッドを利用してラッピングが施された半導体基板をポリシング加工することで、ポリシング加工によって半導体基板に表面下損傷層が発生することを防止し、且つ優れた表面粗さを有することができる。
すなわち、上述したように硬質の金属性研磨パッドを利用してポリシング加工を施した場合、加工過程で発生する機械的エネルギーや衝撃エネルギーが半導体基板に直接的に伝達されることで、半導体基板に表面下損傷層を発生させるのに対し、本発明の場合、ショアＤ硬度が６５以下の軟質の研磨パッドを利用することで、軟質の研磨パッドが半導体基板のポリシング加工の際に発生する機械的エネルギーや衝撃エネルギーを吸収することで、エッチング工程を施すことなく表面下損傷層のない半導体基板を製造することができる。
図６及び図７は、本発明の一実施例に従って軟質の研磨パッド及びＤ５０を基準に１００ｎｍ以下のダイヤモンド研磨材を利用してポリシングを施した窒化ガリウム基板の表面粗さを測定した写真であり、図８は、表面下損傷層を測定した写真であり。図６の表面粗さは、Ｚｙｇｏ（登録商標）を利用して測定し、図８の表面下損傷層は、フォトルミネッセンスを利用して測定した。
図６ないし図８に示したように、本発明に従って半導体基板を研磨することで、表面下損傷層がなく、且つ、優れた表面粗さを有する半導体基板を製造することができる。
また、本発明に係る半導体基板の研磨方法は、ポリシング段階の後、洗浄剤によってポリシングが施された半導体基板から不純物を除去し乾燥する洗浄段階をさらに含んでいてよい。
本発明に関する上述した説明では、半導体基板の研磨加工速度を考慮して、ポリシング加工段階のみにおいてはショアＤ硬度が６５以下の研磨パッドを使用すると説明したが、前記研磨パッドは、ラッピング段階から使用してもよい。
図９は、本発明の他の一実施例に係る半導体基板の研磨装置の概略的な構成図である。
図９を参照すると、本発明に係る半導体基板の研磨装置は、上面にショアＤ硬度が６５以下の研磨パッド１１０が設けられている定盤１００と、研磨材を含むスラリーを研磨パッド表面に供給するスラリー供給部（図示せず）、及び定盤１００に対向して位置し、半導体基板１０を収容した状態で自転して半導体基板１０を研磨パッド１１０に加圧・摺動する基板プレート２００と、を含んで構成されていてよい。定盤１００の上方に配設された回転ホルダー３００は、軸３１０によって上・下動及び回動をするように構成される。
基板プレート２００と半導体基板１０は、ワックス（ｗａｘ）のような粘着手段によって付着される。
ここで、ショアＤ硬度が６５以下の研磨パッドは、ポリウレタン材質からなるものであってよい。
このように、軟質の研磨パッドを具備した研磨装置によって半導体基板を研磨することで、研磨過程中に発生する機械的エネルギーや衝撃エネルギーから半導体基板を保護して、半導体基板への表面下損傷層の発生を防止することができる。
また、本発明に係る半導体基板の研磨装置は、基板プレートが複数の半導体基板を収容して、複数枚の半導体基板を同時に研磨することができる。
以上のように、本発明を限定された実施例や図面によって説明したが、本発明は前記実施例によって限定されるものではなく、本発明の属する分野における通常の知識を有する者ならば、かかる記載から種々の修正及び変形が可能である。
したがって、本発明の範囲は、上述した実施例に限定されて決められるものではなく、特許請求の範囲だけでなく特許請求の範囲と均等なものなどによって決められるべきである。
１０ 半導体基板
１００ 定盤
１１０ 研磨パッド
２００ 基板プレート
３００ 回転ホルダー
３１０ 軸

Claims (9)

  1. 半導体基板の表面に対してラッピングを施すラッピング段階、及び
    ラッピングが施された前記半導体基板に対してポリシングを施すポリシング段階、を含み、
    前記ポリシング段階は、前記半導体基板とショアＤ硬度が６５以下の研磨パッドとの間に研磨材を含むスラリーを介在させて前記半導体基板を研磨することを特徴とする半導体基板の研磨方法。
  2. 前記ショアＤ硬度が６５以下の研磨パッドは、ポリウレタン材質からなるものであることを特徴とする請求項１に記載の半導体基板の研磨方法。
  3. 前記研磨材は、１００ｎｍ以下の平均粒径（Ｄ５０）を有するダイヤモンドであることを特徴とする請求項１または２に記載の半導体基板の研磨方法。
  4. 前記ポリシング段階は、ラッピングが施された前記半導体基板の表面粗さＲａが２〜４Åになるように研磨することを特徴とする請求項１乃至３の何れか一項に記載の半導体基板の研磨方法。
  5. 前記半導体基板の研磨方法は、さらに、
    前記ポリシング段階の後、ポリシングが施された半導体基板から不純物を除去し乾燥する洗浄段階を含むことを特徴とする請求項１乃至４の何れか一項に記載の半導体基板の研磨方法。
  6. 前記半導体基板は、ＧａＮ基板またはＳｉＣ基板であることを特徴とする請求項１乃至５の何れか一項に記載の半導体基板の研磨方法。
  7. ショアＤ硬度が６５以下の研磨パッドが設けられている定盤と、
    研磨材を含む研磨スラリーを前記研磨パッドの表面に供給するスラリー供給部、及び
    前記定盤に対向して位置し、半導体基板を収容した状態で自転して前記半導体基板を前記研磨パッドに加圧・摺動する基板プレートと、
    を含むことを特徴とする半導体基板の研磨装置。
  8. 前記ショアＤ硬度が６５以下の研磨パッドは、ポリウレタン材質からなるものであることを特徴とする請求項７に記載の半導体基板の研磨装置。
  9. 前記基板プレートは、複数の半導体基板を収容することを特徴とする請求項７または８に記載の半導体基板の研磨装置。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017011100A (ja) * 2015-06-22 2017-01-12 パナソニック株式会社 半導体試料の結晶欠陥検出装置及び結晶欠陥検出方法

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103645078B (zh) * 2013-12-05 2016-01-20 广东工业大学 一种单晶半导体基片的截面快速制作及亚表面微裂纹检测方法
KR102198949B1 (ko) * 2019-02-28 2021-01-06 에임즈마이크론 주식회사 질화갈륨 기판의 가공 장치 및 가공 방법

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001508597A (ja) * 1996-11-20 2001-06-26 ノースロップ グラマン コーポレーション エピタキシャル成長用炭化珪素ウェーハ製造方法
JP2006310362A (ja) * 2005-04-26 2006-11-09 Sumitomo Electric Ind Ltd Ｉｉｉ族窒化物結晶の表面処理方法、ｉｉｉ族窒化物結晶基板、エピタキシャル層付ｉｉｉ族窒化物結晶基板および半導体デバイス
JP2007299979A (ja) * 2006-05-01 2007-11-15 Sumitomo Electric Ind Ltd Ｉｉｉ族窒化物結晶の表面処理方法およびｉｉｉ族窒化物結晶基板
JP2009182135A (ja) * 2008-01-30 2009-08-13 Sumitomo Electric Ind Ltd 化合物半導体基板の製造方法および化合物半導体基板
JP2010153782A (ja) * 2008-11-20 2010-07-08 Hitachi Chem Co Ltd 基板の研磨方法
WO2010105240A2 (en) * 2009-03-13 2010-09-16 Saint-Gobain Ceramics & Plastics, Inc. Chemical mechanical planarization using nanodiamond
WO2010138724A1 (en) * 2009-05-27 2010-12-02 Rogers Corporation Polishing pad, polyurethane layer therefor, and method of polishing a silicon wafer

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6402978B1 (en) * 1999-05-06 2002-06-11 Mpm Ltd. Magnetic polishing fluids for polishing metal substrates
KR100690098B1 (ko) * 1999-10-27 2007-03-08 신에쯔 한도타이 가부시키가이샤 반도체 웨이퍼의 연마방법 및 반도체 웨이퍼의 연마장치
US20040192172A1 (en) * 2001-06-14 2004-09-30 Dan Towery Oxidizing polishing slurries for low dielectric constant materials
JP2003100682A (ja) 2001-09-25 2003-04-04 Jsr Corp 半導体ウエハ用研磨パッド
AU2003225999A1 (en) * 2002-03-25 2003-10-13 Thomas West, Inc Smooth pads for cmp and polishing substrates
JP2005007520A (ja) * 2003-06-19 2005-01-13 Nihon Micro Coating Co Ltd 研磨パッド及びその製造方法並びに研磨方法
EP1498222B1 (en) * 2003-07-17 2014-12-17 JSR Corporation Chemical mechanical polishing pad and chemical mechanical polishing method
JP2006110665A (ja) * 2004-10-14 2006-04-27 Nihon Micro Coating Co Ltd 研磨パッド
JP4820108B2 (ja) * 2005-04-25 2011-11-24 コマツＮｔｃ株式会社 半導体ウエーハの製造方法およびワークのスライス方法ならびにそれらに用いられるワイヤソー
JP5060755B2 (ja) * 2006-09-29 2012-10-31 Ｓｕｍｃｏ Ｔｅｃｈｘｉｖ株式会社 半導体ウェハの粗研磨方法、及び半導体ウェハの研磨装置
WO2010038706A1 (ja) * 2008-10-01 2010-04-08 旭硝子株式会社 研磨液及び研磨方法
JP5393434B2 (ja) * 2008-12-26 2014-01-22 東洋ゴム工業株式会社 研磨パッド及びその製造方法
KR101209271B1 (ko) * 2009-08-21 2012-12-06 주식회사 엘지실트론 양면 연마 장치와 양면 연마 장치용 캐리어
JP5819076B2 (ja) * 2010-03-10 2015-11-18 株式会社フジミインコーポレーテッド 研磨用組成物
JP6291026B2 (ja) * 2013-03-15 2018-03-14 エコラボ ユーエスエー インコーポレイティド サファイアの表面を研磨する方法

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001508597A (ja) * 1996-11-20 2001-06-26 ノースロップ グラマン コーポレーション エピタキシャル成長用炭化珪素ウェーハ製造方法
JP2006310362A (ja) * 2005-04-26 2006-11-09 Sumitomo Electric Ind Ltd Ｉｉｉ族窒化物結晶の表面処理方法、ｉｉｉ族窒化物結晶基板、エピタキシャル層付ｉｉｉ族窒化物結晶基板および半導体デバイス
JP2007299979A (ja) * 2006-05-01 2007-11-15 Sumitomo Electric Ind Ltd Ｉｉｉ族窒化物結晶の表面処理方法およびｉｉｉ族窒化物結晶基板
JP2009182135A (ja) * 2008-01-30 2009-08-13 Sumitomo Electric Ind Ltd 化合物半導体基板の製造方法および化合物半導体基板
JP2010153782A (ja) * 2008-11-20 2010-07-08 Hitachi Chem Co Ltd 基板の研磨方法
WO2010105240A2 (en) * 2009-03-13 2010-09-16 Saint-Gobain Ceramics & Plastics, Inc. Chemical mechanical planarization using nanodiamond
WO2010138724A1 (en) * 2009-05-27 2010-12-02 Rogers Corporation Polishing pad, polyurethane layer therefor, and method of polishing a silicon wafer

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017011100A (ja) * 2015-06-22 2017-01-12 パナソニック株式会社 半導体試料の結晶欠陥検出装置及び結晶欠陥検出方法

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