JP5326823B2 - 配線基板およびそれを用いた電子部品の実装構造 - Google Patents
配線基板およびそれを用いた電子部品の実装構造 Download PDFInfo
- Publication number
- JP5326823B2 JP5326823B2 JP2009129022A JP2009129022A JP5326823B2 JP 5326823 B2 JP5326823 B2 JP 5326823B2 JP 2009129022 A JP2009129022 A JP 2009129022A JP 2009129022 A JP2009129022 A JP 2009129022A JP 5326823 B2 JP5326823 B2 JP 5326823B2
- Authority
- JP
- Japan
- Prior art keywords
- length
- region
- electronic component
- land
- wiring board
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
Description
本発明の第1実施形態について説明する。図1(a)は本実施形態における配線基板に第1電子部品をはんだ付けするときの斜視模式図、図1(b)は本実施形態における配線基板に第2電子部品をはんだ付けするときの斜視模式図であり、この図に基づいて説明する。
本実施形態の第2実施形態について説明する。本実施形態の配線基板10を用いた電子部品の実装構造は、第1実施形態に対して堰止手段15を変更したものであり、その他に関しては上記第1実施形態と同様であるためここでは説明を省略する。図3(a)は本実施形態における配線基板10に第1電子部品20をはんだ付けするときの斜視模式図、図3(b)は本実施形態における配線基板10に第2電子部品30をはんだ付けするときの斜視模式図である。
本実施形態の第3実施形態について説明する。本実施形態の配線基板10を用いた電子部品の実装構造は、第1実施形態に対して、第2電子部品30を変更すると共に、堰止手段15を変更したものであり、その他に関しては上記第1実施形態と同様であるためここでは説明を省略する。図4(a)は本実施形態における配線基板10に第1電子部品20をはんだ付けするときの斜視模式図、図4(b)は本実施形態における配線基板10に第2電子部品30をはんだ付けするときの斜視模式図である。また、図5(a)は配線基板10に第1電子部品20をはんだ付けしたときの上面レイアウト、図5(b)は配線基板10に第2電子部品30をはんだ付けしたときの上面レイアウトである。なお、図5は断面図ではないが、理解をしやすくするために第1、第2下面電極21、31にハッチングを施しており、点線で囲まれる領域がそれぞれ第1、第2下面電極21、31を示している。
上記第1〜3実施形態では、第1、第2電子部品20、30がそれぞれはんだ付けされる配線基板10およびそれを用いた電子部品の実装構造について説明したが、もちろん第1電子部品20のみを配線基板10にはんだ付けすることもできるし、第2電子部品30のみを配線基板10にはんだ付けすることもできる。
11 ランド
12 第1領域
13 第2領域
14 はんだペースト
15 堰止手段
20 第1電子部品
21 第1下面電極
30 第2電子部品
31 第2下面電極
Claims (9)
- 第1方向に配列された二つのランド(11)を複数組有し、前記第1方向に配列された二つの第1下面電極(21)を備えている第1電子部品(20)と、前記第1方向に配列され、前記第1方向と垂直な方向の第2方向の長さが前記第1下面電極(21)より短くされている二つの第2下面電極(31)を備え、前記第2下面電極(31)の間の前記第1方向の長さが前記第1下面電極(21)の間の前記第1方向の長さに一致する長さとされていると共に前記第1電子部品(20)と同一形状の第2電子部品(30)と、が異なる前記二つのランド(11)にそれぞれはんだ付けされる配線基板において、
前記ランド(11)は、第1領域(12)および第2領域(13)を備えており、前記第1下面電極(21)が前記第1領域(12)および前記第2領域(13)に配置されると共に、前記第2下面電極(31)が前記第1領域(12)のみに配置され、前記第1下面電極(21)を前記第1領域(12)および前記第2領域(13)にはんだ付けすると共に、前記第2下面電極(31)を前記第1領域(12)にはんだ付けするときに、前記第1領域(12)に配置されたはんだペースト(14)が前記第2領域(13)に濡れ広がることを抑制し、前記第2領域(13)に配置されたはんだペースト(14)が前記第1領域(12)に濡れ広がることを抑制する堰止手段(15)を前記第1領域(12)と前記第2領域(13)との間に備え、
前記ランド(11)のうち前記第2方向の長さは前記第1下面電極(21)のうち前記第2方向の長さに一致する長さとされており、
前記第1領域(12)のうち前記第2方向の長さは前記第2下面電極(31)のうち前記第2方向の長さに一致する長さとされ、
前記二つのランド(11)の間の前記第1方向の長さは前記第1、第2下面電極(21、31)の間の前記第1方向の長さに一致する長さとされており、
前記二つのランド(11)それぞれには、前記堰止手段(15)が、対向する前記ランド(11)に相対する一辺と反対側の一辺から前記相対する一辺に向かって配置されていることを特徴とする配線基板。 - 第1方向に配列された二つのランド(11)を有し、前記第1方向に配列された二つの第1下面電極(21)を備えている第1電子部品(20)と、前記第1方向に配列され、前記第1方向と垂直な方向の第2方向の長さが前記第1下面電極(21)より短くされている二つの第2下面電極(31)を備え、前記第2下面電極(31)の間の前記第1方向の長さが前記第1下面電極(21)の間の前記第1方向の長さに一致する長さとされていると共に前記第1電子部品(20)と同一形状の第2電子部品(30)と、のいずれか一方が前記二つのランド(11)にはんだ付けされる配線基板において、
前記ランド(11)は、第1領域(12)および第2領域(13)を備えており、前記第1下面電極(21)が前記第1領域(12)および前記第2領域(13)に配置され、または前記第2下面電極(31)が前記第1領域(12)に配置され、前記第1下面電極(21)を前記第1領域(12)および前記第2領域(13)にはんだ付けするとき、または前記第2下面電極(31)を前記第1領域(12)にはんだ付けするときに、前記第1領域(12)に配置されたはんだペースト(14)が前記第2領域(13)に濡れ広がることを抑制し、前記第2領域(13)に配置されたはんだペースト(14)が前記第1領域(12)に濡れ広がることを抑制する堰止手段(15)を前記第1領域(12)と前記第2領域(13)との間に備え、
前記ランド(11)のうち前記第2方向の長さは前記第1下面電極(21)のうち前記第2方向の長さに一致する長さとされており、
前記第1領域(12)のうち前記第2方向の長さは前記第2下面電極(31)のうち前記第2方向の長さに一致する長さとされ、
前記二つのランド(11)の間の前記第1方向の長さは前記第1、第2下面電極(21、31)の間の前記第1方向の長さに一致する長さとされており、
前記二つのランド(11)それぞれには、前記堰止手段(15)が、対向する前記ランド(11)に相対する一辺と反対側の一辺から前記相対する一辺に向かって配置されていることを特徴とする配線基板。 - 前記ランド(11)には、前記第1電子部品(20)または前記第2電子部品(30)がはんだ付けされた際に、前記ランド(11)の法線方向から目視したとき、当該第1、第2電子部品(20、30)から突出する突出部(16)が備えられていることを特徴とする請求項1または2に記載の配線基板。
- 前記ランド(11)は、二つの前記第2領域(13)を備えていると共に、前記第1、第2領域(12、13)が前記第2方向に配列され、前記第1領域(12)が前記第2領域(13)に挟まれていることを特徴とする請求項1ないし3のいずれか1つに記載の配線基板。
- 前記堰止手段(15)は、前記ランド(11)に形成されたスリット、または前記ランド(11)上に配置された膜であることを特徴とする請求項1ないし4のいずれか1つに記載の配線基板。
- 前記堰止手段(15)は、前記ランド(11)に形成された複数の穴、または前記ランド(11)上に配置された複数の膜により構成されており、
前記穴および前記膜の表面形状は、円形、三角形、正方形、長方形またはひし形のいずれかとされていることを特徴とする請求項1ないし5のいずれか1つに記載の配線基板。 - 前記第2電子部品(30)は、中心点に対して第2下面電極(31)が点対称に備えられており、
前記二つのランド(11)は、ランド(11)の間の中心点に対して点対称とされていることを特徴とする請求項1ないし6のいずれか1つに記載の配線基板。 - 請求項1に記載の配線基板と、前記第1、第2電子部品(20、30)とがはんだ付けされていることを特徴とする電子部品の実装構造。
- 請求項2に記載の配線基板と、前記第1、第2電子部品(20、30)のいずれか一方がはんだ付けされていることを特徴とする電子部品の実装構造。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009129022A JP5326823B2 (ja) | 2009-05-28 | 2009-05-28 | 配線基板およびそれを用いた電子部品の実装構造 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009129022A JP5326823B2 (ja) | 2009-05-28 | 2009-05-28 | 配線基板およびそれを用いた電子部品の実装構造 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2010278213A JP2010278213A (ja) | 2010-12-09 |
JP5326823B2 true JP5326823B2 (ja) | 2013-10-30 |
Family
ID=43424910
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2009129022A Active JP5326823B2 (ja) | 2009-05-28 | 2009-05-28 | 配線基板およびそれを用いた電子部品の実装構造 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5326823B2 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP6694311B2 (ja) * | 2016-03-31 | 2020-05-13 | Fdk株式会社 | プリント配線基板 |
JP6402148B2 (ja) * | 2016-08-31 | 2018-10-10 | 株式会社タムラ製作所 | はんだ組成物および電子基板 |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0983116A (ja) * | 1995-09-11 | 1997-03-28 | Fujitsu Ltd | プリント配線基板 |
JPH09331146A (ja) * | 1996-06-12 | 1997-12-22 | Saitama Nippon Denki Kk | 汎用表面実装部品ランド |
JP2001057467A (ja) * | 1999-08-18 | 2001-02-27 | Sony Corp | プリント配線基板 |
JP2004014606A (ja) * | 2002-06-04 | 2004-01-15 | Nippon Mektron Ltd | 回路基板のランド及びその形成法 |
-
2009
- 2009-05-28 JP JP2009129022A patent/JP5326823B2/ja active Active
Also Published As
Publication number | Publication date |
---|---|
JP2010278213A (ja) | 2010-12-09 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2015135906A (ja) | プリント配線板および情報処理装置 | |
JP5326823B2 (ja) | 配線基板およびそれを用いた電子部品の実装構造 | |
JP5192984B2 (ja) | チップ部品の実装方法及びチップ部品を搭載した基板モジュール | |
JP7441613B2 (ja) | 高密度実装モジュール | |
WO2019012849A1 (ja) | 電子回路基板 | |
JP2007201356A (ja) | シールドの実装方法 | |
JP2016178150A (ja) | プリント基板および実装方法 | |
JP2010258178A (ja) | 回路基板への電子部品の実装構造、および実装方法 | |
JP2017033698A (ja) | コネクタ | |
JP2016004986A (ja) | プリント配線基板の半田ランド | |
JP2008041848A (ja) | 半田付け構造 | |
JP2012199347A (ja) | プリント配線板 | |
JP6694311B2 (ja) | プリント配線基板 | |
JP4844260B2 (ja) | 電子部品およびその製造方法 | |
JP6982755B2 (ja) | プリント回路基板及びプリント回路装置 | |
JP2010258177A (ja) | 回路基板への電子部品の実装構造、および実装方法 | |
KR101851455B1 (ko) | 인쇄회로기판, 인쇄회로기판의 제조 방법 및 전자부품 패키지 | |
JP2021019153A (ja) | 配線基板、モジュール及びその製造方法 | |
JP3124191U (ja) | 実装位置ずれ阻止構造を有するプリント配線板 | |
JP2013098364A (ja) | モジュール部品およびそれに用いられる配線基板 | |
JP2006041442A (ja) | セラミック回路基板 | |
JP2019165085A (ja) | 電子部品の製造方法および導電性接続材マスク | |
JP2011086684A (ja) | 回路パターン | |
JP2011159857A (ja) | 電子装置の製造方法 | |
JP2008091743A (ja) | 電子回路基板 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20110927 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20121019 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20121023 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20121220 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20130625 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20130708 |
|
R151 | Written notification of patent or utility model registration |
Ref document number: 5326823 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R151 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |