JP5324652B2 - メモリ装置およびエラー制御コード復号化方法 - Google Patents
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Description
ECCデコーダを含むメモリ装置が下記の説明によって開示される。
図1を参照すれば、メモリ装置100は、メモリセルアレイ110、デコーダ120、および制御部130を含む。
図2を参照すれば、横軸はメモリセルの閾値電圧、縦軸は閾値電圧を有するメモリセルの数を表す。
図3を参照すれば、メモリ装置300は、メモリセルアレイ310、制御部320、内部デコーダ330、および外部デコーダ340を含む。
内部デコーダ330は、メモリセルアレイ310から読み出したデータを1回硬判定復号化して内部出力データを生成してもよい。
図4を参照すれば、ECC復号化方法化は入力データを硬判定復号化して硬判定復号化データを生成する(S410)。
110 メモリセルアレイ
120 デコーダ
130 制御部
300 メモリ装置
310 メモリセルアレイ
320 制御部
330 内部デコーダ
340 外部デコーダ
Claims (16)
- メモリセルアレイと、
前記メモリセルアレイから第1読み出し技法で読み出した第1データを硬判定復号化して出力データおよび前記出力データのエラー情報を生成する第1デコーダと、
前記エラー情報に基づいて前記出力データのエラー比率を判定し、前記エラー比率に応じて軟判定復号化のための追加読み出し命令を前記メモリセルアレイに送信するか否かを決定する制御部と、
を含み、
前記制御部は、前記エラー比率が目標のエラー比率よりも大きければ前記追加読み出し命令を前記メモリセルアレイに送信し、
前記メモリセルアレイは、前記追加読み出し命令を受信すれば前記メモリセルアレイから第2読み出し技法で読み出した第2データを前記第1デコーダに送信し、
前記第1デコーダは、前記第2データを軟判定復号化して前記出力データを更新し、
前記メモリセルアレイは、前記第1読み出し技法よりも前記第2読み出し技法で更に多い数の読み出し電圧レベルを設定し、
前記メモリセルは、前記設定された複数の読み出し電圧レベルを用いて前記第2読み出し技法で前記第2データを読み出すことを特徴とするメモリ装置。 - 前記制御部は、前記硬判定復号化または前記軟判定復号化のうちのいずれか1つを行うようにする制御信号を前記第1デコーダに送信することを特徴とする請求項1に記載のメモリ装置。
- 前記第1デコーダは、
前記第1データを硬判定復号化して硬判定出力データを生成する硬判定デコーダと、
前記第2データを軟判定復号化して軟判定出力データを生成する軟判定デコーダと、
制御信号によって前記硬判定出力データおよび前記軟判定出力データのうちのいずれか1つを出力データに出力するマルチプレクスと、を含み、
前記制御部は、前記エラー比率に応じて前記制御信号を前記マルチプレクスに出力することを特徴とする請求項1に記載のメモリ装置。 - 前記制御部は、前記エラー比率が目標のエラー比率よりも大きくなければ、出力命令を前記第1デコーダに送信し、
前記第1デコーダは、前記出力命令を受信すれば、前記出力データを出力することを特徴とする請求項1に記載のメモリ装置。 - 前記追加読み出し命令は、前記エラー情報に基づいて読み出し電圧レベルを調整する命令であることを特徴とする請求項1に記載のメモリ装置。
- 前記エラー情報は、パリティチェック情報またはビット当たりエラー比率のうちの少なくとも1つであることを特徴とする請求項1に記載のメモリ装置。
- 前記第1デコーダは内部デコーダおよび外部デコーダを含み、
前記内部デコーダは、前記メモリセルアレイから読み出したデータを繰り返し内部復号化し、内部出力データおよび前記内部出力データのエラー情報を生成し、
前記外部デコーダは、前記外部復号化制御信号を受信すれば、前記内部出力データを外部復号化して出力信号を生成し、
前記制御部は、前記エラー情報に基づいて内部復号化制御信号および前記外部復号化制御信号を生成し、前記内部復号化制御信号を前記内部デコーダに送信し、
前記内部復号化制御信号は、前記内部復号化の繰り返しを中断するか否かおよび前記内部デコーダが硬判定復号化を行うか軟判定復号化を行うかを制御し、
前記外部復号化制御信号は、前記外部デコーダの外部復号化を開始するか否かを制御することを特徴とする請求項1に記載のメモリ装置。 - 前記制御部は、前記エラー情報に基づいて前記メモリセルアレイの読み出し電圧レベルを制御する読み出し制御信号を前記メモリセルアレイに送信することを特徴とする請求項7に記載のメモリ装置。
- 前記内部デコーダは、硬判定復号化を1回行い、繰り返された内部復号化の間に軟判定復号化を行うことを特徴とする請求項7に記載のメモリ装置。
- 前記制御部は、前記エラー情報からエラー比率を生成し、前記エラー比率が目標のエラー比率よりも大きければ、前記内部復号化を繰り返すように前記内部復号化制御信号を生成することを特徴とする請求項7に記載のメモリ装置。
- 前記制御部は、前記エラー情報からエラー比率を生成し、前記エラー比率が目標のエラー比率よりも大きくなければ、前記内部復号化の繰り返しを中断するように前記内部復号化制御信号を生成し、前記外部復号化を開始するように前記外部復号化制御信号を生成することを特徴とする請求項7に記載のメモリ装置。
- 前記メモリセルアレイはマルチビットセルアレイを含み、
前記第1デコーダは前記マルチビットセルアレイから読み出したデータを軟判定復号化し、
前記第1デコーダは、前記読み出したデータの各ページを前記硬判定復号化される順に出力することを特徴とする請求項1に記載のメモリ装置。 - 軟判定復号化を行う第2デコーダをさらに含み、
前記制御部は、前記第1デコーダの出力および前記第2デコーダの出力の少なくとも1つのパリティをチェックし、ビットエラー比率をモニタリングした結果に基づいて前記第1デコーダの出力および前記第2デコーダの出力のうちのいずれか1つを選択することを特徴とする請求項1に記載のメモリ装置。 - 第1入力データを硬判定復号化して硬判定復号化データを生成するステップと、
前記硬判定復号化データのエラー比率および目標のエラー比率を比較するステップと、
前記比較に応じて前記第1入力データを追加的に軟判定復号化をするか否かを決定するステップと、
前記メモリセルアレイから読み出したデータを前記第1入力データに生成するステップと、
前記比較に応じて前記第1入力データを追加的に軟判定復号化するように決定されれば、前記メモリセルアレイの読み出し電圧を複数に調整するステップと、
前記調整された複数の読み出し電圧を用いて前記メモリセルアレイから読み出したデータを軟判定復号化するステップと、
を含むことを特徴とするエラー制御コード復号化方法。 - 前記比較に応じて前記第1入力データを追加的に軟判定復号化するように決定されれば、追加的に第2入力データが入力されて前記入力データを更新するステップと、
前記更新された第1入力データを軟判定復号化して軟判定復号化データを生成するステップと、
前記軟判定復号化データのエラー比率と前記目標のエラー比率とを比較して軟判定比較の結果を生成するステップと、
前記軟判定比較の結果に応じて前記更新された入力データに対する軟判定復号化を継続して行うか否かを決定するステップと、
をさらに含むことを特徴とする請求項14に記載のエラー制御コード復号化方法。 - 前記比較に応じて前記第1入力データを追加的に軟判定復号化しないように決定されれば、前記硬判定復号化データを外部復号化して出力データを生成するステップをさらに含むことを特徴とする請求項14に記載のエラー制御コード復号化方法。
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