JP5318862B2 - 架橋粒子構造を有する多結晶シリコン薄膜トランジスタ - Google Patents

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Description

本発明は、ガラス基板上の高性能で、均一性が高く、信頼性が高い、低温多結晶薄膜装置を形成する方法およびシステムに関する。
［関連出願の相互参照］本発明は、本明細書において参照として組み込まれている米国仮出願第６０/９２９，３３８号からの優先権を主張する。
以下の各段落には幾つかの論議結果が含まれ、上記論議結果は本願において開示される革新的な技術によって説明され、上記各段落における実際の、または提案される、または実現し得る各アプローチについての上記論議結果の何れも、上記各アプローチが従来技術であるということを示すものではない。
テレビおよびコンピュータスクリーンにおいて用いられるような表示装置は、アクティブマトリックス駆動技術を用いた高品質の薄型ディスプレイへと急速に進化している。液晶表示（ＬＣＤ）、有機発光ダイオード（ＯＬＥＤ）、電子インクなど、最新の表示技術は全て、アクティブマトリックス駆動の恩恵を受けている。
アクティブマトリックス駆動は、クロストークを著しく低減しつつ、フルカラーおよび高解像度の実現を可能とする。アクティブマトリックス駆動ディスプレイの不可欠な鍵（キー）となる技術は、たいていはガラスである平坦な基板上に薄膜トランジスタ（ＴＦＴ）を形成することである。
従来のアクティブマトリックスディスプレイでは、アモルファスシリコン（ａ−Ｓｉ）を用いてＴＦＴを形成する。これは、大面積のガラス基板における低処理温度と低製造コストのためである。最近、多結晶シリコン（ｐｏｌｙ−Ｓｉ）が、高解像度の液晶表示の形成に用いられつつある。Ｐｏｌｙ−Ｓｉは、また、ガラス基板上にＴＦＴと同様に回路を集積して形成できるという長所を有する。Ｐｏｌｙ−Ｓｉは、また、画素におけるより大きな開口率をもたらし得るものであり、光利用効果を高め、ディスプレイの消費電力を低減する。多くの電流を必要とするアプリケーションについて、Ｓｉは適切ではなく、ｐｏｌｙ−Ｓｉが依然として必要とされている。
ｐｏｌｙ−ＳｉＴＦＴアクティブマトリックス表示パネルの工業的製造を実現するために、ｐｏｌｙ−Ｓｉ膜の非常に高い品質が必要である。高品質なｐｏｌｙ−Ｓｉ膜は、低温度処理の要件を満たす必要があり、これにより、大面積ガラス基板、低製造コスト、安定した製造プロセス、高性能、均一な特性、およびｐｏｌｙ−ＳｉＴＦＴの高い信頼性を実現することができる。
高温ｐｏｌｙ−Ｓｉ技術は、高性能ＴＦＴを実現するために用いることができるが、これは市販のディスプレイパネルに用いる普通のガラス基板に適用することはできない。低温ｐｏｌｙ−Ｓｉ（ＬＴＰＳ）は、このような場合に用いなければならない。３つのＬＴＰＳ技術があり、それは以下のとおりである。（１）長時間にわたる６００℃でのアニーリングによる固相結晶化（ＳＰＣ）。（２）エキシマレーザ結晶化（ＥＬＣ）またはフラッシュランプアニーリング。（３）金属誘起結晶化（ＭＩＣ）およびＭＩＣに関連する変形版。ＥＬＣは、最高の結果をもたらすが、高価である。ＳＰＣは、それほどコストはかからないが、時間がかかる。これらの技術のいずれもが、上記したような低コストで高性能という全ての要件を満たすことはできない。
全ての多結晶薄膜材料に共通することは、膜の粒子が、サイズ、結晶配向性、および形状において本質的にランダムに分散されていることである。粒子境界は、また、たいていは、良好なＴＦＴの形成には不利である。この多結晶薄膜がＴＦＴにおける活性層として用いられるとき、その電気的特性は、活性チャンネルにどれだけ多くの粒子および粒子境界が存在するかによる。
全ての既存の技術に共通する問題は、予想し得ないパターンでＴＦＴ活性チャンネル内の多くの粒子を形成してしまうことである。粒子の分散はランダムであり、ＴＦＴの電気的特性は基板を横切って幾分不均一になってしまう。電気的特性の広い分散は、表示性能にとって不利であり、ムラ不良および不均一な輝度などといった問題を起こす。
多結晶薄膜トランジスタの粒子はランダムなネットワークを形成する。上記ランダムなネットワークの形成は、有機半導体同様、シリコン、ゲルマニウム、シリコンゲルマニウム合金、III−Ｖ族化合物半導体などのあらゆる半導体材料に当てはまることである。粒子の内側での導電は、結晶物質とほとんど同じであり、粒子境界を横切る導電はより乏しく、移動性の全体的な損失と電圧閾値の上昇を招く。このような多結晶薄膜からなる薄膜トランジスタ（ＴＦＴ）の活性チャンネルに内側では、粒子構造は、ほとんど２次元ランダムネットワークである。ランダム性およびその結果として起こる可変電気伝導が、表示性能および画質に悪い影響を与える。
典型的なｐｏｌｙ−Ｓｉ構造の図１ａに示すように、低温ｐｏｌｙ−Ｓｉ膜１０１は粒子１０２を有する。隣り合う粒子１０２の間には明らかな粒子境界１０３がある。各粒子１０２は、長さ数十ナノメータから数ミクロンあり、それが１つの結晶と考えられる。転位による多くの欠陥、積み重ね不良およびダングリングボンドは粒子境界１０３に分散されている。異なる生成方法により、低温ｐｏｌｙ−Ｓｉ膜１０１の内側の粒子１０２は、ランダムに分散されるか、または、一定の配向状態に置かれる。
従来の低温ｐｏｌｙ−Ｓｉ膜１０１について、図１（ｂ）に示すように、粒子境界１０３には深刻な欠点がある。粒子境界１０３における深刻な欠点は、高バリア電位１０４をもたらす。方向キャリア１０５の移動に対して垂直なバリア電位１０４（または斜めのバリア電位の垂直成分）は、初期状態およびキャリアの能力に影響を及ぼす。
この低温ｐｏｌｙ−Ｓｉ膜１０１上に形成される薄膜トランジスタのため、閾値電圧および電界効果移動度は、粒子境界バリア電位１０４によって限定される。接続領域において分散される粒子境界１０３は、また、高い逆ゲート電圧がＴＦＴに印加されるときに大きな漏れ電流を引き起こす。
粒子境界１０３を改良する（つまり、粒子境界バリア電位１０４を低減する）効果的方法は、９００℃〜１１００℃で低温ｐｏｌｙ−Ｓｉ上にて他の後アニーリングを行うこと（特許文献１および特許文献２を参照）、または、エキシマレーザまたはフラッシュランプでｐｏｌｙ−Ｓｉ１０１を照射することである（特許文献３および特許文献４を参照）。後アニーリングまたは照射の後、低温ｐｏｌｙ−Ｓｉ膜１０１を、図２（ａ）に示すように、後アニーリングを行ったｐｏｌｙ−Ｓｉ膜２０１へと変化させる。
図２（ａ）は、アニールされたＥＬＣ低温ｐｏｌｙ−Ｓｉ膜２０１を示し、図１（ｂ）に示すバリア電位分布に対応する概略図である。通常、粒子２０２の内側は基本的に元の粒子１０２と同じである。後アニーリングおよび照射は、粒子境界２０３を著しく改良する。同時に、図２（ｂ）に示す粒子境界電位２０４は著しく低下する。キャリア２０５の移動度は、また、著しく改善される。
後アニーリングを行った、または、照射を行ったｐｏｌｙ−Ｓｉ２０１膜をＴＦＴの活性層として適用することによって、電界効果移動度を著しく向上させ、従来のｐｏｌｙ−ＳｉＴＦＴと比べて、ＴＦＴにおける閾値電圧および漏れ電流を低減する。しかしながら、この技術にはまだ幾つかの限界がある。後アニーリングの温度は約９００℃〜１１００℃であり、これは市販のディスプレイパネルにおいて用いられる通常のガラス基板には印加できるものではない。石英または幾つかの他の耐高温物質のみが基板として用いることができ、そうするとディスプレイのサイズの限定やパネルのコスト上昇を招来する。
低温ｐｏｌｙ−Ｓｉ膜１０１をエキシマレーザやフラッシュランプにて後アニーリングする方法は、良好な移動度が得られる。しかし、上記方法はコストが高くつく。さらに、エキシマレーザアニーリングは、不均一なレーザビームのため、結果として不均一な薄膜をもたらしてしまうことは周知である。さらに、ＬＴＰＳの後アニーリングは、Ｓｉの直接アニーリングよりも複雑である。
粒子境界１０３（すなわち、粒子境界バリア電位１０４）における衝撃を低減する他の効果的な方法は、少量の不純物を内在するＬＩＰＳに注入し、図３（ａ）に示すように、低濃度のｐ型またはｎ型ｐｏｌｙ−Ｓｉに調節することである。この方法は、非特許文献１および非特許文献２に開示されている。
米国特許第６，２２５，１９７号公報（２００１年５月１日登録） 日本国特開２００１−２４４１９８号公報（２００１年９月７日公開） 米国特許出願公開第２００５／０４０４０２号公報（２００５年２月２４日公開） 日本国特開２００４−１７９１９５号公報（２００４年６月２４日公開）
"Ｈｉｇｈ−Ｐｅｒｆｏｒｍａｎｃｅ Ｐｏｌｙ−Ｓｉ ＴＦＴｓ Ｗｉｔｈ Ｍｕｌｔｉｐｌｅ Ｓｅｌｅｃｔｉｖｅｌｙ Ｄｏｐｅｄ Ｒｅｇｉｏｎｓ Ｉｎ Ｔｈｅ Ａｃｔｉｖｅ Ｌａｙｅｒ"（Ｍｉｎ−Ｃｈｅｏｌ Ｌｅｅ，Ｊｕｈｎ−ｓｕｋ Ｙｏｏ，Ｋｅｅ−Ｃｈａｎ Ｐａｒｋ，Ｓａｎｇ−Ｎｏｏｎ Ｊｕｎｇ，Ｍｉｎ−Ｋｏｏ Ｈａｎ，ａｎｄ Ｈｙｕｎ−Ｊａｅ Ｋｉｍ，２０００ Ｍａｔｅｒｉａｌｓ Ｒｅｓｅａｒｃｈ Ｓｏｃｉｅｔｙ） "Ａ Ｎｏｖｅｌ Ｐｏｌｙ−Ｓｉ ＴＦＴｓ ｗｉｔｈ Ｓｅｌｅｃｔｉｖｅｌｙ Ｄｏｐｅｄ Ｒｅｇｉｏｎｓ Ｆａｂｒｉｃａｔｅｄ ｂｙ Ｎｅｗ Ｅｘｃｉｍｅｒ Ｌａｓｅｒ Ａｎｎｅａｌｉｎｇ"（Ｍ．Ｃ．Ｌｅｅ，Ｊ．Ｈ．Ｊｅｏｎ．Ｉ．Ｈ．Ｓｏｎｇ，Ｋ．Ｃ．Ｐａｒｋ ａｎｄＭ．Ｋ．Ｈａｎ，ＳＩＤ ０１ Ｄｉｇｅｓｔ．ｐ．１２４６−１２４９）
低温ｐｏｌｙ−Ｓｉ膜３０１は、分散粒子３０２を含む。粒子境界３０３は、まだ、図３に示すように、高い粒子境界バリア電位３０４を有するが、低温ｐｏｌｙ−Ｓｉ膜３０１の低濃度でのドーピングのため上記電位は著しく低減されている。キャリア３０５の移動度は、また、低減されたバリア電位３０４のため、著しく向上している。
このように観察される電位の低減は、粒子３０２に不純物を注入することによって粒子境界のバリア電位３０４を下げる少量のイオン注入によって達成される。例えば、５×１０12アトム/ｃｍ2の量のイオンＢ+が低温ｐｏｌｙ−Ｓｉ１０１に注入されると、閾値電圧は数ボルト下げることができる。
しかしながら、ドーピング量の増加に伴い、漏れ電流が増加する。注入により、ある一定の範囲では閾値電圧を調節できるが、これは電界効果移動度に対してほとんど寄与しないし、漏れ電流の低減にもほとんど寄与しない。したがって、これは部分的な解決でしかない。
炉アニーリングは、６００℃以下の低温ｐｏｌｙ−Ｓｉを得るために一般的に用いられる方法である。これは、固相結晶化（ＳＰＣ）または金属誘起結晶化（ＭＩＣ）の場合に適用される。しかしながら、ＳＰＣおよびＭＩＣは、ＥＬＡ後アニーリングまたは高温後アニーリングを行ったｐｏｌｙ−Ｓｉで得られるものほどの高性能を有するＴＦＴを達成することはできない。
本技術において、我々は、低温ｐｏｌｙ−Ｓｉの炉アニーリングを利用し、高性能、高均一性、高安定性を備えるＴＦＴを実現した。この種類のＬＴＰＳ ＴＦＴの品質は、高温アニーリングまたはＥＬＡアニーリングによって得られるＬＴＰＳ ＴＦＴを同等に良好なものにできる。この新しい技術は、また、均一性を向上させるために、ＥＬＡまたはフラッシュランプアニーリングを行ったＴＦＴにも適用できる。
多結晶薄膜トランジスタの粒子は、有機半導体同様、シリコン、ゲルマニウム、シリコンゲルマニウム合金、III−Ｖ族化合物半導体などのあらゆる半導体材料からなる従来のＴＦＴにおいてランダムネットワークを形成する。粒子境界を横切る導電は、結晶物質よりも乏しく、移動度の全体的損失および電圧閾値の上昇を招く。このような多結晶薄膜からなる薄膜トランジスタ（ＴＦＴ）の活性チャンネルの内側では、粒子構造はほとんど２次元ランダムネットワークである。
本発明において、我々は、上記技術の全てで形成されるＴＦＴの特性を向上させる方法を開示する。閾値電圧、オン／オフ比、装置移動度、基板を横切る装置の均一性、サブ閾値スロープなどの重要な特性は、本発明を用いることによって向上できる。このような向上が低コストで達成でき、これにより安価で、高性能なＬＰＴＳ ＴＦＴを実現化する。
本願は、ＴＦＴ活性チャンネルにおいて形成される粒子構造を横切るｐｏｌｙ−Ｓｉ膜を通過する電流フローを向上するために横断方向の導電性バンド（“ブリッジ”）を有するｐｏｌｙ−Ｓｉ ＴＦＴ膜を、作製、形成する方法およびシステムを開示する。これらのブリッジは、チャンネルの幅を横切る電流密度をより均等にするだけでなく、電流が粒子の各境界をバイパスできるように各粒子間の接続の提供も行う。
開示の革新的技術は、様々な各実施形態で、少なくとも以下の長所の１つ以上を示す。
・電気的性能の向上
・電界効果移動度の向上
・電流オンフローにおける均一性の向上
・コストの削減
・閾値電圧および漏れ電流の低減
・粒子移動度におけるランダム性の低減および粒子境界抵抗の低減
・“オン”状態におけるバリア電位の低減とキャリア移動度の向上
・“オフ”状態における漏れ電流の低減
開示される革新的技術は、添付の図面を参照して説明され、本発明の重要なサンプルとしての実施形態を示し、参照として本明細書に組み入れられる。
低温ｐｏｌｙ−Ｓｉフィルムの概略図である。 図１（ａ）のバリア電位に対応するグラフである。 アニーリングされたＥＬＣ低温ｐｏｌｙ−Ｓｉ膜の概略図である。 図２（ａ）のバリア電位に対応するグラフである。 低濃度にてドープされた低温ｐｏｌｙ−Ｓｉ膜の概略図である。 図３（ａ）のバリア電位に対応するグラフである。 架橋粒子構造ｐｏｌｙ−Ｓｉ膜の概略図である。 図４（ａ）のバリア電位分布に対応するグラフである。 図４（ａ）のバリア電位分布に対応するグラフである。 ガラス基板上に堆積するｐｏｌｙ−Ｓｉ膜の形成を示す断面図である。 マスクまたはフォトレジストを通して行うイオン注入を用いて架橋粒子構造を形成する１つの方法を示す断面図である。 多結晶薄膜における直接集中イオンビーム走査を用いて架橋粒子構造を形成する１つの方法を示す断面図である。 低温ｐｏｐｌｙ−Ｓｉ薄膜トランジスタの活性島状部分の形成を示す概略的断面図である。 低温ｐｏｌｙ−Ｓｉ薄膜トランジスタのゲート絶縁層およびゲート電極の形成を示す断面図である。 低温ｐｏｌｙ−Ｓｉ薄膜トランジスタのソースおよびドレイン注入の概略図である。 低温ｐｏｌｙ−Ｓｉ薄膜トランジスタにおける金属電極の形成を示す断面図である。 架橋粒子構造を有する、また、架橋粒子構造を有さない、ＭＩＣ低温ｐｏｌｙ−ＳｉＴＦＴにおける移動Ｉｄ−Ｖｇ曲線および電界効果移動度（プレ）を示すグラフである。
本願の多くの革新的示唆は、ここで好ましい実施形態（例示であって限定ではない）を特に参照しながら説明する。
開示の発明の一つは、導電性バンドまたは線を用いてＴＦＴの活性チャンネルの内側の各粒子を架橋することである。各粒子は、図１〜３に示すようにランダムに分散されている。電流フローの方向を横切って直交方向に移動する方向に、各導電性バンドまたは各導電性線を、各粒子を横切る、つまり横断する方向に形成することによって、ＴＦＴの性能は著しく向上させることができる。
基本的に、前述の２Ｄネットワークは、各導電性バンドまたは各導電性線の形成によって、擬似１Ｄネットワークに変化する。図４（ａ）を簡単に参照すると、各導電性線によって、電流フローに対して直交する方向にて電流の流れを容易に得ることができる。各粒子境界の影響は、上記各導電性線によって減じられ、上記各導電性線は、各粒子を横切る各ブリッジとして見なし得る。上記各ブリッジの構造は、架橋（ＢＧ）構造として規定される。しかしながら、他の名前も同様に使用され、例えば、ゼブラドーピング、ラインドーピング、およびデルタドーピング構造などがそうである。
架橋構造は、粒子境界を横切る導電性線を用いることによって粒子の効果を低減する。これらの線やブリッジは、図４（ａ）に示すように、チャンネルを交差するようにドープすることによって形成される。これらのブリッジは自由に存在し、ソースおよびドレインに接続されていない。ドーピングはどちらの極性でもあり得ることを注意しなければならず、ｎおよびｐ型ドーパントの両方を用いてもよい。
線と線との間の空間は充分に小さくなければならない。粒子を効果的に架橋するために、空間は粒子サイズよりも小さくなくてはならない。より大きな空間を使用することもできるが、効果は低減する。
漏れ電流の低減、活性チャンネルにおけるオン電流の上昇、または多くの直列のｐ−ｎ接合点からゲートを形成することなど、ドーピングによって導電性チャンネルを形成することから他の利点が得られる。例えば、ＴＦＴがｎ−チャンネルＴＦＴである場合、ソースドレインはｎ＋ドープされる。ブリッジや導電性線もまたｎ−ドープされる場合、ゲートは、ゼロまたはマイナスゲート電圧の場合のために、一連のｐ−ｎ接合点を形成する。漏れ電流は、従来のＴＦＴの場合と同様に、単一ｐ−ｎ接合点の場合より確実に小さい。
本発明の示唆には、図４（ａ）に示すような横断方向パターンを有するｐｏｌｙ−Ｓｉ活性チャンネルドーピングが含まれる。ドーパントは、誘起チャンネル反転層と同じ極性を有する必要がある。上記チャンネル内の粒子は、電流フローの方向に対し、直交する方向に架橋される。
横断方向ドープ領域は、数ナノメータから数百ナノメータの幅を有し得る。電流は、効果的チャンネルが短いので、従来のＴＦＴの場合より大きい。ゲート電圧が印加されない場合、ソース−ドレインのバイアスは、基本的に、従来のＴＦＴ同様の一つのｐ−ｎ接合点のかわりに、多くのｐ−ｎ接合点と向き合う。したがって、漏れ電流は、大幅に低減される。
横断方向ドープ領域の間におけるチャンネルが短く、従来のＴＦＴよりも少量の粒子を有するため、オン電流の均一性はまた著しく向上される。したがって、粒子移動度のランダム性と粒子境界の抵抗（電気抵抗）は低減され、ＴＦＴの電気的特性の均一性がより良くなる。
ｐｏｌｙ−Ｓｉ活性チャンネルのドーピングは、イオン注入によって達成され得る。これはソースドレインのイオン注入と同様である。交差してドープされている領域は、ナノメータの幅の線からなっている。これらの線は互いに接触せず、他のいかなる電極とも接触をしない。これらは浮いた状態で、その唯一の機能は電流フローの方向に粒子を架橋することである。この架橋は基本的に、粒子境界の抵抗を低減し、粒子境界の抵抗の影響を低減する。ブリッジによって覆われる方向の各粒子は、互いに電気的にショートしているものと考え得る。
幾つかの実施形態（全てではないが）では、開示された思想は、電流フローの方向に垂直に構成された導電性線またはバンドを用いて粒子構造を架橋するために用いられる。
第１の好ましい実施形態では、架橋多結晶薄膜がまず形成される。この架橋薄膜は、多くの導電性線を多結晶薄膜の上に製造することで形成される。出発多結晶薄膜は、多くの方法によって形成される。例えば、それらは固体結晶化（ＳＰＣ）によって、エキシマレーザ結晶化（ＥＬＣ），またはアモルファス薄膜の金属誘起結晶化（ＭＩＣ）によって形成され得る。
多結晶薄膜の上に形成された各導電性線は、細く、互いに非常に近くなければならない。上記線の幅および間隔は、結晶粒子のサイズと比較して対応し得るものでなければならない。各導電性線は互いに接触してはならず、後の加工のために全多結晶薄膜を覆わなければならない。これらの線が途切れて、連続でないものであってもよく、ここで言う線という用語は破断線も連続した線も含む。各導電性線の主な機能は、電流フローの方向に垂直な方向で粒子を架橋することである。各導電性線に沿った電流フロ−は重要な問題ではない。
図４（ａ）は、架橋構造ｐｏｌｙ−Ｓｉ膜の概略図である。各導電性線４０４は、電流フローの方向に対して垂直方向に伸びるように形成される。これらの各導電性線は、ｐ型ドーパントまたはｎ型ドーパントを用いて半導体をドーピングすることによって形成される。ドーピング量は、導電性チャンネルを形成するための適量に調整することができるが、一般的には１０12/ｃｍ2から１０16/ｃｍ2の間に収まるように設定される。
ドーピングは、マスクを用いる単純フォトリソグラフィー、または、光学的に互いに干渉する２つのレーザビームを用いるフォトリソグラフィー、または、集束イオンビームを用いる直接書き込みなどのさまざまな方法で行ってもよい。
直接フォトリソグラフィーの場合、サブミクロンの解像度を有するマスクを用いることが必要である。よりよい方法としては、フォトリソグラフィーにおいてフォトレジストを露光するための２つのレーザビームの光学的干渉効果を用いることである。大面積露光は、マスクを用いなくても可能である。この技術はホログラムの形成と同様である。
また、他の方法としては、薄膜の表面を走査するための集束イオンビームを用いることである。イオンビームは、導電性線を形成するためのドーパントである。イオンビームは多結晶薄膜に直接注入される。薄膜のラスター走査はすぐに行える。この正確な走査は、ブラウン管では一般的な技術である。
０．５ミクロンの間隔を有する０．５ミクロンの各線の走査は、薄膜における５００ｍｍ×６００ｍｍのサイズに対して１５秒以内で行えると見積もられる。このサイズは、ガラス基板上のＴＦＴ形成では一般的なものである。したがって、イオンビーム走査は、レーザ干渉フォトリソグラフィーに加えて実際的な方法である。
基本的に、このような架橋粒子多結晶薄膜を形成するのは非常に実際的である。このような架橋粒子膜は、ＢＧ薄膜と称する。ただし、架橋粒子の名前は、そのような膜を略称するためのものであることを注意しておきたい。それは、ゼブラライン薄膜、または区画化された薄膜など、他の呼び方もある。
このような架橋多結晶薄膜を活性層として用いて組み立てられたＴＦＴは、架橋粒子ＴＦＴまたはＢＧ−ＴＦＴと呼ばれる。ＴＦＴ組み立てプロセスは、標準トップゲート、または、反転ゲート、または、その他のいかなるＴＦＴ形成プロセスであってもよい。
必要不可欠なことは、架橋多結晶薄膜が、そのようなＴＦＴにおいて活性層として用いられていることである。また、各導電性線は、電流フローの方向に略垂直であるべきである。このような架橋ＴＦＴまたはＢＧ−ＴＦＴは、架橋構造を有しないＴＦＴよりもよい電気的性能を有する。
また、ＢＧ−ＴＦＴはこのようなＴＦＴを参照するためここで用いられる便利な名前に過ぎない。これは、ゼブラ−ラインＴＦＴ，区画ゲートＴＦＴ，複合ｐ−ｎ接合点ＴＦＴなど、他の名前で呼んでもよい。反転ゲートＴＦＴについて、活性層を堆積する前にゲートをまず形成することが必要である。活性層が架橋多結晶薄膜である限り、電気的特性の向上は達成できる。ＢＧ多結晶薄膜は、上記と同じ状態で形成することができる。
第２の好ましい実施形態では、架橋粒子の形成が、ＴＦＴ組み立てプロセスの一部として取り入れられている。したがって、多結晶薄膜の全てを架橋薄膜に変換する必要はない。必要なのは、非常に小さくなり得る活性チャンネルをＢＧ構造に変換させることだけである。したがって、各導電性線は、ＴＦＴ形成プロセスの一部として単純リソグラフィーを行うことによって形成することができる。この実施形態は、幾つかのケースにおける単純形成の長所を提供する。
図４（ａ）は、架橋粒子構造ｐｏｌｙ−Ｓｉ膜の概略図であり、本実施形態のキーとなる技術を開示する。基本物質は低温多結晶シリコン４０１（例えば、ゲルマニウムシリコンまたは他の半導体物質）である。この低温ｐｏｌｙ−Ｓｉは、ＭＩＣ低温ｐｏｌｙ−Ｓｉ、ＳＰＣ低温ｐｏｌｙ−Ｓｉ、ＲＴＡ低温ｐｏｌｙ−Ｓｉ、直接堆積低温ｐｏｌｙ−Ｓｉ、ＥＬＣｐｏｌｙ−Ｓｉ、およびフラッシュランプ結晶化またはアニーリングｐｏｌｙ−Ｓｉであり得る。生成方法の違いにより、低温ｐｏｌｙ−Ｓｉ膜４０１の内側の粒子４０２は、ランダムに分散されていたり、一定の方向付けされたりしてもよい。平均的粒子４０２のサイズがＬ ４０９であると仮定しよう。棍棒状の粒子について、電流フローはＸ軸４１０に沿っている。また、数十ナノメータから数ミクロンまでのＬ ４０９として棍棒状の粒子の平均的長さを規定しよう。
各導電性線４０４は、電流フローの方向に対して略垂直方向であり、Ｙ方向４１１に沿っている。各導電性線４０４はまた、横断方向ドープ領域としても示される。これは、導電性チャンネルを形成する最良の方法がドーピングだからである。これはまた、電流フローの方向に交差する。
幅がΔ４１２である、横断方向ドープ領域４０４は、Ｙ軸４１１に沿っている。隣り合う横断方向ドープ領域４０４の間には、Ｄ４１３の幅を有する真性ｐｏｌｙ−Ｓｉ領域４０１が存在する。基本単位は、横断方向ドープ領域４０４および真性ｐｏｌｙ−Ｓｉ領域４０１からなる。繰り返し分散される基本単位４１４は、各粒子４０２およびそれらに関連する各粒子境界４０３による悪影響を効果的に低減する架橋構造の連続的低温ｐｏｌｙ−Ｓｉ膜を構成する。
真性ｐｏｌｙ−Ｓｉ領域Ｄ４１３の幅は、たいてい１００ｎｍ〜１０００ｎｍのサイズであるＬ ４０９の平均的粒子４０２の半分よりも小さい。ドープｐｏｌｙ−ＳｉΔ４１２の幅はできるだけ小さく、例えば３０ｎｍ〜５００ｎｍまでである。基本単位Ｂ４１４の幅は、３０ｎｍ〜１５００ｎｍである。
２つのドープｐｏｌｙ−Ｓｉ領域のうち、真性ｐｏｌｙ−Ｓｉ線は、Ｄ４１３の幅を有する粒子４０２を含む。粒子４０２のほとんどは小さな部分粒子に切断される。粒子境界４０３に充分囲まれ、そのままの状態の粒子４０２はない。粒子断片のほとんどは、横断方向ドープ領域によって接続される。したがって、真性ｐｏｌｙ−Ｓｉ領域粒子４０２は、平行に接続される単結晶または粒子４０２の塊に変わる。
図４（ａ）は、新物質のバリア電位分布を示す。第１のケースでは、横断方向ドープ領域４０４および粒子４０２を有する真性ｐｏｌｙ−Ｓｉ領域は、電界を印加した後、どちらもｎ型、または、どちらもｐ型になる。例えば、ボロン（Ｂ+）をドープしたＳｉ領域４０４はｐ型で、同時に、粒子４０２を有する真性ｐｏｌｙ−Ｓｉ領域はまた、ゲート電極に電圧を印加した後にｐ型となる。または、ｐ＋ドープされたｐｏｌｙ−Ｓｉ領域４０４はｎ型であり、粒子４０２を有する真性ｐｏｌｙ−Ｓｉ領域はまた、ゲート電極に電圧を印加した後にｎ型となる。
上記２つの各条件の下で、バリア電位は図４（ｂ）および図４（ｃ）に示すような状態にある。第１のケースでは、キャリア４０５に対して、チャンネル４０６ｂは、ほとんど平坦である。低バリア電位４０６ａは、閾値電圧を下げる。閾値電圧およびＴＦＴの電界効果移動度は、基本的に、粒子の内側の構造によって決定される。したがって、はるかに高い電界効果移動度および低い閾値電圧４０４ｂを達成できる。
他のケースでは、横断方向ドープ領域４０４および真性ｐｏｌｙ−Ｓｉ領域４０２は、電界を印加した後では、異なる型になる。例えば、Ｂ+ドープされたｐｏｌｙ−Ｓｉ線４０４は、ｐ型であり、同時に、真性ｐｏｌｙ−Ｓｉ領域４０２は、ゲート電極に電圧を印加した後には、ｎ型になる。または、ｐ＋ドープされたｐｏｌｙ−Ｓｉ線４０４は、ｎ型だが、真性ｐｏｌｙ−Ｓｉ領域４０２は、ゲート電極に電圧を印加した後、ｐ型になる。
上記２つの各条件の下で、バリア電位は図４（ｃ）に示すような状態になる。直列の反転ＰＮ接合点によって引き起こされる高バリア電位４０８ａは、キャリア４０７のフローに対して抵抗になる。キャリア４０７は、高バリア電位４０８ａのためにチャンネル４０８ｃがスパイクする原因となる流れである。したがって、ＴＦＴの反転漏れ電流を著しく低減することができる。
上記した二重のメリットにより、結果として得られるＬＴＰＳ ＴＦＴは、同じ物理的寸法を有していていも、従来のＬＴＰＳ ＴＦＴと比べて、高い電界効果移動度、低い閾値電圧、および低い漏れ電流を示す。さらに、ＴＦＴの均一性および信頼性もまた向上させることができる。
図５ないし図１０は、架橋粒子構造低温ｐｏｌｙ−Ｓｉを活性層として用いるＴＦＴを形成する製造プロセスをそれぞれ示した各断面図である。
図５は、ガラス基板上に堆積されたｐｏｌｙ−Ｓｉ膜の形成を示す断面図である。まず、３００ｎｍの厚さの低温酸化物（ＬＴＯ）５０２を、０．７ｍｍの厚さのＥａｇｌｅ２０００ガラス基板５０１の上に堆積させ、イオンが基板から浸入するのを防ぐ緩衝層として機能させる。そして、５０ｎｍの厚さの低温ＭＩＬＣｐｏｌｙ−Ｓｉ膜５０３を、ＬＴＯ５０２層の上に形成する。
図６（ａ）は、被覆されたガラス基板上のマスクやフォトレジストを通して行うイオン注入を用いた架橋構造を形成する１つの方法を示す断面図である。低温ｐｏｌｙ−Ｓｉ膜５０３の表面において、７００ｎｍの幅を有し、３００ｎｍの間隔を有するフォトレジスト線６０３を、フォトリソグラフィーを用いて規定する。
その後、４×１０14/ｃｍ2の量のＢ+イオン６０４を、フォトレジストによって覆われていない露出領域６０１へ注入し、この覆われていない領域は、ドープされたシリコン６０２となる。同時に、繰り返される平行線のため、ｐｏｌｙ−Ｓｉ膜５０３全体は、連続して注入が行われる真性ｐｏｌｙ−Ｓｉ領域となり、広い領域の産業にて一般的に用いられているグレーティング製造技術が適用可能である。
図６（ｂ）は、大きな基板の上で架橋粒子構造ｐｏｌｙ−Ｓｉ６０１を形成するために多結晶薄膜の直接集束イオンビーム走査を用いる架橋粒子構造を形成する１つの方法を示す断面図である。高速集束イオンビームの直接書き込み機を用いると、ボロンイオンビーム６０５は低温ｐｏｌｙ−Ｓｉ５０３に直接注入され、ドープされたシリコン６０２となり、横断方向ドープ領域６０２を形成する。
図７は、低温ｐｏｌｙ−Ｓｉ薄膜トランジスタの活性島状部分の形成を示す概略断面図である。架橋粒子構造低温ｐｏｌｙ−Ｓｉ膜５０１は、フォトリソグラフィープロセスを用いるトランジスタ用の活性島状部分の形に規定される。横断方向ドープ領域７０１は、活性チャンネル内のキャリア移動に対して垂直であり、ドープされていない領域７０２に隣接する。
図８は、低温ｐｏｌｙ−Ｓｉ薄膜トランジスタのゲート絶縁層およびゲート電極の形成を示す断面図である。１００ｎｍの厚さのＬＴＯのゲート電極８０１は、ＬＰＣＶＤ（低圧化学蒸着）を用いて、ドープされた領域７０１およびドープされていない領域７０２を覆う活性島状部分の上面に直接堆積される。ＬＴＯ５０２層およびガラス基板５０１は、絶縁ＬＴＯ層８０１によって完全に覆われる。その後、厚さ３００ｎｍのＡｌ/Ｓｉ−１％合金が堆積され、その後、規定されて、ゲート電極８０２が形成される。
図９は、低温ｐｏｌｙ−Ｓｉ薄膜トランジスタのソースおよびドレインの注入の概略図である。図９に示すように、４×１０14／ｃｍ2の量のボロンイオン９０３は、ゲート電極８０２をイオンストッパとして用いることによってチャンネルに注入される。ソースおよびドレイン９０２が形成される。ゲート電極８０２の下のチャンネル９０１はドープされない。
図１０は、低温ｐｏｌｙ−Ｓｉ薄膜トランジスタの金属電極の形成を示す断面図である。図１０に示すように、厚さ５００ｎｍの酸化物の層間絶縁体１００１が、ＰＥＣＶＤ（プラズマ強化化学蒸着）を用いて堆積される。ソースおよびドレイン電極１００２として、厚さ７００ｎｍのアルミニウム−１％Ｓｉが続いてスパッタリングおよびパターニングされる前に、上記層間絶縁体１００１にコンタクトホールが形成される。その後、接続用の焼結は、４２０℃でガスを発生させることによって行い、同時にドーパントを活性化させる。架橋粒子構造低温ｐｏｌｙ−Ｓｉを活性層として用いるＴＦＴの組み立てプロセスは終了する。
図１１は、本発明をＭＩＣ低温ｐｏｌｙ−ＳｉＴＦＴに適用する場合の実験データを示す。実験データは、電気的性能が従来のＭＩＣ低温ｐｏｌｙ−ＳｉＴＦＴと比べて向上したことを示す。電界効果移動度は、従来のものより２．６倍増加している。閾値電圧は、また、４Ｖ分下げられている。漏れ電流は二桁分低減されている。同時に、本発明に係る新規なＴＦＴは、良好な均一性と信頼性を示す。
したがって、低コスト、高品質の低温ｐｏｌｙ−Ｓｉ膜および薄膜トランジスタを製造することができる。開示のＢＧを含んだこのＴＦＴは、アクティブマトリックスディスプレイに対して重要な用途を有する。これは、ＬＣＤまたはＯＬＥＤなどの全ての種類のディスプレイ用アクティブマトリックスフラットパネルにおいて使用することができる。
表１は、４種類のＴＦＴの電気的特長を示す。ＭＪＬＣとは、金属がより小さな領域に導入され、多結晶膜が側面に沿って成長するＭＩＣの変形のことを意味する。ＢＧ−ＴＦＴが、ＢＧ構造を有さないＴＦＴよりはるかに優れた性能を示すということが分かる。ＢＧ−ＴＦＴは、ＥＬＣおよび高温アニールＭＩＬＣ膜よりもはるかに良好である。
表１ ＭＩＬＣ低温ｐｏｌｙ−Ｓｉ（ＬＴ−ＭＩＬＣ ＴＦＴ）、架橋粒子構造ＭＩＬＣ低温ｐｏｌｙ−Ｓｉ（ＢＧ−ＭＩＬＣ ＴＦＴ）、エキシマレーザ後アニーリング（ＥＬＡ−ＭＩＣＬ ＴＦＴ）、および、高温後アニーリングを有するＭＩＬＣｐｏｌｙ−Ｓｉ（ＨＴ−ＭＩＬＣ）をそれぞれ活性層として用いて組み立てられた低温ｐｏｌｙ−ＳｉＴＦＴの装置パラメータの比較
Figure 0005318862
 Ｗ／Ｌ＝３０ｐｍ/１０μｍ、ＴOX１００ｎｍ（ＬＴＯ）
この新しい横断方向ドープｐｏｌｙ−Ｓｉを活性層として用い、チャンネルがナノラインに対して垂直であることを確実にすると、このＢＧ構造を含む薄膜トランジスタは際立った性能を示す。ＴＦＴが“オン”状態で作動しているとき、注入されたｐｏｌｙ−Ｓｉはバリア電位を著しく低減し、キャリア移動度を向上させる。“オフ”状態では、チャンネルに沿って直列の反転ｐ−ｎ接合点は、漏れ電流を著しく低減する。
さらに、横断方向ドープ領域が不均一で繰り返し分散されるので、ランダムに分散された粒子境界電位は、垂直方向においてほとんどの粒子が短いため、より均一なものにできる。したがって、組み立てられた装置の均一性は、従来のＴＦＴに比べて向上している。
［各改変例および各変形例］当業者に理解されるように、本願で説明される革新的な思想は、幅広い分野の用途で改変および変形することができ、そのため、特許される主題の範囲は、上記の特定の例示的示唆になんら限定されない。
上記実施形態は，主に、ＢＧ薄膜を用いたトップゲート構造を有するＴＦＴを説明した。さらなる好ましい実施形態では、ＴＦＴはＢＧフィルムを活性層として用いた反転ゲート構造である。
他の可能な実施形態では、非接触な状態に分割されるＢＧ線を特徴としてもよい。これらの実施形態は、市松模様、破線状、レンガ状、縞模様状などのパターンを有してもよい。ＢＧ領域は電流フローを横切って位置するが、電流フローがＢＧ領域を横切って通過する必要がある限り、８０°、４５°、３０°など、９０°の垂直角度を逸れて並ぶ。また、粒子を特徴とするいかなる半導体構造も本発明から利益を得るであろう。
本願における説明は決して、いかなる特定の要素、工程、または機能が請求項の範囲内に含まれなければならない必須の要素として解釈されてはならない。特許される主題の範囲は、許可された請求項のみによって規定される。さらに、これらの請求項のいずれも、厳格な用語“手段”に“〜をする”が付かなければ３５ＵＳＣ１１２条のパラグラフ６に抵触するものではない。さらに、本願とともに提出される請求項は、できるだけ包括的なものであることを意図されている。いかなる新規で非自明な開示の発明も含まれることを意図しており、いかなる主題も、意図的に破棄、放棄、または寄進されるべきものではない。
本発明は好ましい各実施形態について特に示し、説明を行ってきた一方で、本発明の詳細における微細な変化も、本発明の精神から外れることなく行われてもよいことは容易に理解できるであろう。

Claims (20)

  1. 粒子を含む多結晶性の半導体材料のチャンネル層と、
    上記チャンネル層によって電気的に接続される、ｐ型またはｎ型にドープされた第１および第２の各ソース／ドレイン領域と、
    上記チャンネル層と電気的に相互作用して、上記第１および第２の各ソース／ドレイン領域の間の導通を制御する制御ターミナルと、
    上記チャンネル層の上および中にある、複数の各横断方向導電性ブリッジとを備え、
    上記各横断方向導電性ブリッジは、上記第１および第２の各ソース／ドレイン領域と同じｐ型またはｎ型にドープされたものであり、所望の電流フローの方向に対して直交方向に位置され、
    上記各横断方向導電性ブリッジの間は、上記粒子のサイズの平均の半分以下であり、
    上記各横断方向導電性ブリッジの幅は、３０ｎｍ〜５００ｎｍである、トランジスタ。
  2. 上記各横断方向導電性ブリッジは、１０ミクロンより小さな幅を有し、１０ミクロン未満の間隔にて配置されている、請求項１に記載のトランジスタ。
  3. 上記各横断方向導電性ブリッジは、上記チャンネル層をドーピングすることによって形成されている、請求項１に記載のトランジスタ。
  4. 上記半導体材料は、低温多結晶シリコンである、請求項１に記載のトランジスタ。
  5. 上記半導体材料は、エキシマレーザアニーリング、または、固相結晶化、または金属誘起結晶化によって形成される低温多結晶シリコン材料である、請求項１に記載のトランジスタ。
  6. さらに、上記半導体材料を支持するガラス基板を備える、請求項１に記載のトランジスタ。
  7. ｐ型またはｎ型のソース領域と、
    上記ソース領域と同じｐ型またはｎ型のドレイン領域と、
    上記ソース領域および上記ドレイン領域を接続する、粒子を含む多結晶性の半導体材料の活性チャンネルと、
    上記活性チャンネルの部分を覆い、上記活性チャンネルから電気的に絶縁されているゲートとを備え、
    上記活性チャンネルは、高抵抗および低抵抗の複数の各横断方向領域を有し、
    上記各横断方向領域は、電流フローの方向を直交するように位置し、
    上記低抵抗の各横断方向領域は、上記ソース領域と同じｐ型またはｎ型にドープされたものであり、
    上記高抵抗の各横断方向領域の幅は、上記粒子のサイズの平均の半分以下であり、
    上記低抵抗の各横断方向領域の幅は、３０ｎｍ〜５００ｎｍである、薄膜トランジスタ。
  8. シリコン、ゲルマニウム、シリコンおよびゲルマニウムの合金、III−Ｖ族化合物半導体、および有機半導体の群から選択される少なくとも一つの半導体材料を用いて上記薄膜トランジスタが形成されている、請求項７に記載の薄膜トランジスタ。
  9. 多結晶性、マイクロ結晶性、またはナノ結晶性の各材料の少なくとも一つを用いて上記薄膜トランジスタが形成されている、請求項７に記載の薄膜トランジスタ。
  10. 上記薄膜トランジスタは、低温多結晶シリコン材料から形成されている、請求項７に記載の薄膜トランジスタ。
  11. 上記低温多結晶シリコン膜は、エキシマレーザ結晶化によって形成されている、請求項１０に記載の薄膜トランジスタ。
  12. 上記各横断方向領域におけるドーパント領域は、各平行線、各平行曲線、または、各同心円を形成する、請求項７に記載の薄膜トランジスタ。
  13. ソース領域と、
    ドレイン領域と、
    ソースおよびドレイン領域を接続する、粒子を含む多結晶性の半導体材料の活性チャンネルとを備え、
    上記活性チャンネルは、上記ソース領域と同じｎ型ドーパントまたはｐ型ドーパントの複数の各領域を有し、
    上記各領域が電流フローの方向と直交し、
    上記各領域の間は、上記粒子のサイズの平均の半分以下であり、
    上記各領域の幅は、３０ｎｍ〜５００ｎｍである、薄膜トランジスタ。
  14. 上記薄膜トランジスタは、低温多結晶シリコン材料から形成されている、請求項１３に記載の薄膜トランジスタ。
  15. 上記活性チャンネルは、ガラス基板に支持されている、請求項１３に記載の薄膜トランジスタ。
  16. 上記複数の各領域におけるドーパントの単位面積当たりのドーピング量は、１０12/ｃｍ2以上、１０16/ｃｍ2以下である、請求項１３に記載の薄膜トランジスタ。
  17. 上記複数の各領域における各ドーパント領域は、各平行線、各平行曲線、または各同心円を形成している、請求項１３に記載の薄膜トランジスタ。
  18. 上記活性チャンネルは、ほぼドープされず、上記複数の各領域は、ｎ型ドーパントでドープされている、請求項１３に記載の薄膜トランジスタ。
  19. 上記ソース領域は、ｎ型でドープされ、上記ドレイン領域は、ｎ型でドープされており、上記活性チャンネルは、ｐ型でドープされており、上記複数の各領域は、ｎ型ドーパントでドープされている、請求項１３に記載の薄膜トランジスタ。
  20. 上記ソース領域は、ｐ型でドープされ、上記ドレイン領域は、ｐ型でドープされ、上記活性チャンネルは、ｎ型でドープされている、請求項１３に記載の薄膜トランジスタ。
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