JP5312988B2 - 光半導体装置及びその製造方法 - Google Patents

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Description

本発明は発光ダイオード（LED）等の光半導体装置及びその製造方法に関する。
従来の光半導体装置として、GaAs成長基板上にGaAsと格子整合するAlGaInP発光層及びその上にGaAsと格子不整合のGaInP電流拡散層をエピタキシャル成長させ、さらにその上に反射ミラーを化学的気相成長（CVD）法、スパッタリング法等によって形成した半導体積層体を得、次いで、この半導体積層体に支持基板を貼り合わせ、最後に、発光波長の可視光を吸収するGaAs成長基板を除去するものがある（参照：特許文献１、２）。このように、可視光吸収のGaAs成長基板の除去と共に、発光層から反射ミラーへ放射された光は反射ミラーで正反射されて光取り出し面に向かい、その光の一部が光取り出し面から取り出されるので、光の取り出し効率が向上する。
上述の反射ミラーとして高反射率の金属層を用いたものがある（参照：特許文献３）。この高反射率は、発光層から反射ミラーへ入射された光の入射角依存性はない。しかしながら、高反射率の金属たとえばAg、Au、Al等を用いてもその反射率はせいぜい95％程度であり、それ程高くない。従って、発光層から反射ミラーへ放出された光を完全に反射することができず、この結果、光の取り出し効率は十分に高くない。
上述の反射ミラーとして臨界角外の入射光の反射率が100％に近い酸化シリコン（SiO2）層と金属層とを組合せたものがある（参照：特許文献４）。この従来の光半導体装置を図２２を参照して詳述する。
図２２の光半導体装置は、半導体積層体１、支持体２、半導体積層体１と支持体２とを接合する接合層３、ｎ側電極４及びボンディングパッド５よりなる。
半導体積層体１は、GaAs成長基板（図示せず）上に有機金属化学気相成長（MOCVD）法によりエピタキシャル成長させたｎ型AlGaInPクラッド層１１、AlGaInP活性層１２、ｐ型AlGaInPクラッド層１３及びGaInP電流拡散層１４を有する。この場合、ｎ型AlGaInPクラッド層１１、AlGaInP活性層１２及びｐ型AlGaInPクラッド層１３はダブルヘテロ構造の発光層を形成する。また、ｎ型AlGaInPクラッド層１１、AlGaInP活性層１２及びｐ型AlGaInPクラッド層１３はGaAsと格子整合し、(AlzGa1-z)1-xInxP（0≦z≦1、0≦x≦1）で表され、他方、GaInP電流拡散層１４はGaAsと格子整合せず、Ga1-xInxP（0≦x≦1）で表される。
また、半導体積層体１は、GaInP電流拡散層１４下にCVD法等により形成されパターン化された酸化シリコン（SiO2）層１５及びその下にスパッタリング法等により形成されたAuZn反射電極層（ｐ側電極）１６を有する。この場合、酸化シリコン層１５及び反射電極層１６は一体となって反射ミラーとして作用する。尚、通常、ｐ型AlGaInPクラッド層１３の抵抗率はｎ型AlGaInPクラッド層１１の抵抗率より大きいために、ｎ側電極４と反射電極層（ｐ側電極）１６との間の電流密度は周辺部より中心部が大きくなる。このような電流集中を分散してｐ型AlGaInPクラッド層１３の抵抗率を実質的に低下させて発光効率を向上させるためにGaInP電流拡散層１４が設けられている。
さらに、半導体積層体１は、反射電極層１６のAuZnのZnの外方拡散を防止すると同時に、後工程での共晶材料が反射電極層１６へ侵入拡散するのを防止するバリア層１７を有する。バリア層１７はスパッタリング法等により形成されたTa、Ti、W等の高融点金属もしくはその窒化物よりなる。
このように、半導体積層体１は、エピタキシャル成長の半導体層１１〜１４以外に、酸化シリコン層１５、反射電極層１６及びバリア層１７を有する。
支持体２は、たとえば高濃度のボロンドープドシリコンよりなる導電性支持基板２１、導電性支持基板２１の一方の面に設けられた裏面電極層２２、導電性支持基板２１の他方の面に設けられた中間電極層２３、及び密着信頼性を高める密着層２４を有する。
接合層３は半導体積層体１及び支持体２を接合させるためのものであり、たとえば、AuSnNiよりなる。接合層３については、後述する。
半導体層１１〜１４の周囲はメサエッチングされ、全体が樹脂モールド（図示せず）されている。
ｎ側電極４はｎ型AlGaInPクラッド層１１とのオーミック接合のためにたとえばAuGeNiよりなり、また、ボンディングパッド５はたとえばAuよりなる。図２３に示すごとく、ｎ側電極４は電流を拡散するために周辺部に位置し、他方、ボンディングパッド５は電流を中央部から供給するために中央部かつｎ側電極４の一部の上部に位置してｎ側電極４に電気的に接続されている。
図２２の光半導体装置においては、発光層（１１，１２，１３）より上方もしくは下方へ放射され光取り出し面（上面）において臨界角外で放射される臨界角外光Pは光取り出し面（上面）及び反射ミラー特に反射率100％の酸化シリコン層１５の反射面において光取り出し面（上面）及び反射面で多重反射を繰返して横方向つまり半導体積層体１内部の半導体層を伝播し続けて最終的に半導体積層体１の半導体層に吸収されて光取り出し面（上面）より取り出すことができない。
他方、図２２の光半導体装置においては、発光層（１１，１２，１３）から光取り出し面（上面）へ直接放射もしくは反射ミラー（酸化シリコン層１５、反射電極層１６）から正反射される臨界角内光Qはフレネル反射成分Q1を除き成分Q2が光取り出し面から取り出される。
特開２００６−８６２０８号公報 特開２００８−９８３３６号公報 特開２０００−３４９３４９号公報 特開２００６−１６５２５７号公報 特開平７−１９３２７５号公報 特開平８−１１６０８８号公報 特開平８−３１６５２６号公報 特開平１０−１２５９５３号公報 特開平１０−３４１０３４号公報
しかしながら、図２４に図２２の酸化シリコン層１５の発光波長λ=620nmに対する反射率Rの角度依存特性を示すように、臨界角内光Qの臨界角付近θ=35°では酸化シリコン層１５の反射率Rの落ち込み量は大きくなり、反射率Rは75％程度と非常に低く、また、全反射領域は比較的小さい。さらに、臨界角より小さい入射角θ=0°〜15°でも反射率Rは96％程度と低い。この結果、臨界角内光Qは酸化シリコン層１５において反射されると共に一部は酸化シリコン層１５を通過して反射率は95％程度の反射電極層１６に到達して反射される。従って、臨界角内光Qに対する反射ミラー（酸化シリコン層１５及び反射電極層１６）の実効反射率はそれ程高くないので、発光層から反射ミラーへ放出された臨界角内光Qを完全には反射できず、臨界角内光Qの光取り出し効率は十分に高くないという課題があった。尚、図２４におけるSiO2の厚さdは103nm（=λ/(4n）、λ=620nm、n=1.5）とする。
また、酸化シリコン層１５の最適な厚さdは(Mλ)/(n4)、但し、Mは正の整数、λは半導体層の真空中の発光波長たとえば620nm、nは酸化シリコンの屈折率で与えられるが、図２５に図２２の酸化シリコン層１５の反射率Rの厚さ依存特性を示すように、反射率Rが94％以上である厚さdの範囲は25〜125nm（λ/15〜λ/3,M=1）と小さく、この結果、厚さdのマージンが小さく、従って、製造コストが高くなるという課題もあった。
尚、特許文献５，６，７，８及び９においては、エピタキシャル成長の半導体層の光取り出し面の反対面に可視光吸収する成長基板が接着されており、半導体層と成長基板との間に反射ミラーとしての酸化シリコンの反射率より高い反射率の空隙が設けられている。しかしながら、この場合は、成長基板が除去されていないこと及び反射ミラーとして空隙を通過した光を反射する反射電極層を含んでいないことから、臨界角内光に対する反射ミラーの実効反射率は高くなく、従って、臨界角内光の光取り出し効率を高くできない。
上述の課題を解決するために、本発明に係る光半導体装置は、エピタキシャル成長の半導体層と、半導体層の光取り出し面と反対面に設けられた反射電極層と、反射電極層と半導体層の反対面との間に設けられ、半導体層を支持しかつ半導体層を反射電極層に電気的に接続する支持電極層とを具備し、支持電極層の総面積が反射電極層の面積より小さく、支持電極層の周囲の空隙及び反射電極層を反射ミラーとして作用させるようにしたものである。臨界角内光の空隙の反射率は酸化シリコンのそれよりも高いので、臨界角内光に対する反射ミラー（空隙及び反射電極層）の実効反射率は高くなる。また、空隙の高反射率の厚さ範囲が大きいので、空隙の厚さマージンが大きくなる。さらにまた、支持電極層が閉ループ状構造であり、閉ループ状構造の内部に多孔質酸化シリコンが充たされている。この場合、多孔質酸化シリコンは半導体層の光取り出し面に設けられたボンディングパッドに対向している。これにより、ボンディングパッドの押圧力を支える。
さらに、本発明に係る光半導体装置の製造方法は、半導体層の光取り出し面と反対面に多孔質酸化シリコン層を形成する工程と、多孔質酸化シリコン層に孔を形成する工程と、孔内にブロック層を形成する工程と、ブロック層及び多孔質酸化シリコン層上に反射電極層を形成する工程と、反射電極層の形成後に多孔質酸化シリコンを毛細管現象を利用したウェットエッチングにより除去する工程とを具備するものである。すなわち、多孔質酸化シリコン層を毛細管現象を利用したウェットエッチングにより除去すると、空隙が形成され、この結果、この空隙及び反射電極層が反射ミラーとして作用する。
さらにまた、孔が閉ループ状構造であり、ブロック層が閉ループ状構造であり、ウェットエッチング後にブロック層の閉ループ状構造の内側に多孔質酸化シリコン層を残存させた。
本発明によれば、臨界角内光の光取り出し効率を高くでき、また、製造コストを低減できる。
本発明に係る光半導体装置の第１の実施の形態を示す断面図である。 図１の支持電極層の平面図である。 図１の空隙の反射率の角度依存特性を示すグラフである。 図１の空隙の反射率の厚さ依存特性を示すグラフである。 図１の光半導体装置の製造方法を説明するための断面図である。 図１の光半導体装置の製造方法を説明するための断面図である。 図１の光半導体装置の製造方法を説明するための断面図である。 図１の光半導体装置の製造方法を説明するための断面図である。 図１の光半導体装置の製造方法を説明するための断面図である。 図１の光半導体装置の製造方法を説明するための断面図である。 図１の光半導体装置の製造方法を説明するための断面図である。 図１の光半導体装置の製造方法を説明するための断面図である。 図１の光半導体装置の製造方法を説明するための断面図である。 図１の光半導体装置の製造方法を説明するための断面図である。 図１の光半導体装置の製造方法を説明するための断面図である。 本発明に係る光半導体装置の第２の実施の形態を示す断面図である。 図１６の支持電極層の平面図である。 図１６の光半導体装置の製造方法を説明するための断面図である。 本発明に係る光半導体装置の第３の実施の形態を示す断面図である。 図１９の支持電極層の平面図である。 図１９の光半導体装置の製造方法を説明するための断面図である。 従来の光半導体装置を示す断面図である。 図２２のｎ側電極、ボンディングパッドの平面図である。 図２２の酸化シリコン層の反射率の角度依存特性を示すグラフである。 図２２の酸化シリコン層の反射率の厚さ依存特性を示すグラフである。
図１は本発明に係る光半導体装置の第１の実施の形態を示す断面図である。図１においては、図２２の酸化シリコン層１５及び反射電極層１６の代りに支持電極層１０１及び反射電極層１０２を設け、支持電極層１０１の周囲を空隙１０１ａとし、空隙１０１ａ及び反射電極層１０２を反射ミラーとして作用させるようにした。尚、支持電極層１０１は半導体層１１〜１４を支持すると共にその電気的接点として作用する。
図２は図１の支持電極層１０１の平面図である。図２に示すように、４つの支持電極層１０１は非閉ループ構造をなし、図１の半導体層１１〜１４を支持する。この場合、支持電極層１０１の面積は適宜決定されるが、チップの機械的強度を維持するために、支持電極層１０１の総面積はチップ面積の10％以上にすることが好ましい。
図３は図１の空隙１０１ａの発光波長λ=620nmに対する反射率Rの角度依存特性を示すグラフである。尚、空隙１０１ａの厚さdは155nm（=λ/(4n）、λ=620nm、n=1.0）とする。図３の矢印Ａに示すごとく、臨界角付近θ=20°では空隙１０１ａの反射率Rの落ち込み量は小さくなり、反射率Rは80％程度高くなる。また、反射率Rの低下ピークも低角側にシフトするので、図３の矢印Ｂに示すごとく、全反射領域も拡大する。さらに、図３の矢印Ｃに示すごとく、臨界角より小さい入射角θ=0〜15°における反射率Rも98％程度と高くなる。図３の矢印Ｂの効果は空隙１０１ａのみによるものであり、他方、図３の矢印Ａ、Ｃの効果は空隙１０１ａ及び反射電極層１０２によるものである。この結果、臨界角内光Qは空隙１０１ａにおいてより多く反射されると共に残りのわずかが空隙１０１ａを通過して反射率95％程度の反射電極層１０２に到達して反射される。従って、臨界角内光Qに対する反射ミラー（空隙１０１ａ及び反射電極層１０２）の実効反射率は高くなり、発光層から反射ミラーへ放出された臨界角内光Qをほぼ完全に反射できるので、臨界角内光Qの光取り出し効率を高くできる。
図４は図１の空隙１０１ａの発光波長λ=620nmに対する反射率Rの厚さ依存特性を示すグラフである。空隙１０１ａの最適厚さdもMλ/(4n)、但し、Mは正の整数、nは空気の屈折率、で与えられるが、図４に示すように、反射率Rが98％以上である厚さdの範囲は40〜210nm（λ/15〜λ/3、M=1）と大きく、この結果、厚さdのマージンが大きく、従って、製造コストを低くできる。但し、厚さdが大きくなると、機械的強度が大きく低下するので、厚さdは小さい方がよい。
次に、図１の光半導体装置の製造方法を図５〜図１５を参照して説明する。
始めに、図５を参照すると、たとえば15°オフ角の厚さ300μmのｎ型GaAs成長基板１０の（１００）面上に、厚さ3.0μmのｎ型(Al0.1Ga0.9)0.5In0.5Pクラッド層１１、厚さ0.5μmの活性層１２及び厚さ1.0μmのｐ型(Al0.7Ga0.3)0.5In0.5Pクラッド層１３をMOCVD法により順次エピタキシャル成長させる。活性層１２は多重量子井戸構造（MQW）、単一量子井戸構造（SQW）あるいは単層でもよい。この場合、ｎ型クラッド層１１、活性層１２及びｐ型クラッド層１３はGaAs成長基板と格子整合する。多重量子井戸構造としては、(AlzGa1-z)0.5In0.5Pの組成をz=0.10、厚さ20nmの井戸層、z=0.56、厚さ10nmのバリア層とし、15ペアの井戸層、バリア層で構成する。尚、活性層１２のAl組成zは発光波長に合せて0≦z≦0.4の範囲で調整され、また、ｎ型クラッド層１１、ｐ型クラッド層１３のAl組成zは0.4≦z≦1.0の範囲で調整される。次いで、厚さ10μmのGa1-xInxP電流拡散層１４（x=0.1）をMOCVD法によりエピタキシャル成長させる。この場合、Ga1-xInxP電流拡散層１４の組成比xは発光層の光を吸収しないことを条件に定められる。
GaAs成長基板１０のオフ角は、GaAs成長基板の（１００）面がどの程度傾いているかを示す角度であり、AlGaInPを成長する場合、製造容易性や安定性の観点から一般的に0〜15°のオフ角の基板が用いられている。本発明は、上記オフ角に限定されることなく、0〜25°のオフ角のGaAs成長基板１０を好適に用いることができる。
次に、図６を参照すると、Ga1-xInxP電流拡散層１４上にシロキサンポリマをスピンコートにより塗布し、約400℃で焼結させることにより犠牲層としての厚さ40〜210nmたとえば150nmの多孔質酸化シリコン（SiO2）層１００を形成する。この場合、ボイドのサイズは数nm〜数10nmである。尚、多孔質酸化シリコンは化学的、熱的に高い安定性を有し、熱処理の影響を受けにくく、また、高い機械的強度を有する。
次に、図７を参照すると、多孔質酸化シリコン層１００上にフォトレジストパターン１００ａをフォトリソグラフィ法により形成し、フォトレジストパターン１００ａをエッチングマスクとしてバッファード弗酸BHF（弗化水素酸と弗化アンモニウムの混合水溶液）により多孔質酸化シリコン層１００をエッチング除去する。次いで、電子ビーム（EB）蒸着法あるいはスパッタリング法により厚さ150nmのAuZnよりなる支持電極層１０１、１０１ｂを形成する。次いで、リフトオフ法により多孔質酸化シリコン層１００上の支持電極層１０１ｂをフォトレジストパターン１００ａと共に除去する。このようにして、支持電極層１０１が多孔質酸化シリコン層１００のオーミックコンタクト用孔に埋め込まれる。
次に、図８を参照すると、多孔質酸化シリコン層１００及び支持電極層１０１上に抵抗加熱蒸着法、電子ビーム（EB）蒸着法あるいはスパッタリング法によりAg、Al、Au等よりなる反射電極層１０２を形成する。支持電極層１０１はGa1-xInxP電流拡散層１４と反射電極層１０２とのオーミック接合をとると共に半導体層１１〜１４を支持するためである。
次に、図９を参照すると、バリア層１７及び接着層３１を抵抗加熱蒸着法、電子ビーム（EB）蒸着法、スパッタリング法等によって形成する。
バリア層１７はTa、Ti、W等の高融点金属もしくはこれらの窒化物、たとえば厚さ100nmのTaN、TiW、TaNを順次積層する。ここで、バリア層１７が機能しないと、後工程の熱影響のために順方向電圧Vfの上昇等の電気特性の劣化及び反射ミラー（１０１，１０２）の反射率の低下を招き、この結果、光半導体装置の輝度も低下する。
次いで、約500℃の窒素雰囲気下でアニール処理を行い、これにより、多孔質酸化シリコン層１００の開口部において、Ga1-xInxP電流拡散層１４と支持電極層１０１との間に良好なオーミック接合が形成される。
他方、図１０を参照すると、抵抗加熱蒸着法、電子ビーム蒸着法、スパッタリング法等より、導電性支持基板２１の一面に裏面電極層２２を形成し、導電性支持基板２１の他面に、中間電極層２３、密着層２４、接着層３２及び共晶接合層３３を形成する。
導電性支持基板２１は導電性かつ熱伝導性のたとえばSi、Al、Cu等よりなる。
裏面電極層２２及び中間電極層２３は導電性支持基板２１のSi、Al、Cu等への厚さ100〜300nmたとえば200nmのオーミック金属層であり、後述の熱圧着工程により導電性支持基板２１への密着性が向上する。尚、オーミック金属層はPt、Au、Ni、Ti等であり、Si等との良好なオーミック接合のために窒素雰囲気下での合金化処理を適宜行う。
密着層２４は中間電極層２３と接着層３２との密着信頼性を高めるためのものであり、厚さ100〜300nmたとえば150nmのTiよりなる。
接着層３２は後述の接合層３を形成する熱圧着工程における共晶接合層３３との漏れ性を良くするためのものであり、厚さ50〜150nmたとえば100nmのNi、NiV、Pt等よりなる。
共晶接合層３３は厚さ300〜3000nmのAuSnたとえば厚さ600nmのAu:Sn=80wt%:20wt%（=70at%:30at%）により構成される。この場合、AuSnを主成分として適当な添加物を加えてもよい。
次に、図１１を参照すると、半導体積層体１側に形成された接着層３１と支持体２側に形成された接着層３２及び共晶接合層３３とを熱圧着して接合する。これにより、図１２に示すように、図１の半導体積層体１と支持体２との間には、NiAu接着層３１、３２及びAuSn共晶接合層３３等により新たにAuSnNiよりなる接合層３が新たに形成されることになる。この場合、熱圧着工程は、窒素雰囲気下の接合圧力約1MPaを接合温度330℃を10分間保持することにより行われる。尚、接合材料、接合時の雰囲気、接合温度及び接合時間は使用する共晶材料が溶融し、その特性に変化（例えば、酸化等による接合強度の劣化）を及ぼすことがなく、半導体積層体１と支持体２とが接合されるのに十分な材料、雰囲気、接合温度及び接合時間であればよく、上記の材料、雰囲気、接合温度及び接合時間に限定するものではない。
次に、図１３を参照すると、GaAs成長基板１０をアンモニア、過酸化水素よりなるエッチャントを用いたウェットエッチング法により除去する。尚、ウェットエッチング法の代りに、ドライエッチング法、機械研磨法、化学機械研磨（CMP）法、あるいはこれらの組合せを用いてもよい。
次に、図１４を参照すると、抵抗加熱蒸着法、電子ビーム（EB）蒸着法、スパッタリング法等及びリフトオフ法を用いることにより、ｎ型AlGaInPクラッド層１１上にAlGaInPとオーミック接合するAuGeNiよりなるｎ側電極４を形成し、次いで、Auよりなるボンディングパッド５を形成する。AuGeNiの代りに、AuGe、AuSn、AuSnNi等を用いてもよい。次いで、窒素雰囲気下で約400℃のアニールにより良好なオーミック接合の合金化を行う。
次に、図１５を参照すると、メサエッチング法により半導体層１１〜１４をチップ毎に切断する。これにより、多孔質酸化シリコン層１００が露出する。
最後に、図１を参照すると、露出した多孔質酸化シリコン層１００を弗酸あるいは塩酸系エッチャントを用いたウェットエッチング法により除去する。この場合、多孔質酸化シリコン層１００は数nm〜数10nmのボイドを有するので、弗酸あるいは塩酸系エッチャントは毛細管現象により多孔質酸化シリコン層１００の内部まで浸透し、半導体層１１〜１４を損傷することなく、多孔質酸化シリコン層１００を除去できる。次いで、図示しないが、半導体層１１〜１４全体を樹脂モールドし、必要に応じて支持体２をダイシングしてチップ毎に切断する。
図１６は本発明に係る光半導体装置の第２の実施の形態を示す断面図である。図１６においては、閉ループ状構造の支持電極層１０１’の内側にボンディングパッド５に対向した多孔質酸化シリコン層１００が充たされている。支持電極層１０１’の外側の空隙１０１ａは反射電極層１０２と共に反射ミラーとして作用する。
図１７は図１６の支持電極層１０１の平面図である。図１７に示すように、支持電極層１０１’は閉ループ状構造をなし、その内部に多孔質酸化シリコン層１００が充たされている。すなわち、支持電極層１０１’は多孔質酸化シリコン層１００に隣接して多孔質酸化シリコン層１００を包囲するように形成されている。従って、多孔質酸化シリコン層１００は図１６の半導体層１１〜１４を支持すると共に、ボンディングパッド５の押圧力を支えることができ、この結果、チップの機械的強度を増加できる。また、ボンディングパッド５の直下に絶縁性の多孔質酸化シリコン層１００が存在することにより、電流がボンディングパッド５の直下に集中して流れることがない。尚、ボンディングパッド５の直下に電流が集中してしまうと、ボンディングパッド５周囲の電流密度が低下すると共に、ボンディングパッド５によってボンディングパッド５直下での発光が取り出すことができなくなる。
図１６の光半導体装置の製造方法が図１の光半導体装置の製造方法と異なるのは、図１８に示すように、非閉ループ状構造のフォトレジストパターン１００ａ及び支持電極層１０１の代りに閉ループ状構造のフォトレジストパターン１００ａ’ 及び閉ループ状構造の支持電極層１０１’を形成する点である。これ以外の工程は図１の光半導体装置の製造方法の工程と同一である。
図１９は本発明に係る光半導体装置の第３の実施の形態を示す断面図である。図１９においては、図１の非閉ループ状構造の支持電極層１０１及び図１６の閉ループ状構造の支持電極層１０１’（ブロック層）を設けてあり、支持電極層１０１’の内側にはボンディングパッド５に対向した多孔質酸化シリコン層１００が充たされている。従って、支持電極層１０１、１０１’の外側の空隙１０１ａは反射電極層１０２と共に反射ミラーとして作用する。
図２０は図１９の支持電極層１０１、１０１’の平面図である。図２０に示すように、支持電極層１０１’は閉ループ状構造をなし、その内部に多孔質酸化シリコン層１００が充たされている。従って、多孔質酸化シリコン層１００は図１９の半導体層１１〜１４を支持すると共に、ボンディングパッド５の押圧力を支えることができ、この結果、チップの機械的強度を増加できる。
図１９の光半導体装置の製造方法が図１の光半導体装置の製造方法と異なるのは、図２１に示すように、フォトレジストパターン１００ａ”、非閉ループ状構造の支持電極層１０１、及び閉ループ状構造の支持電極層１０１’を形成する点である。これ以外の工程は図１の光半導体装置の製造方法の工程と同一である。
尚、上述の第３の実施の形態においては、非閉ループの支持電極層１０１が存在するので、閉ループの支持電極層１０１’はオーミック金属である必要はない。この場合、支持電極層１０１’は絶縁性のブロック層、たとえば、多孔質酸化シリコン層１００とエッチング選択性を有する窒化シリコン層でもよい。但し、絶縁性のブロック層の形成工程が追加される。
尚、本発明はAlGaInP系材料以外にAlGaAs系、GaN系等の他の半導体材料にも適用し得る。
１：半導体積層体
２：支持体
３：接合層
４：ｎ側電極
５：ボンディングパッド
１０：GaAs成長基板
１１：ｎ型クラッド層
１２：活性層
１３：ｐ型クラッド層
１４：電流拡散層
１５：SiO2層
１６：反射電極層（ｐ側電極）
１７：バリア層
２１：導電性支持基板
２２：中間電極層
２３：裏面電極層
２４：密着層
３１，３２：接着層
３３：共晶接合層
１００：多孔質酸化シリコン層
１００ａ、１００ａ’、１００ａ”：フォトレジストパターン
１０１：支持電極層
１０１’：支持電極層（ブロック層）
１０１ａ：空隙
１０１ｂ：多孔質酸化シリコン層１００上の支持電極層
１０２：反射電極層（ｐ側電極）

Claims (9)

  1. エピタキシャル成長の半導体層と、
    前記半導体層の光取り出し面と反対面に設けられた反射電極層と、
    該反射電極層と前記半導体層の前記反対面との間に設けられ、前記半導体層を支持しかつ前記半導体層を前記反射電極層に電気的に接続する支持電極層とを具備し、
    前記支持電極層の総面積が前記反射電極層の面積より小さく、前記支持電極層の周囲の空隙及び前記反射電極層を反射ミラーとして作用させ、
    前記支持電極層が閉ループ状構造であり、該閉ループ状構造の内部に多孔質酸化シリコンが充たされている光半導体装置。
  2. さらに、前記半導体層の光取り出し面に設けられたボンディングパッドを具備し、
    前記多孔質酸化シリコンが前記ボンディングパッドに対向している請求項１に記載の光半導体装置。
  3. エピタキシャル成長の半導体層と、
    前記半導体層の光取り出し面に設けられたボンディングパッドと、
    前記半導体層の光取り出し面と反対面に設けられた反射電極層と、
    該反射電極層と前記半導体層の前記反対面との間に設けられ、前記半導体層を支持しかつ前記半導体層を前記反射電極層に電気的に接続する非閉ループ状構造の支持電極層と、
    前記反射電極層と前記半導体層の前記反対面との間に設けられ、前記ボンディングパッドに対向して前記半導体層を支持する閉ループ状構造のブロック層と
    を具備し、該ブロック層の内部に多孔質酸化シリコンが充たされており、
    前記支持電極層及び前記ブロック層の周囲の空隙及び前記反射電極層を反射ミラーとして作用させる光半導体装置。
  4. 前記ブロック層の材料が前記支持電極層の材料と同一である請求項３に記載の光半導体装置。
  5. 半導体層の光取り出し面と反対面に多孔質酸化シリコン層を形成する工程と、
    該多孔質酸化シリコン層に孔を形成する工程と、
    該孔内にブロック層を形成する工程と、
    該ブロック層及び前記多孔質酸化シリコン層上に反射電極層を形成する工程と、
    該反射電極層の形成後に前記多孔質酸化シリコンを毛細管現象を利用したウェットエッチングにより除去する工程と
    を具備する光半導体装置の製造方法。
  6. 前記孔が非閉ループ状構造である請求項５に記載の光半導体装置の製造方法。
  7. 前記孔が閉ループ状構造であり、前記ブロック層が閉ループ状構造であり、前記ウェットエッチング後に前記ブロック層の閉ループ状構造の内側に前記多孔質酸化シリコン層を残存させた請求項５に記載の光半導体装置の製造方法。
  8. 前記ブロック層が支持電極層である請求項５に記載の光半導体装置の製造方法。
  9. 前記ブロック層が絶縁性である請求項５に記載の光半導体装置の製造方法。

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Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5421164B2 (ja) * 2010-03-23 2014-02-19 スタンレー電気株式会社 光半導体装置及びその製造方法
KR101047778B1 (ko) * 2010-04-01 2011-07-07 엘지이노텍 주식회사 발광 소자 패키지 및 이를 구비한 라이트 유닛
DE102010044986A1 (de) * 2010-09-10 2012-03-15 Osram Opto Semiconductors Gmbh Leuchtdiodenchip und Verfahren zur Herstellung eines Leuchtdiodenchips
JP2012064759A (ja) * 2010-09-16 2012-03-29 Showa Denko Kk 半導体発光装置、半導体発光装置の製造方法
JP5404596B2 (ja) 2010-12-27 2014-02-05 株式会社東芝 発光素子およびその製造方法
JP6077201B2 (ja) * 2011-08-11 2017-02-08 昭和電工株式会社 発光ダイオードおよびその製造方法
TWI604632B (zh) 2013-04-25 2017-11-01 晶元光電股份有限公司 發光二極體裝置
TWI611602B (zh) * 2013-05-24 2018-01-11 晶元光電股份有限公司 具有高效率反射結構之發光元件
TWI575776B (zh) 2013-05-24 2017-03-21 晶元光電股份有限公司 具有高效率反射結構之發光元件
TWI597863B (zh) 2013-10-22 2017-09-01 晶元光電股份有限公司 發光元件及其製造方法
KR101550200B1 (ko) 2014-01-28 2015-09-04 광주과학기술원 Dbr층 패턴을 포함하는 발광다이오드 및 이의 제조방법
WO2017194845A1 (fr) * 2016-05-13 2017-11-16 Commissariat A L'energie Atomique Et Aux Energies Alternatives Procédé de fabrication d'un dispositif optoélectronique comportant une pluralité de diodes au nitrure de gallium
DE102021128546A1 (de) 2021-11-03 2023-05-04 Osram Opto Semiconductors Gmbh Verfahren zur herstellung einer vielzahl optoelektronischer halbleiterchips

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3158869B2 (ja) 1993-06-30 2001-04-23 日立電線株式会社 発光ダイオード及びその製造方法
JP3257286B2 (ja) 1994-10-17 2002-02-18 日立電線株式会社 発光ダイオードの製造方法
JP3261924B2 (ja) 1995-05-12 2002-03-04 日立電線株式会社 発光ダイオード及びその製造方法
JP3206455B2 (ja) 1996-10-22 2001-09-10 日立電線株式会社 発光ダイオード及びその製造方法
JPH10341034A (ja) 1997-06-05 1998-12-22 Hitachi Cable Ltd 発光ダイオード
US6222207B1 (en) 1999-05-24 2001-04-24 Lumileds Lighting, U.S. Llc Diffusion barrier for increased mirror reflectivity in reflective solderable contacts on high power LED chip
JP2002176226A (ja) * 2000-09-22 2002-06-21 Toshiba Corp 光素子およびその製造方法
JP2002185037A (ja) * 2000-12-19 2002-06-28 Nippon Telegr & Teleph Corp <Ntt> 発光装置
JP2005005679A (ja) 2003-04-15 2005-01-06 Matsushita Electric Ind Co Ltd 半導体発光素子およびその製造方法
EP3166152B1 (en) 2003-08-19 2020-04-15 Nichia Corporation Semiconductor light emitting diode and method of manufacturing its substrate
US20050139838A1 (en) 2003-12-26 2005-06-30 Matsushita Electric Industrial Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
JP4814503B2 (ja) 2004-09-14 2011-11-16 スタンレー電気株式会社 半導体素子とその製造方法、及び電子部品ユニット
JP2006165257A (ja) 2004-12-07 2006-06-22 Stanley Electric Co Ltd 発光ダイオード素子の製造方法
US7293908B2 (en) * 2005-10-18 2007-11-13 Goldeneye, Inc. Side emitting illumination systems incorporating light emitting diodes
JP2008084973A (ja) 2006-09-26 2008-04-10 Stanley Electric Co Ltd 半導体発光デバイス
JP2008098336A (ja) 2006-10-11 2008-04-24 Stanley Electric Co Ltd 半導体発光素子およびその製造方法
US20080197369A1 (en) 2007-02-20 2008-08-21 Cree, Inc. Double flip semiconductor device and method for fabrication

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