JP5298259B1 - 内視鏡 - Google Patents

Abstract

内視鏡は、挿入部の先端部に搭載された撮像素子と、撮像素子を駆動するための複数の異なる電源電圧を有する電源、撮像素子を駆動する駆動信号、駆動信号で駆動された撮像素子から出力される撮像信号、及びグラウンドレベルを伝達する配線と、配線を中継するコネクタを設けた基板と、複数の異なる電源電圧を比較する電圧比較部と、電圧比較部の比較結果に基づき、撮像素子への電源供給を制御する電源供給制御手段と、を備える。

Description

本発明は撮像素子を備えた内視鏡に関する。

近年、医療用分野及び工業用分野において撮像素子を設けた内視鏡が広く用いられるようになっている。
内視鏡は、体腔内等への挿入性を確保するために、細径の挿入部を有するものが望まれる。
また、挿入部の先端部に搭載される撮像素子も小型のサイズのものが用いられる。撮像素子を駆動するためには、電圧が異なる複数の電源と、撮像素子を電気的に駆動する駆動信号と、駆動信号の印加により撮像素子から出力される撮像信号などを伝送する複数の信号線からなるケーブルを挿入部内に挿通することが必要になる。
また、内視鏡検査の用途に応じて固体撮像素子の画素数などが異なる各種の内視鏡が実用化され、内視鏡が着脱自在に接続される信号処理装置としてのプロセッサ側の負担も大きくなる。

このため、個々の内視鏡側に、その内視鏡に搭載されている撮像素子に対応した駆動信号を生成し、かつ撮像素子から出力される撮像信号に対してその撮像素子に適した前処理を行う回路基板（単に基板とも言う）を設けることにより、種類が異なる内視鏡の場合にも、負担を軽減した共通のプロセッサを用いて内視鏡検査を行うようにすることが望まれる。
内視鏡内部に基板を設ける場合、良好な組立性等を確保するためには、ケーブル（配線）を中継する小型のコネクタも必要になり、小型のコネクタを用いた場合には、隣接するコネクタ接点ピン間の間隔も小さくなる。このため、コネクタ接点ピン間の短絡などに対応した対策が必要になる。

例えば日本国特開２００８−３０７２９３号公報の第１の従来例には、挿入部の先端部に搭載される撮像素子と回路基板を備えた撮像装置としてグラウンド信号線結束部をずらした位置に配置して、撮像装置へのケーブルの半田付け作業を行い易い構造にしている。

また、日本国特開２００８−２９５５８９号公報の第２の従来例には、スタンバイ状態においても電圧検知機能を動作させるように駆動電源の電圧値の変化を検出する内視鏡装置が開示されている。

しかしながら、上述した第１及び第２の従来例とも、コネクタ接点ピン間の短絡に対応していない。例えば異なる電源電圧に接続されたコネクタ接点ピン間が短絡に近い異常状態であるが、内視鏡画像上では直ちに異常とならないような場合がある。このような場合には、その内視鏡が内視鏡検査に継続して使用されてしまう可能性がある。
このような状態で、内視鏡検査に使用すると、熱傷が発生したり、発熱などのために温度に対する耐性が弱い電子部品等が損傷する等して内視鏡検査中に内視鏡画像が表示できなくなるような不具合が発生する可能性がある。

このため、このような異常状態を速やかに検出でき、その異常状態を速やかに解消する対策を施すことができ、内視鏡検査中での不具合の発生を低減できる内視鏡装置が望まれる。
本発明は上述した点に鑑みてなされたもので、小型のコネクタを用いて複数の電源電圧で撮像素子を駆動したり、基板内の回路を動作させるような場合においても、短絡等による電源電圧の異常状態を速やかに検出して、異常状態を解消し易い内視鏡を提供することを目的とする。

本発明の一態様の内視鏡は、挿入部の先端部に搭載された撮像素子と、前記撮像素子を駆動するための複数の異なる電源電圧を有する電源、前記撮像素子を駆動する駆動信号、該駆動信号で駆動された前記撮像素子から出力される撮像信号、及びグラウンドレベルを伝達する配線と、前記配線を中継するコネクタを設けた基板と、前記複数の異なる電源電圧を比較する第１の電圧比較部と、前記複数の異なる電源電圧から、前記複数の異なる電源電圧とはそれぞれ異なる複数の第２の電源電圧を生成する電源生成部と、前記複数の第２の電源電圧を比較する第２の電圧比較部と、前記第１の電圧比較部の比較結果、及び前記第２の電圧比較部の比較結果に基づき、前記撮像素子への電源供給を制御する電源供給制御部と、を備える。

図１は本発明の第１の実施形態における内視鏡装置の全体構成を示す図。 図２Ａは第１の実施形態の内視鏡における電気系の構成を示す図。 図２Ｂは図２Ａの内視鏡と一部が異なる内視鏡における電気系の構成を示す図。 図２Ｃは図２Ａにおけるマイクロコネクタ基板の裏面を示す図。 図２Ｄはコネクタ基板を１枚のＡ／Ｄ基板により形成した内視鏡における電気系の構成を示す図。 図２Ｅは静電気等から保護する入力保護回路の回路構成を示す回路図。 図３は図２Ａの具体的な構成を示す図。 図４ＡはＣＣＤ電源電圧監視回路の構成を示す図。 図４Ｂは図４Ａの変形例のＣＣＤ電源電圧監視回路の構成を示す図。 図４ＣはＣＣＤ電源電圧監視回路と共に、ＣＣＤとタイミングジェネレータの電源電圧の過電流を検知する過電流検知回路が設けられた構成を示す図。 図４Ｄは内視鏡内において電源ＯＮ／ＯＦＦ制御する場合の特性を示す図。 図４Ｅは、図４Ｄの特性で電源ＯＮ／ＯＦＦ制御する場合の回路構成を示す図。 図５ＡはＦＰＧＡからタイミングジェネレータに接続されたケーブルを駆動する駆動手段の構成を示す図。 図５Ｂは電源ＯＮ／ＯＦＦの際にプロセッサ側から送信される特定のパルス信号に基づいて、内視鏡側での電源ＯＮ／ＯＦＦ等の制御を行うタイミングを示す図。 図５Ｃはプロセッサ側から入力されるクロックに対応した出力クロックを生成する場合のクロックを確定させる動作等を行うＣＬＫ確定判定回路の構成を示す図。 図５Ｄは垂直同期信号出力回路の構成を示すブロック図。 図５Ｅは、図５Ｄの動作説明図。 図６ＡはＣＣＤと接続されたケーブルがマイクロコネクタを介して中継された構造を示す図。 図６Ｂはマイクロコネクタにより各種の信号線を中継する場合のコネクタ接点ピンの配置例を示す図。 図７はマイクロコネクタ基板における各種の信号線の半田付け部分を樹脂でコーティングする様子の説明図。 図８Ａはインタフェース基板におけるプリントパターンの露出する回路部分を樹脂でコーティングする様子の説明図。 図８Ｂは、図８Ａにおける樹脂でコーティングされる入力回路部の回路構成を示す図。 図８ＣはＣＣＤを間欠駆動した場合のアンプに入力されるＣＣＤ出力信号の波形を示す図。 図８Ｄは休止領域の信号をクリップしてＣＣＤの有効画素領域の信号を増幅するアンプの回路構成を示す図。 図９は特定のコネクタ接点ピン間に未接続のコネクタ接点ピンを設けたマイクロコネクタを示す図。 図１０Ａはダミー部品を用いて腐食の発生を検出する腐食異常検出装置の構成を示す図。 図１０Ｂは図１０Ａの変形例のダミー部品の構成を示す図。 図１１は図４Ａの変形例のＣＣＤ電源電圧監視回路の構成を示す図。 図１２は図４Ａの他の変形例のＣＣＤ電源電圧監視回路の構成を示す図。

以下、図面を参照して本発明の実施形態を説明する。
（第１の実施形態）
図１に示すように本発明の第１の実施形態を備えた内視鏡装置１は、撮像素子を備えた内視鏡２Ａと、内視鏡２Ａが着脱自在に接続され、内視鏡２Ａに照明光を供給する光源装置３と、内視鏡２Ａが着脱自在に接続され、信号処理などを行う信号処理装置としてのプロセッサ４と、プロセッサ４により生成された画像信号を内視鏡画像として表示する表示装置としてのモニタ５とを備える。
光源装置３，プロセッサ４には、図１に示す内視鏡２Ａの他に、図２Ｂに示す内視鏡２Ｂも着脱自在に接続でき、内視鏡２Ａの場合と同様に内視鏡検査に使用することができる。なお、図１における点線で示す構成に関しては、後述する。

内視鏡２Ａは、体腔内に挿入される細長の挿入部６と、この挿入部６の後端に設けられた操作部７と、この操作部７から延出されたユニバーサルコード８とを有する。ユニバーサルコード８は、その基端付近又は途中でライトガイドコード９と、信号コード（信号ケーブル）１０に分岐する。ライトガイドコード９の端部の光源用コネクタ１１は、光源装置３に着脱自在に接続され、信号コード１０の端部の信号用コネクタ１２は、内視鏡２Ａ，２Ｂの外部装置としてのプロセッサ４に着脱自在に接続される。
挿入部６、操作部７，ユニバーサルコード８内には照明光を伝送するライトガイド１３が挿通されている。そして、光源用コネクタ１１を光源装置３に接続することにより、光源装置３からの照明光をライトガイド１３により伝送し、挿入部６の先端部１４に設けられた照明窓に取り付けられたライトガイド先端面から、伝送した照明光を出射する。また、光源用コネクタ１１と信号用コネクタ１２とが一体となったコネクタを光源装置３に接続し、信号用コネクタ１２の信号を、光源装置３とプロセッサ４を接続するケーブルにより、プロセッサ４とやり取りする構成にしても良い。

先端部１４には照明窓に隣接して観察窓（撮像窓）が設けられ、観察窓には照明された患部等の被写体の光学像を結ぶ対物レンズ１５が取り付けられている。この対物レンズ１５の結像位置には撮像素子としての電荷結合素子（ＣＣＤと略記）１６が配置されている。
本実施形態においては、先端部１４内におけるＣＣＤ１６近傍付近にはＣＣＤ１６を駆動する駆動信号を生成する駆動信号生成回路をとしてのタイミングジェネレータ（ＴＧと略記）１７を含む先端部基板１８が配置されている。
先端部基板１８は、挿入部６内に挿通された総合同軸ケーブル２１を介して操作部７内に設けた操作部基板２２と接続され、この操作部基板２２は、ユニバーサルコード８内に挿通された総合同軸ケーブル２３を介して信号用コネクタ１２の内部に設けたコネクタ基板２４と接続される。

また、このコネクタ基板２４は、細線同軸ケーブル２５を介して、プロセッサ４に着脱自在に接続されるコネクタ２６に接続される。
なお、上記総合同軸ケーブル２１，２３、細線同軸ケーブル２５は、ＣＣＤ１６に電源、駆動信号等を伝送（伝達）する配線を構成する。上記細線同軸ケーブル２５は、内視鏡組立のために細線同軸ケーブル２５部分を捩って、フォーミングされる。
捩った際に、信号伝送に用いるＬＶＤＳ（Low Voltage Differential Signaling）ペアが離れて放射ノイズを増大させることが懸念され、放射ノイズを低減するために細線同軸ケーブル２５としてツインナックスを用いている。なお、コネクタ２６は、図２Ａにおいて説明するように２つの基板を含む。

プロセッサ４は、撮像素子等の動作に必要な複数の異なる電源電圧の電源を発生する電源回路２７と、撮像素子から出力される撮像信号に対する信号処理を行う信号処理回路２８と、電源回路２７及び信号処理回路２８を含む制御を行う制御回路２９とを備える。
図２Ａは図１における内視鏡２Ａの電気系の構成を示す。
先端部基板１８に一端（先端）が半田付けで接続された総合同軸ケーブル２１の他端（後端）は小型のコネクタとしてのマイクロコネクタ（ＭＣと略記）３１を搭載したＭＣ基板３２に半田付けで接続され、このＭＣ基板３２のＭＣ３１は、操作部基板２２のマイクロコネクタ受け（ＭＣ受けと略記）３３に接続される。なお、先端部基板１８と総合同軸ケーブル２１とをＭＣ，ＭＣ受けで接続しても良い。ＭＣ基板３２は、点線で示すシールドケース３２ａにより、メカニカルにも操作部基板２２に固定される。なお、先端部基板１８に接続された総合同軸ケーブル２１は、操作部基板２２において中継されて総合同軸ケーブル２３と接続され、この総合同軸ケーブル２３の基端はコネクタ基板２４に接続されるが、総合同軸ケーブル２１、２３の総合ケーブルＧＮＤと、この総合ケーブルＧＮＤによりシールドされたその内側に配置されている各信号用の同軸ケーブルのＧＮＤとは内視鏡２Ａにおける挿入部６から信号コード１０の基端までの範囲にわたって分離されている。

また、操作部基板２２に一端（先端）が半田付けで接続された総合同軸ケーブル２３の他端（後端）はＭＣ基板３４に半田付けで接続され、このＭＣ基板３４に搭載された小型のコネクタとしてのＭＣ３５は、コネクタ基板２４を構成するインタフェース基板（ＩＦ基板と略記）２４ＡのＭＣ受け３６に接続される。
このＩＦ基板２４Ａに設けたコネクタ受け３７には細線同軸ケーブル３８の一端に設けたコネクタ３８ａが接続され、その他端のコネクタ３８ｂはアナログ・デジタル変換回路（Ａ／Ｄと略記）を搭載したＡ／Ｄ基板２４Ｂのコネクタ受け３９に接続される。また、このＡ／Ｄ基板２４Ｂに設けた小型のコネクタ受けとしてのコネクタ受け４０には細線同軸ケーブル２５の一端に設けた小型のコネクタとしてのコネクタ２５ａが接続され、その他端のコネクタ２５ｂは、コネクタ２６内のサイズが大きい方の丸型基板４１のコネクタ受け４１ａに接続される。この丸型基板４１はコネクタ４１ｂ、コネクタ受け４２ａを介してサイズが小さい方の丸型基板４２に接続される。

丸型基板４１、４２は、コネクタプラグ２６ａと半田付けで接続される。コネクタプラグ２６ａは、プロセッサ４のコネクタレセプタクル（コネクタ受け）に着脱自在に接続される。
なお、図２Ａにおいては、コネクタ基板２４は、ＩＦ基板２４ＡとＡ／Ｄ基板２４Ｂとの２枚で形成されているが、後述する図２Ｄで示す内視鏡第２Ｃにおいては、コネクタ基板２４は１枚のＡ／Ｄ基板２４Ｃにより構成され、このＡ／Ｄ基板２４Ｃは、ＩＦ基板２４Ａの機能を含む。
また、図２Ａに示すようにコネクタ基板２４を、ＩＦ基板２４ＡとＡ／Ｄ基板２４Ｂとの２枚の構成にした場合、ＩＦ基板２４Ａ側にはケーブル長、ケーブル長の補正情報、ケーブル長等の検知回路等を格納したＲＯＭを設け、Ａ／Ｄ基板２４Ｂ側にはＣＣＤ１６の画素数、種類等に関する情報を格納したＲＯＭを設けるようにしても良い。なお、Ａ／Ｄ基板２４Ｂの種類が増えた場合に対しても、ＩＦ基板２４Ａ側でＣＣＤ１６、ケーブルに関する情報を全て纏めて保持するようにし、Ａ／Ｄ基板２４Ｂの種類を減らすようにしても良い。

一方、後述する１枚のＡ／Ｄ基板２４Ｃの場合には、ケーブル長、そのケーブル長の補正情報、ケーブル長等の検知回路、ＣＣＤの種類等に関する情報を纏めて搭載するようにしても良い。
図２Ａにおいて点線で示すように総合同軸ケーブル２１は、挿入部６の外装部材によるシールド部材により４４ａによりシールドされている。また、このシールド部材４４ａは、操作部７の外装部材によるシールド部材４４ｂと電気的に接続される。このシールド部材４４ｂは、ユニバーサルコード８の外装部材によるシールド部材４４ｃと電気的に接続されている。そして、シールド部材４４ｃは、さらに信号用コネクタ１２のシールド部材に接続される。

なお、図２Ａにおいては、信号用コネクタ１２のシールド部材としては、ＩＦ基板２４Ａ、及びＡ／Ｄ基板２４Ｂをそれぞれシールド部材４４ｄ、４４ｅでシールドしている。
これらのシールド部材は信号用コネクタ１２内のＩＦ基板２４Ａ、又はＡ／Ｄ基板２４Ｂにおける１点又は複数の点でグラウンドと導通（図示略）させている。
また、ＩＦ基板２４Ａに設けたコネクタ受け４５にはフレキシブル基板により構成されたスイッチフレキ基板４６のコネクタ４６ａが接続される。このスイッチフレキ基板４６は、スイッチケーブルの一端が半田付けされ、このスイッチケーブルの他端は、操作部７に取り付けられるスコープスイッチ４７を構成するフレキ基板４７ａに半田付けで接続される。

このフレキ基板４７ａのコネクタ４７ｂは、スイッチボックスフレキ基板４７ｃのコネクタ受け４７ｄに接続される。スイッチボックスフレキ基板４７ｃのコネクタ受け４７ｅにはさらにスイッチを中継するスイッチ中継フレキ基板４７ｆのコネクタ４７ｇが接続される。また、内視鏡２Ａにおいて、内視鏡挿入形状を検出する挿入形状検出ユニット（ＵＰＤユニットと略記）４８を備えたものもある。
この場合には、信号用コネクタ１２の丸型基板４２には、図２Ａにおける２点鎖線で示すようにＵＰＤユニット４８のＵＰＤフレキ基板４８ａが接続され、このＵＰＤフレキ基板４８ａは中継するＵＰＤ中継基板４８ｂを介してＵＰＤ基板４８ｃと接続される。このＵＰＤ基板４８ｃは、挿入部６内に配置されるＵＰＤプローブユニット４８ｄと接続される。

内視鏡２Ａにおいて、さらに対物レンズ１５の焦点を切り替える図示しない焦点切替ユニットを備えたものも用意されており、この場合には対物レンズ１５の焦点を切り替えるアクチュエータを駆動する駆動基板が丸型基板４１に接続される。
なお、ＭＣ基板３２，３４、操作部基板２２，ＩＦ基板２４Ａ、Ａ／Ｄ基板２４Ｂ、丸型基板４１，４２、ＵＰＤ中継基板４８ｂ、ＵＰＤ基板４８ｃは、リジット基板であり、フレキ基板４７ａ、スイッチボックスフレキ基板４７ｃ、スイッチ中継フレキ基板４７ｆは、フレキシブル基板により構成される。
上述した内視鏡２Ａにおいて、操作部７に操作部基板２２を設けていない内視鏡を図２Ｂに示す。
この内視鏡２Ｂには、操作部７に操作部基板２２を設けてないので、総合同軸ケーブル２１の他端は、信号用コネクタ１２内のＭＣ３４と接続される。

また、内視鏡２Ａとの部品の共通化を達成するために、ＩＦ基板２４Ａには操作部基板２２と同等の操作部基板２２′の機能を搭載されている。そして、内視鏡２Ｂにおいては、このＩＦ基板２４Ａの操作部基板２２′を動作状態又は活性状態（図２Ｂにおいて実線で示している）にすることにより、Ａ／Ｄ基板２４Ｂは、操作部７に操作部基板２２が設けてない内視鏡２Ｂの場合にも、内視鏡２Ａの場合と同じ処理を行うことで、いずれの内視鏡２Ａ、２Ｂの場合にも対応できるようにしている。
内視鏡２Ａに搭載されたＩＦ基板２４Ａにおいては、ＩＦ基板２４Ａ内の操作部基板２２′の機能を無効にしている（図２Ａでは点線で示している）。内視鏡２Ｂにおけるその他の構成は、内視鏡２Ａと同じであるため、Ａ／Ｄ基板２４Ｂ等の図示を省略している。なお、ＩＦ基板２４ＡとＡ／Ｄ基板２４Ｂは、後述するＬＰＦ５２ｉの前で分離している。

なお、図２ＡにおけるＭＣ基板３２における（ＭＣ３１が設けられた面を表面としてその）裏面を図２Ｃに示す。ＭＣ基板３２における裏面には、全面が金属面となるベタグラウンド面３２ｂが形成されている。そして、ＭＣ３１、ＭＣ受け３３間によるグラウンド（電位）の接続と共に、ベタグラウンド面３２ｂに当接するシールドケース３２ａによってもグラウンドの電気的接続を行うことができるようにして、不要なノイズ放射等を低減できるようにしている。なお、上述したシールド部材の導電性が良好な場合には、上記のように全面が金属面となるベタグラウンド面３２ｂを形成するパターンにし、シールド部材の導電性が悪い部分でベタグラウンド面３２ｂとの電気的接続がばらつく場合には、ベタグラウンド面３２ｂを無くす構成にしても良い。また、ベタグラウンド面３２ｂは、シールド部材とのメカニカル接点が取れる金属面があれば、全面のベタグラウンド面３２ｂで無く一部に設けたグラウンド面にしても良い。
また、本実施形態においては、図２Ａ、図２Ｂで示す内視鏡２Ａ、２Ｂの他に、図２Ｄに示すようにコネクタ基板２４を（ＩＦ基板２４ＡとＡ／Ｄ基板２４Ｂとの２枚の構成でなく）、Ａ／Ｄ基板２４Ｃのみとした内視鏡２Ｃの構成にしても良い。この内視鏡２Ｃは、図２Ｂの場合と同様に操作部７には操作部基板２２が設けてない構成である。

その他の構成は、図２Ｂに示す内視鏡２Ｂと殆ど同じ構成であるため、同一の構成要素には同じ符号を付け、その説明を省略する。プロセッサ４には、この内視鏡２Ｃも着脱自在に接続してすることができ、プロセッサ４はこの内視鏡２Ｃが接続された場合にも、内視鏡２Ａ又は２Ｂが接続された場合と同様に、内視鏡２Ｃに搭載された撮像素子等に対応した処理を行う。
なお、コネクタ２６における例えば丸型基板４１には図２Ｅに示すように内視鏡２Ａ内の回路を静電気等の過大な電圧から保護する入力保護回路２０が設けてある。プロセッサ４側からコネクタプラグ２６ａを介して内視鏡２Ａに入力される信号は、バッファ２０ａを介してコネクタ基板２４側に出力される。
このバッファ２０ａの入力端は、過大な電圧を所定電圧にするツェナーダイオード（定電圧ダイオード）２０ｂ及びプルダウンする抵抗２０ｃにより保護されている。つまり、バッファ２０ａの入力端は、カソードが接続されたツェナーダイオード２０ｂにより、そのアノードが接地されると共に、抵抗２０ｃを介して接地されている。

そして、コネクタプラグ２６ａに静電気等の過大な電圧が入力された場合には、ツェナーダイオード２０ｂにより許容される所定電圧のツェナー電圧に電圧降下させると共に、抵抗２０ｃによってもグラウンド側に放電し、過大な電圧を速やかに低減する。なお、ツェナーダイオード２０ｂのツェナー電圧は許容される所定電圧（例えば１０Ｖ程度）に設定され、また抵抗２０ｃは実際に入力される信号に対しては、小さな負荷となるような抵抗値に設定される。
図２Ｅでは１つの入力保護回路２０を示しているが、コネクタプラグ２６ａを介してコネクタ基板２４側に入力される複数の信号に対して同様の入力保護回路２０を設けるようにしても良い。

なお、内視鏡２Ａからコネクタプラグ２６ａを介してプロセッサ４側に信号を出力する場合に対しても、信号を出力するバッファの出力端にツェナーダイオード及び抵抗２０ｃを設けてバッファの出力端を静電気等の過大な電圧から保護するようにしても良い。
図３は、内視鏡２Ａにおける電気系の詳細な構成を示す。Ａ／Ｄ基板２４Ｂ内には、プログラム可能なＬＳＩ（大規模集積回路）としてのField-Programmable Gate Array（ＦＰＧＡと略記）５１が設けられ、このＦＰＧＡ５１はＣＣＤ１６を駆動するための同期信号の伝送制御、各種のタイミング信号に対する伝送処理、ＣＣＤ１６から出力される撮像信号から高速の信号伝送を行う信号形態に変換する処理、電源電圧に対する処理などを担う。

そして、ＦＰＧＡ５１はコネクタ２５ａを介してプロセッサ４（の信号処理回路２８及び制御回路２９）側と、ＪＴＡＧＳＥＬ，ＶＤ／ＴＭＳ、ＨＤ／ＴＣＫ，ＲＥＧ＿ＴＸＤ／ＴＤＯ，ＲＥＧ＿ＲＸＤ／ＴＤＩ，ＮＣＪＤ１，２，ＳＣ＿ＣＬＫ＿ＥＮ，ＣＬＫ±，映像出力（ＬＶＤＳ）の送受を行う。
また、Ａ／Ｄ基板２４Ｂには、プロセッサ４の電源回路２７から複数の電源電圧の電源が供給される。
ＪＴＡＧＳＥＬは、ＪＴＡＧ（Joint Test Action Group)を利用してプロセッサ４側からＲＯＭ５２ｃに格納するＦＰＧＡ５１のデータを書き換えるような場合において、利用する信号となる。

また、ＶＤ，ＨＤは垂直及び水平の同期信号を表し、それぞれＴＭＳ（Test Mode Select），ＴＣＫ（Test Clock）と選択的に使用される。
また、ＲＥＧ＿ＴＸＤはＦＰＧＡ５１からプロセッサ４側に送信データを送信する場合の信号を表し、ＴＤＯ（Test Data Out）の信号と選択的に使用される。
また、ＲＥＧ＿ＲＸＤはプロセッサ４側からＦＰＧＡ５１が受信データを受信する場合の信号と、ＴＤＩ（Test Data In）の信号と選択的に使用される。
ＮＣＪＤ１，２は、各内視鏡２Ａに搭載されたＣＣＤ１６の種類を検知するＣＣＤ検知抵抗５２ａからの信号を表す。

また、ＳＣ＿ＣＬＫ＿ＥＮは、プロセッサ４から電源、クロックが立ち上がる場合に前もって（直前に）内視鏡２Ａ側のＦＰＧＡ５１に通知するパルスの信号であり、またプロセッサ４の電源がＯＦＦにされた場合にもそのＯＦＦの信号を前もってＦＰＧＡ５１に通知し、内視鏡２Ａ側で所定のシャットダウン処理を行えるようにする（後述の図５Ｂにおいて説明）。
ＣＬＫ±は、プロセッサ４からＦＰＧＡ５１に供給されるクロックであり、ＦＰＧＡ５１はＣＬＫ±に同期した動作を行う。ＣＬＫ±は、小振幅、かつ低消費電力で比較的に高速の差動インタフェースとなるＬＶＤＳを採用している。
映像出力はＦＰＧＡ５１からプロセッサ４側にＬＶＤＳで出力される。

ＪＴＡＧＳＥＬの信号は、インバータ５２ｂを介してＦＰＧＡ５１に入力されると共に、ＦＰＧＡデータの書き込み用メモリとしてのＲＯＭ５２ｃに接続された信号線上に設けた３ステートバッファ５２ｄの開閉を制御する。
ＶＤ／ＴＭＳ、ＨＤ／ＴＣＫ，ＲＥＧ＿ＲＸＤ／ＴＤＩの各信号は、ＦＰＧＡ５１に入力端に入力されると共に、３ステートバッファ５２ｄを介してＲＯＭ５２ｃの入力端に入力される。ＶＤ／ＴＭＳとＨＤ／ＴＣＫはＦＰＧＡ５１の入力端にも入力する。
またＦＰＧＡ５１の出力端は、３ステートバッファ５２ｄを介してＲＥＧ＿ＴＸＤ／ＴＤＯの信号線に接続され、この信号線にはＦＰＧＡ５１の出力端も接続されている。

また、ＲＯＭ５２ｃの入出力端は、３ステートバッファ５２ｄを介すること無く、コネクタ５２ｅと接続され、このコネクタ５２ｅからＲＯＭ５２ｃに、ＦＰＧＡ５１によりプログラム可能に構築するＬＳＩを決定するプログラムデータとしてのＦＰＧＡデータの書き込みを行うことができるようにしている。また、ＲＯＭ５２ｃの入出力端は、ＦＰＧＡ５１に接続されている。

また、ＦＰＧＡ５１には、内視鏡２Ａの各固有の識別情報（ＩＤ）に関する情報（例えば機種名等）を格納したＩＤ用ＲＯＭ５２ｆが接続されている。
また、ＦＰＧＡ５１には、ＦＰＧＡに対して、ＣＣＤ１６の種類等を判別させるＦＰＧＡ用ＣＣＤ判別回路５２ｇが接続されている。このＦＰＧＡ用ＣＣＤ判別回路５２ｇは、例えばＣＣＤ１６の種類を判別させる抵抗値を持つ抵抗により構成される。
ＦＰＧＡ５１は、ＣＣＤ１６を駆動する駆動信号を生成するのに必要な例えば４つの信号を操作部基板２２内に設けたＬＶＤＳレシーバ５４ａに送信する。
ＬＶＤＳレシーバ５４ａは、ドライバ５４ｂを駆動し、ドライバ５４ｂは、生成した水平転送信号φＨ及び垂直転送信号φＶを先端部基板１８のＴＧ１７に送信する。ＴＧ１７は、４つの信号（例えばφＳ，φＲＳ，φＰ，φＰＤＮ）からなるＣＣＤ駆動信号をＣＣＤ１６に印加し、ＣＣＤ１６により光電変換された信号電荷を撮像信号として出力させるように駆動する。ＬＶＤＳレシーバ５４ａと、ドライバ５４ｂは、ＩＦ基板２４Ａにも配置してあって、操作部基板２２を用いて駆動信号を生成する場合には、ＩＦ基板２４Ａ側に配置したＬＶＤＳレシーバ５４ａと、ドライバ５４ｂとの回路をスルーする。一方、操作部基板２２を用いない場合には、ＩＦ基板２４Ａ側に配置した上記回路を用いることでＩＦ基板２４Ａの実装前の基板種を減らすことが可能になる。

なお、図３においては、ＣＣＤ１６と、先端部基板１８とを含めてＳＩＰ１９として示している。
ＩＦ基板２４Ａは、操作部基板２２に電源を供給する操作部基板電源回路５３ａを備え、操作部基板電源回路５３ａは、ＬＶＤＳレシーバ５４ａと、ドライバ５４ｂに動作に必要な電源を供給する。
また、ＩＦ基板２４Ａは、内視鏡２Ａ内に設けられた電源生成手段としてのＣＣＤ・ＴＧ電源回路５３ｂを備え、ＣＣＤ・ＴＧ電源回路５３ｂは、ＣＣＤ１６とＴＧ１７とに複数の電源電圧を供給する。図３の例ではＣＣＤ・ＴＧ電源回路５３ｂは、ＣＣＤ１６には電源線６０ａ′、６０ｂ′を介して異なる電源電圧の電源ＶＤＤ１Ａ，ＶＤＤ１Ｂを供給し、ＴＧ１７には、ＶＤＤ２−ＶＤＤ４を供給する。

本実施形態においては、ＣＣＤ１６は、４チャンネルの信号を出力する出力機能を有し、ＣＣＤ１６から出力される４チャンネルの撮像信号は、４つのトランジスタからなるトランジスタアレイ（図３ではＴｒアレイと略記）５５から４チャンネル（図３ではＡｃｈ，Ｂｃｈ，Ｃｃｈ，Ｄｃｈと略記）の低インピーダスの撮像信号を出力する。
なお、ＣＣＤ１６の出力信号をトランジスタアレイ５５に直接出力する代わりに、相関二重サンプリング回路を介してトランジスタアレイ５５に出力する構成にしても良い。
４チャンネルの撮像信号は、ＩＦ基板２４Ａ内の第１のアナログ回路５３ｃに入力される。第１のアナログ回路５３ｃは、入力される撮像信号をそれぞれ増幅する４つのアンプ５３ｄにより構成される。

アンプ５３ｄによりそれぞれ増幅された撮像信号は、Ａ／Ｄ基板２４Ｂ内の第２のアナログ回路５２ｈに入力される。第２のアナログ回路５２ｈも４チャンネルに対応して４チャンネル分の回路が設けてある。例えばＤｃｈの撮像信号は、ＬＰＦ５２ｉ、黒レベルを基準としてクランプを行うクランプ回路５２ｊ、不要なレベルをクリップするクリップ回路５２ｋ、アンプ５２ｌを経て第２のアナログ回路５２ｈの出力信号となる。他のチャンネルも同様の構成である。
第２のアナログ回路５２ｈの出力信号は、４チャンネルのＡ／Ｄ変換回路部（図３では単にＡ／Ｄと略記）５２ｍに入力され、デジタルの撮像信号に変換される。なお、Ａ／Ｄ変換回路部５２ｍには、ＦＰＧＡ５１からＡ／Ｄ変換を行うＡ／Ｄ変換用のクロックＡＤＣＬＫが印加され、Ａ／Ｄ変換回路部５２ｍは、このクロックＡＤＣＬＫに同期してＡ／Ｄ変換を行う。

また、Ａ／Ｄ変換回路部５２ｍは、Ａ／Ｄ変換した４チャンネルのＡ／Ｄ変換出力信号を６対のＡ／Ｄ変換出力信号（映像チャンネル、クロック、フレーム）にして、ＦＰＧＡ５１に出力する。ＦＰＧＡ５１は、４チャンネルの信号から３チャンネルの信号に変換し、プロセッサ４側に３チャンネルのＬＶＤＳ方式での映像信号を出力する。ＬＶＤＳ方式においても、ＥＭＩに対して配慮することが望ましい。具体的な内容は以下のようになる。内視鏡２Ａに搭載したＣＣＤ１６を駆動するに際し、映像信号の方式と同様に、水平方向のタイミングと垂直方向のタイミングを考慮する。このとき、水平方向においてＣＣＤ１６を駆動してＣＣＤ１６から信号を取り出している期間や、ＣＣＤ１６の駆動をせずに信号も取り出さない期間が存在する。後者をＨブランキングとすれば、ＨブランキングにおいてＥＭＩに配慮すべく、駆動クロック（例えば３０ＭＨｚ）を分周して分周クロック（３０ＭＨｚの１／２の１５ＭＨｚ）を生成して、Ｈブランキングに重畳させると良い。その場合、ＬＶＤＳによって伝送する過程で、放射ノイズを抑制するように働く。垂直方向におけるＶブラキングにおいても同様に、分周クロックを重畳させることが良い。また、電源回路２７からの複数の電源電圧（図４Ａに示すＶ１，Ｖ２を含む）で供給される電源は、電源線（６０ａ，６０ｂを含む）を介してＩＦ基板２４Ａ内のＣＣＤ・ＴＧ電源回路５３ｂ（内のＣＣＤ電源回路５３ｂ′）に供給されると共に、Ａ／Ｄ基板２４Ｂ内のＡ／Ｄ変換回路部５２ｎにより、デジタルの電圧に変換された後、ＦＰＧＡ５１（により構築される図４Ａに示すＣＣＤ電源電圧監視回路６３）に出力される。
また、図３に示すようにコネクタ基板２４における例えばＡ／Ｄ基板２４Ｂ内には、このコネクタ基板２４内の回路（具体的には第１のアナログ回路５３ｃや第２のアナログ回路５３ｈ等）に動作に必要な電源電圧を発生する基板内回路用電源回路５２ｐが設けてある。この基板内回路用電源回路５２ｐは、プロセッサ４の電源回路２７に接続された電源線６０ａ，６０ｂから電源電圧として、後述する＋５Ｖ＿ＡＦＥ１，−５Ｖ＿ＡＦＥ１、＋５Ｖ＿ＡＦＥ２，−５Ｖ＿ＡＦＥ２等を生成する。

また、操作部７のスコープスイッチ４７は、ユニバーサルコード内の同軸ケーブル、信号用コネクタ１２内の波形整形バッファを介してＦＰＧＡ５１に入力される。例えばスコープスイッチ４７に設けられる４つのスイッチＳＷ１−ＳＷ４のＯＮ／ＯＦＦ信号と、アクチュエータを搭載した場合においては望遠（ＴＥＬＥ）と広角（ＷＩＤＥ）の操作信号がＦＰＧＡ５１に入力される。これらスイッチ情報は、ＦＰＧＡ５１でパラレルーシリアル変換され、制御信号ラインを介してプロセッサ４へ伝送される。
図４Ａは、内視鏡２Ａのコネクタ基板２４内に設けられ、ＣＣＤ１６側に電源を供給する場合の電源電圧を監視するＣＣＤ電源電圧監視回路６３の構成を示す。なお、図３に示すＣＣＤ・ＴＧ電源回路５３ｂの場合のようにＣＣＤ１６側と共に、ＴＧ１７側にも電源を供給する場合の電源電圧も監視する構成にしても良い。

細線同軸コネクタ受け４０は、小型のコネクタ２５ａのコネクタ接点ピンとそれぞれ接触することにより、電気的に接続されるコネクタ受け接点ピン４０ａ，４０ｂ，４０ｃ，…を有する。なお、コネクタ受け接点ピン４０ａ，４０ｂとコネクタ受け接点ピン４０ｃは、コネクタ２５ａを設けた細線同軸ケーブル２５等を介して、プロセッサ４の電源回路２７の電源出力端と制御回路２９とにそれぞれ接続される。従って、コネクタ受け接点ピン４０ａ，４０ｂにはプロセッサ４側の電源回路２７から電源電圧（電圧と略記することもある）Ｖ１、Ｖ２の電源が供給される。
コネクタ受け接点ピン４０ａは、電源線６０ａを介して（入力される複数の異なる電源電圧Ｖ１，Ｖ２とは異なる複数の定電源電圧（定電圧と略記）を生成する電源生成手段としての）ＣＣＤ電源回路５３ｂ′を形成する第１定電圧回路６１ａの入力端と接続され、コネクタ受け接点ピン４０ｂは電源線６０ｂを介してＣＣＤ電源回路５３ｂ′を形成する第２定電圧回路６１ｂの入力端と接続されている。
第１定電圧回路６１ａ、第２定電圧回路６１ｂは、入力端に入力される電源電圧Ｖ１，Ｖ２からそれぞれ異なる所定の定電圧（図３ではＶＤＤ１Ａ、ＶＤＤ１Ｂ）に変換して、電源線６０ａ′、６０ｂ′を介してＣＣＤ１６の電源端にそれぞれ出力する。なお、電源線６０ａ′、６０ｂ′はＣＣＤ１６の電源端に至る途中において小型のコネクタとしてのＭＣ３１，３５等で中継される。

また、電源線６０ａ、６０ｂの電源電圧は、Ａ／Ｄ変換回路部５２ｎを構成するＡ／Ｄ変換回路６２ａ，６２ｂにより、デジタルの電圧に変換された後、ＦＰＧＡ５１内（より具体的にはＦＰＧＡ５１の一部により構築される）ＣＣＤ電源電圧監視回路６３に入力される。
ＣＣＤ電源電圧監視回路６３は、Ａ／Ｄ変換回路６２ａ、６２ｂによりそれぞれ生成されたデジタルの電圧Ｖ１，Ｖ２と閾値Ｖｔ１，Ｖｔ２とを比較する比較回路６４ａ、６４ｂと、比較回路６４ａ、６４ｂにそれぞれ閾値Ｖｔ１，Ｖｔ２を出力する閾値を格納したメモリとしてのＲＯＭ６５と、比較回路６４ａ、６４ｂの比較結果が入力されることにより、ＣＣＤ電源回路５３ｂ′による電源供給の動作を制御する電源供給制御部６６とを備える。

また、ＣＣＤ電源電圧監視回路６３は、電源供給制御部６６が電圧が異常であるとの異常判定信号を出力する場合には、その異常を告知するための告知信号を生成する告知信号生成回路６７を備える。なお、告知信号生成回路６７を電源供給制御部６６の内部に設けるようにしても良い。
閾値の格納手段としてのＲＯＭ６５は、正常な状態での電圧Ｖ１，Ｖ２よりも若干小さい閾値Ｖｔ１ａ，Ｖｔ２ａを格納すると共に、電圧Ｖ１，Ｖ２よりも若干大きい閾値Ｖｔ１ｂ，Ｖｔ２ｂを格納し、比較回路６４ａには閾値Ｖｔ１として２つの閾値Ｖｔ１ａ，Ｖｔ１ｂを出力し、比較回路６４ｂには閾値Ｖｔ２として２つの閾値Ｖｔ２ａ，Ｖｔ２ｂを出力する。

比較回路６４ａ，６４ｂは、それぞれウインドウ型比較回路であり、電圧Ｖ１が閾値Ｖｔ１ａより大きいか否か、また電圧Ｖ１が閾値Ｖｔ１ｂより小さいか否かを比較し、比較結果を電源供給制御部６６に出力する。なお、図４Ａにおいては、比較回路６４ａ及び６４ｂを比較回路６４で示している。
電源供給制御部６６は、電圧Ｖ１がＶ１ａ≦Ｖ１≦Ｖｔ１ｂの条件を満たす場合に、電圧Ｖ１が正常な範囲内の電圧であると判定し、また同様に電圧Ｖ２がＶ２ａ≦Ｖ２≦Ｖｔ２ｂの条件を満たす場合に、電圧Ｖ２が正常な範囲内の電圧であると判定する。
一方、電源供給制御部６６は、電圧Ｖ１がＶ１ａ≦Ｖ１≦Ｖｔ１ｂの条件を満たさない場合に、電圧Ｖ１が正常でない異常電圧の状態であると判定し、また同様に電圧Ｖ２がＶ２ａ≦Ｖ２≦Ｖｔ２ｂの条件を満たさない場合に、電圧Ｖ２が正常でない異常電圧の状態であると判定する。

また、電源供給制御部６６は、電圧Ｖ１が異常電圧であると判定した場合には、第１定電圧回路６１ａの（定電圧の電源を生成する）動作を停止させるように制御すると共に、スイッチ６１ｃをＯＦＦにして第１定電圧回路６１ａからＣＣＤ１６に供給する定電圧を遮断するように制御する。
また、電源供給制御部６６は、電圧Ｖ２が異常電圧であると判定した場合には、第２定電圧回路６１ｂの動作を停止させるように制御すると共に、スイッチ６１ｄをＯＦＦにして第２定電圧回路６１ｂからＣＣＤ１６に供給する定電圧を遮断するように制御する。
第１定電圧回路６１ａの出力端に設けたスイッチ６１ｃを、第１定電圧回路６１ａの内部に設け、そのスイッチをＯＦＦにするようにしても良い。第２定電圧回路６１ａの出力端に設けたスイッチ６１ｄの場合も同様に適用できる。

なお、電源供給制御部６６は、電圧Ｖ１，Ｖ２ともに正常であると判定した場合には、ＣＣＤ電源回路５３ｂの動作を続行させる。
また、告知信号生成回路６７は、電源供給制御部６６が電圧Ｖ１又はＶ２が異常電圧であると判定した場合の異常判定信号が入力されると、電圧Ｖ１又はＶ２が異常電圧であると告知する告知信号を生成する。
告知信号生成回路６７は、この告知信号をプロセッサ４側に伝送する場合、この告知信号を専用に伝送する信号線で送信するのではなく、他の信号に所定のタイミングに重畳して、その信号を伝送する信号線によりプロセッサ４側に送信する告知信号送信手段を有する。例えば図３のＲＥＧ−ＴＸＤ／ＴＤ０の信号や、垂直同期信号ＶＤに重畳（挿入）して送信する。このため、告知信号生成回路６７は、本来の制御信号等に告知信号を重畳する告知信号重畳回路６７ａを備える。この告知信号は、例えばコネクタ接点ピン４０ｃを介してプロセッサ４の制御回路２９側に送信される。
このようにすると、まれに使用するための告知信号を伝送する専用の信号線を設けることを不要にできる。

制御回路２９は、制御信号等に重畳された告知信号を受信した場合には、その告知信号を信号処理回路２８に出力し、信号処理回路２８は、映像信号中に告知信号を重畳する。そして、モニタ５は、内視鏡画像と共に、告知信号を表示する。
このような構成の内視鏡２Ａは、挿入部６の先端部１４に搭載された撮像素子としてのＣＣＤ１６と、前記撮像素子を駆動するための複数の異なる電源電圧を有する電源、前記撮像素子を駆動する駆動信号、該駆動信号で駆動された前記撮像素子から出力される撮像信号、及びグラウンドレベルを伝達する配線としての総合同軸ケーブル２１、２３と、前記配線を中継するマイクロコネクタ３１，３５等のコネクタを設けた基板としての操作部基板２２、コネクタ基板２４と、前記複数の異なる電源電圧を比較する電圧比較手段としての比較回路６４と、前記電圧比較手段の比較結果に基づき、前記撮像素子への電源供給を制御する電源供給制御手段としての電源供給制御部６６と、を備えることを特徴とする。

そして、本実施形態においては、撮像素子としてのＣＣＤ１６側に供給される複数の電源電圧をそれぞれ監視し、電源線６０ａ，６０ｂや電源線６０ａ′、６０ｂ′が断線したり、これらを中継する小型のコネクタのコネクタ接点ピン間の短絡（または短絡に至らない絶縁不良）等による異常電圧が発生したか否かを判定する。異常電圧が発生した異常状態と判定した場合には、電源供給制御部６６はＣＣＤ１６への電源供給を遮断する制御を行うと共に、告知信号生成回路６７に異常電圧の発生を告知する告知信号を生成させ、プロセッサ４側に送信させる。
プロセッサ４の制御回路２９は、告知信号を信号処理回路２８に出力し、信号処理回路２８は、映像信号中に告知信号を重畳する。そして、モニタ５は、内視鏡画像と共に、告知信号を表示し、術者は告知信号により、電源電圧Ｖ１又はＶ２において異常電圧が発生したことを速やかに認識することができる。
従って、異常電圧が発生した内視鏡２Ａに対して、その異常電圧の発生に対応した修理などを速やかに行うことができ、異常状態を解消できる。また、異常電圧が発生した異常状態のままで継続して使用すること（この場合には、より重度の異常状態が発生する可能性がある）を低減できると共に、修理しない異常状態のまま、次回の内視鏡検査に使用してしまうことを未然に防止できる。

なお、ＲＯＭ６５は、異常電圧であるか否かを判定するための閾値の情報を予め格納しているが、プロセッサ４側が、このプロセッサ４に実際に接続される内視鏡２Ａに応じて異常電圧であるか否かを判定するための閾値の情報をＦＰＧＡ５１側に送信し、ＦＰＧＡ５１がＲＯＭ６５にその情報を格納するような構成にしても良い。
この構成の場合には、初期状態等において、内視鏡２ＡのＦＰＧＡ５１がプロセッサ４側から上記閾値の情報を受け取り、その情報を用いて異常電圧であるか否かの判定を行うことになる。このような構成にした場合には、プロセッサ４に実際に接続して使用する内視鏡２Ａ等の種類が異なるような場合（例えば電源に対する負荷の大きさが異なるような場合）にも、閾値をより適切な値に設定することができる。

このように閾値をより適切な値に設定することにより、プロセッサ４に実際に接続される内視鏡２Ａ等に対して、電圧が正常な状態から異常となる異常状態をより早期の段階で判定することができる。
図４ＡのＣＣＤ電源電圧監視回路６３の構成例においては、電圧比較手段としての比較回路６４の比較結果を電源供給制御手段としての電源供給制御部６６に出力し、比較回路６４の比較結果に基づいて電源供給制御部６６がＣＣＤ１６への電源供給を制御する構成であったが、図４Ｂに示す変形例の構成にしても良い。
図４ＢのＣＣＤ電源電圧監視回路６３Ｂにおいては、図４Ａにおいて電源供給制御部６６の制御機能を比較回路６４が行う構成にしている。換言すると、電圧比較手段としての比較回路６４が、電源供給制御手段としての電源供給制御部６６の機能を兼ねる構成となる。

図４Ｂにおいては、比較回路６４を構成する各比較回路６４ａ、６４ｂの比較結果により、電源供給制御部６６を介すること無くそれぞれ第１定電圧回路６１ａ及びスイッチ６１ｃと、第２定電圧回路６１ｂ及びスイッチ６１ｄを制御する構成にしている。
つまり、比較回路６４ａは、比較結果が異常電圧に該当する場合には、第１定電圧回路６１ａの動作を停止させると共にスイッチ６１ｃをＯＦＦにし、ＣＣＤ１６側への電源供給を遮断する。
また、比較回路６４ｂは、比較結果が異常電圧に該当する場合には、第２定電圧回路６１ｂの動作を停止させると共にスイッチ６１ｄをＯＦＦにし、ＣＣＤ１６側への電源供給を遮断する。
また、比較回路６４ａ，６４ｂの比較結果は告知信号生成回路６７に出力され、異常電圧の場合には、告知信号生成回路６７は告知信号をプロセッサ４側に供給する。

その他の構成は図４Ａの場合と同様である。図４Ｂの変形例による作用効果は、電圧比較手段が電源供給制御手段の機能を兼ねることを除くと、図４Ａの場合と殆ど同じである。
なお、図４Ａ又は図４Ｂに示すように、ＣＣＤ１６に対して複数の電源電圧を供給するＣＣＤ電源回路５３ｂ′の入力側での複数の電源電圧を監視する構成の場合に限らず、ＣＣＤ１６と共に先端部１４に搭載されたＴＧ１７に対しても電源電圧を供給する電源回路（例えばＣＣＤ・ＴＧ電源回路５３ｂ）の入力側において、その電源電圧を監視して、異常電圧の場合にはＴＧ１７に供給する電源を遮断すると共に、告知する構成にしても良い。
また、ＣＣＤ１６側と、ＴＧ１７側とに供給される電源が過大電流（本明細書では過電流とも言う）となる異常状態の場合には、電源供給を停止（シャットダウン）するように制御しても良い。

図４Ｃは、ＣＣＤ１６に供給される電源と、ＴＧ１７に供給される電源とが過電流の状態か否かを検知し、過電流の場合には電源供給を停止する過電流検知回路８２ａ−８２ｃを設けた構成を示す。
図４Ｃに示す構成においては、コネクタ基板２４内に、図４Ａで説明したＣＣＤ電源回路５３ｂ、Ａ／Ｄ変換回路部５２ｎ、ＣＣＤ電源電圧監視回路６３を設けると共に、ＴＧ１７に電源を供給する定電圧回路８１ａ及びその前段に過電流を検知する過電流検知回路８２ａを設けている。なお、過電流検知回路８２ａは、例えば電源線６０ｎと直列に接続した所定の値の抵抗値の両端の電圧を過電流を判定するために予め設定された所定電圧値とを比較する比較回路を有し、前記抵抗値の両端の電圧が所定電圧値以上となる比較結果の場合に定電圧回路８１ａに供給される電源の電流が閾値以上の過電流の状態であると検出する。他の過電流検知回路８２ｂ、８２ｃも同様の構成である。
コネクタ接点ピン４０ｎに接続された電源線６０ｎ上に設けた過電流検知回路８２ａは、予め設定された閾値以上の過電流が定電圧回路８１ａ側に流れると、定電圧回路８１ａ側に供給される電源（の電流）をシャットダウンする。
図４Ｃにおいては、内視鏡２Ａ内における監視すべき電源線６０ｎのみに過電流検知回路８２ａを設け、その他の電源線６０ａ，６０ｂに関してはプロセッサ４側にＣＣＤ電源回路５３ｂに対する過電流検知回路８２ｂ、８２ｃを設けた構成を示している。過電流検知回路８２ｂ、８２ｃは、過電流を検知すると、過電流検知回路８２ｂ、８２ｃからＣＣＤ電源回路５３ｂ′側に供給する電源をシャットダウンする。

また、図４Ｃの構成の場合においては、コネクタ基板２４内の電子回路に電源を供給する定電圧回路８１ｂ、８１ｃを設けている。ＣＣＤ電源回路５３ｂ′と定電圧回路８１ａとが、図３のＣＣＤ・ＴＧ電源回路５３ｂに相当する。
なお、電源線６０ａ、６０ｂ上に設けられる２点鎖線で示す判定用電圧生成回路８３ａに関しては、図４Ｅの説明後において説明する。
プロセッサ４内の電源回路２７は、過電流検知回路８２ｂ、８２ｃを介して、ＣＣＤ電源回路５３ｂに電源を供給すると共に、定電圧回路８１ａ−８１ｃにも電源を供給する。
従来例における過電流検知回路は、過電流を検知すると、定電圧回路８１ａに供給する電源の電流をシャットダウンするが、シャットダウンにより電流低下を検知するとシャットダウンが解除となり、過電流が流れる状態になり、この過電流を検知すると再びシャットダウンを繰り返すシーケンスとなってしまっていた。

このため、本実施形態に採用する過電流検知回路８２ａは、一度過電流を検知したら、内視鏡２Ａ全体の電源がＯＦＦにされるまでは、過電流を検知した状態を保持する構成にして、上記の従来例におけるシーケンスを改良している。なお、他の過電流検知回路８２ｂ、８２ｃも過電流検知回路８２ａの場合と同様の機能を持つようにしても良い。
過電流検知回路８２ａにより過電流を検知する場合、内視鏡２Ａの種類に応じて複数の異なる閾値を有し、実際に使用される内視鏡２Ａに応じて閾値を切り替えるようにしても良い（例えば、内視鏡２Ａの外径別、先端部での温度別などに応じて閾値を切り替えるようにしても良い）。この場合、閾値を切り替えるための具体的な手段として、内視鏡２Ａの種類に応じた抵抗値の抵抗器を各内視鏡２Ａ内に実装しても良い。
また、閾値を切り替えるためにデジタルトリマを利用し、デジタルトリマの数値をＲＯＭに記憶しても良い。また、過電流保護回路８２ａ―８２ｃは、ＣＣＤ用とＴＧ用のものとを纏めて１つにしても良い。また、全ての過電流保護回路８２ａ―８２ｃを内視鏡２Ａ内に搭載しても良いし、内視鏡２Ａではなくプロセッサ４内に搭載しても良い。

また、内視鏡２Ａに固有の撮像ユニットにＲＯＭや抵抗器を搭載し、搭載したＲＯＭ又は抵抗器の情報を検知回路が読み取る構成にしても良い。この他に、内視鏡２Ａ内の搭載されたＭＣ基板、Ａ／Ｄ基板、ＩＦ基板などに上述したＲＯＭ等を搭載しても良い。
また、本実施形態においては、図４Ｄに示すような特性で内視鏡２Ａ側での電源ＯＮ、ＯＦＦの制御を行うようにしている。なお、図４Ｄの横軸は時間、縦軸は電圧を示す。
図４Ｄは、プロセッサ４側で電源ＯＮの時（タイミング）Ｔｏから時間Ｔａ後において、内視鏡２Ａ側の電源をＯＮにし、一方、電源ＯＮの状態から電源ＯＦＦにされた場合には、電源ＯＦＦの時Ｔｂと殆ど同じタイミングないしは僅かに遅れたタイミングで、内視鏡２Ａ側の電源をＯＦＦにする特性を示す。なお、電圧Ｖｔは電源をＯＮ／ＯＦＦする閾値を表す。

このような特性で制御することにより、プロセッサ４側で電源ＯＮ／ＯＦＦされた場合、内視鏡２Ａ側で安定した動作を行うことができるようにする。電源ＯＮされた場合には、信号用コネクタ１２がプロセッサ４に適切に装着されていない状態や、コネクタ接点ピンの接触が安定していない状態のために、内視鏡２Ａ側において電源ＯＮ／ＯＦＦが速いタイミングで繰り返されるような状態もあり得る。
そのため、電源ＯＮのタイミングから時間をかけないで内視鏡２Ａ側の電源もＯＮ状態にすると、安定しない電源状態で動作させることにより、電源が供給された回路に対する安定した動作を確保できない。
そこで、プロセッサ４側での電源ＯＮ時には、内視鏡２Ａ側の電源が安定するのに要する時間後に電源ＯＮにする（つまり、内視鏡２Ａ側の電源回路を動作状態にする）制御を行うことにより、内視鏡２Ａ側での安定した動作を確保できるようにしている。

一方、電源ＯＮの状態からプロセッサ４側で電源ＯＦＦにされた場合には、電源ＯＮ時のように時間をかけることなく、短時間で電源ＯＦＦにする（内視鏡２Ａ側の電源回路をシャットダウンする）。なお、短時間で電源ＯＦＦにする場合の時間は、後述する図５ＢにおいてはＴ９程度となる。
図４Ｄに示すような特性を持たせて内視鏡２Ａ側でのシーケンス制御を行う場合、例えば図４Ｅに示すような回路構成で実現しても良い。
図４Ｅにおいては、図４Ｃにおける例えば過電流検知回路８２ａの入力端に接続される電源線６０ｎ上に抵抗Ｒａ及びダイードＤａの並列回路とこの並列回路の出力端とグラウンドＧＮＤ間に接続したコンデンサＣａとからなる判定用電圧生成回路８３ａを設けている。

また、図４Ｅにおいては、この判定用電圧生成回路８３ａにより生成された判定用電圧を過電流検知回路８２ａに出力すると共に、この判定用電圧を監視して、定電圧回路８１ａ，８１ｂ，８１ｃの電源ＯＮ／ＯＦＦを制御する電圧監視回路８３ｂを設けている。
なお、電圧監視回路８３ｂの機能を過電流検知回路８２ａが備えるような構成にして、電圧監視回路８３ｂを省く構成にしても良い。
図４Ｅのような構成の場合、プロセッサ４側で電源ＯＮされた場合には、抵抗Ｒａを介して、コンデンサＣａに電流が流れ、抵抗ＲａとコンデンサＣａとの時定数に応じてコンデンサＣａの電位（電圧）が時間的に上昇する。なお、この場合には、ダイオードＤａは逆方向となり、その抵抗値は抵抗Ｒａの抵抗値に比較して十分に大きい。

この場合の上昇する時定数が、図４Ｄの特性（時間的に電圧が上昇する特性）を決定する。そして、電圧監視回路８３ｂはコンデンサＣａの電圧（つまり、判定用電圧生成回路８３ａにより生成された判定用電圧）と閾値Ｖｔとを比較し、閾値Ｖｔ以上の電圧を検知すると、定電圧回路８１ａ，８１ｂ，８１ｃをＯＮさせる（又は定電圧回路８１ａ，８１ｂ，８１ｃから電源を出力させる）ように制御する電源ＯＮ制御回路の機能を持つ。
一方、電源ＯＮの状態からプロセッサ４側で電源ＯＦＦにされた場合には、コネクタ接点ピン４０ｎの電圧は、瞬時にその電圧が０に低下する。このため、コンデンサＣａに蓄積された電荷は、順方向となるダイオードＤａにより短時間に放電され、短時間にコンデンサＣａの判定用電圧は閾値Ｖｔ以下となり、電圧監視回路８３ｂは、短時間に定電圧回路８１ａ，８１ｂ，８１ｃを電源ＯＦＦとなるように制御する電源ＯＦＦ制御回路の機能を持つ。このような制御を行うことにより、電源ＯＮにされた場合には安定した動作を確保し、電源ＯＦＦされた場合に対しては良好な応答性を確保できる。

なお、判定用電圧生成回路８３ａを図４Ｅに示す電源線６０ｎに設ける場合に限定されるものでなく、例えば図４Ｃの２点鎖線で示すように他の電源線６０ａ、６０ｂに設けるようにしても良い。
電源線６０ａ、６０ｂに判定用電圧生成回路８３ａを設けた場合には、ＣＣＤ電源電圧監視回路６３（の電源供給制御部６６）は、図４Ｅの電圧監視回路８３ｂの機能を有し、図４Ｄで説明したような特性でＣＣＤ電源回路５３ｂ′の電源ＯＮ／ＯＦＦを制御する。
この場合には、電源供給制御部６６は、図４Ａ、図４Ｃで説明した制御機能（第１の制御機能）の他に、プロセッサ４側で電源ＯＮ／ＯＦＦされた場合に対するＣＣＤ電源回路５３ｂ′の電源ＯＮ／ＯＦＦの制御機能（第２の制御機能）を持つ。

また、ＦＰＧＡ５１からＴＧ１７を介してＣＣＤ１６を駆動する場合のケーブル駆動方法として図５Ａのような構成にして、波形の鈍りを改善するようにしても良い。
ＦＰＧＡ５１は、ＴＧ１７が要求する例えば３つのクロックとしてのＨＤＲ＿ＣＬＫ，ＨＤＲ＿ＣＬＫ＿Ｎ，ＨＤＲ＿ＨＢＬＫを生成する。ＦＰＧＡ５１から出力するＨＤＲ＿ＣＬＫ，ＨＤＲ＿ＣＬＫ＿Ｎ，ＨＤＲ＿ＨＢＬＫは、ケーブル駆動回路を構成するバッファ８５ａと、コンデンサ８６ａ及び抵抗８６ｂの並列回路によりピーキング回路８６とを介して総合同軸ケーブル２１，２３を構成する各同軸ケーブルを駆動する。
クロックに応じて複数のバッファ８５ａを並列接続して必要とされる駆動電流規格を満たすことができるようにしている。具体的には、ＨＤＲ＿ＣＬＫの場合には３つのバッファ８５ａを並列接続しており、ＨＤＲ＿ＣＬＫ＿Ｎの場合にも３つのバッファ８５ａを並列接続しており、ＨＤＲ＿ＨＢＬＫの場合には２つのバッファ８５ａを並列接続して、１つのバッファ８５ａで駆動できる駆動電流を数倍に増大できるようにしている。

また、ピーキング回路８６により、各クロックの立ち上がり波形と立ち下がり波形部分を微分した強調波形（ＨＤＲ＿ＣＬＫの場合に対して図示）にして、同軸ケーブルにより波形が鈍った後において、矩形波に近いクロック波形をＴＧ１７に供給できるようにしている。
なお、ピーキング回路８６のコンデンサ８６ａ及び抵抗８６ｂの値は、内視鏡２Ａの種類に応じて切り替える又は適切な値に設定される。
また、ＦＰＧＡ５１から出力する３つのクロックとして、プロセッサ４からＦＰＧＡ５１が受信したクロックの周波数と同一で、かつデューティーが５０％のクロックであることをＴＧ１７が要求している場合がある。

このため、ＦＰＧＡ５１は、プロセッサ４から受信したクロックを２倍に逓倍した後、２分の１に分周して、デューティーが５０％のクロックを生成している。
なお、図５Ａは、３つのクロックＨＤＲ＿ＣＬＫ，ＨＤＲ＿ＣＬＫ＿Ｎ，ＨＤＲ＿ＨＢＬＫの場合の例で示しているが、図２Ｂの内視鏡２Ｂの場合にはφＨとφＶとの２つのパルス信号の場合に該当することになるが、この場合においても同様に適用できることは明らかである。また、内視鏡２Ａの場合には図３に示すようにＦＰＧＡ５１から操作部７までは４つのパルス（ＬＶＤＳのφＨ，φＶ）、操作部７からＴＧ１７まではφＨとφＶとの２つのパルス信号の場合になるが、この場合に対しても適用することができる。
また、ＦＰＧＡ５１は、ＣＣＤ判別信号や垂直同期信号ＶＤや水平同期信号をリセットするＨリセット信号が入力される図示しないカウンタ回路を備え、このカウンタ回路で水平クロックＨＣＬＫ，垂直クロックＶＣＬＫ、ＣＣＤ１６のオプティカルブラック（黒レベル）での電位をクランプするクランプパルスＯＢＣＬＰ等の信号を生成する。

また、図３において説明したＳＣ−ＣＬＫ＿ＥＮのパルス信号、上記ＨＣＬＫ等の駆動のＯＮ／ＯＦＦに用いる信号ＳＤＷＮ、ＦＰＧＡ５１内部動作用の垂直同期信号としてのＶＤ＿ＩＮＴ、水平同期信号ＨＤ、ＬＰＦを通した信号等から、第１のアナログ回路５３ｃ用の電源制御信号（＋５Ｖ＿ＡＦＥ１，−５Ｖ＿ＡＦＥ１）、及び第２のアナログ回路５３ｈ用の電源制御信号（＋５Ｖ＿ＡＦＥ２，−５Ｖ＿ＡＦＥ２）等を生成する制御信号生成回路（例えばＳＣＰ＿ＳＥＱ）をＦＰＧＡ５１は有する。
プロセッサ４側において使用者が電源をＯＮ／ＯＦＦした場合にはプロセッサ４は、それを検知したパルス信号としてのＳＣ−ＣＬＫ＿ＥＮを内視鏡２Ａ内のＦＰＧＡ５１に送信し、ＦＰＧＡ５１は、このＳＣ−ＣＬＫ＿ＥＮを用いて、内視鏡２Ａ内で所定のタイミングで各種の電源のＯＮ／ＯＦＦ制御、ＣＣＤ駆動信号の制御を行う。

このように電源ＯＮ／ＯＦＦを検知したパルス信号を利用して各種の電源のＯＮ／ＯＦＦ制御、ＣＣＤ駆動信号の制御を行うことにより、電源のＯＮ／ＯＦＦに対応した制御を速やかに実行できる。つまり、プロセッサ４と内視鏡２Ａ内のＦＰＧＡ５１間の通信を利用すると、通信が確立するまでに時間の遅延が発生するが、プロセッサ４側からＦＰＧＡ５１側への電源ＯＮ／ＯＦＦを検知したパルス信号を利用することにより、前記時間の遅延を殆ど発生することなく、良好な応答性を確保できる。
上記ＳＣ−ＣＬＫ＿ＥＮのパルス信号を利用して、電源ＯＮ時と電源ＯＦＦ時には、図５Ｂに示すように所定のタイミングでクロックＣＬＫ、垂直同期信号ＶＤ，各種の信号をＯＮ／ＯＦＦ制御するＳＤＷＮ、第１のアナログ回路５３ｃ用の電源制御信号（＋５Ｖ＿ＡＦＥ１，−５Ｖ＿ＡＦＥ１）、及び第２のアナログ回路５３ｈ用の電源制御信号（＋５Ｖ＿ＡＦＥ２，−５Ｖ＿ＡＦＥ２）、ＣＣＤ６を駆動する駆動信号としてのφＨをＯＮ／ＯＦＦするＳＤＷＮ＿ＤＲＶ、水平転送信号φＨ（及び図示しないφＶ）を制御する。

電源ＯＮ時には、所定の電圧（例えば３Ｖ）の電源がＯＮすると、そのＯＮ時からＴ１（例えば約４００ｍＳ）後にＳＣ−ＣＬＫ＿ＥＮはＬレベルからＨレベルに立ち上がり、またＴ２（例えば約１０００ｍＳ）後にクロックＣＬＫは動作状態となり、これに同期して垂直同期信号ＶＤも出力されると共に、＋５Ｖ＿ＡＦＥ２，−５Ｖ＿ＡＦＥ２、ＳＤＷＮ＿ＤＲＶもＨレベルに立ち上がり、φＨも出力される状態となる。
また、上記ＯＮ時からＴ３（例えば約４００ｍＳ）後にＳＤＷＮが立ち上がる。
また、クロックＣＬＫが動作状態になった時からＴ４（例えば５００ｍＳ）後に、＋５Ｖ＿ＡＦＥ１，−５Ｖ＿ＡＦＥ１がＨレベルに立ち上がる。φＨの出力停止のタイミングは、ＦＰＧＡ５１内部で生成しているＨＤと同期して停止するタイミングとなる。これにより、不安定なφＨパルスが生成されることを防ぎ、安定してφＨを停止させることができる。ＨＤではなく、ＶＤと同期させてφＨを停止させても良い。

一方、電源ＯＦＦ時には、まずＳＣ−ＣＬＫ＿ＥＮがＨレベルからＬレベルに立ち下がり、その立ち下がりのタイミングからＴ５（例えば約３００μＳ）後にＳＤＷＮ＿ＤＲＶが立ち下がると共に、φＨも出力停止となる。
また、ＳＣ−ＣＬＫ＿ＥＮの立ち下がりのタイミングからＴ６（例えば１５ｍＳ）後に、−５Ｖ＿ＡＦＥ１、−５Ｖ＿ＡＦＥ２がＨレベルに立ち下がり、ＳＣ−ＣＬＫ＿ＥＮの立ち下がりのタイミングからＴ７（例えば２０ｍＳ）後に、＋５Ｖ＿ＡＦＥ１，＋５Ｖ＿ＡＦＥ２がＨレベルに立ち上がり、これより若干後のタイミングのＴ８後に、ＣＬＫが停止し、さらにＣＬＫの停止した後のＴ９（４０ｍＳ−５０ｍＳ程度）後に、所定の電圧の電源がＯＦＦになる。

特に電源ＯＦＦ時には、電源ＯＮ時よりも短い時間後にＯＦＦ状態にすることにより、良好な応答性を確保できるようにしている。また、電源ＯＮ時、ＯＦＦ時共、ＳＣ−ＣＬＫ＿ＥＮで制御することにより、通信を利用する場合よりも、良好な応答性を確保できる。
なお、通信を利用した場合においても、必要とされる応答性を実現できる場合には、通信を利用して上述したような制御を行うようにしても良い。また、内視鏡２Ａ側で電源ＯＮ，ＯＦＦを検出する検知手段を設け、その検知手段の検知信号を利用して上述したような制御を行うようにしても良い。

なお、内視鏡２Ａ側に搭載されるＦＰＧＡ５１等の集積回路（ＩＣ）は、電源と信号との入力順序が逆転したような場合においても、回路が破壊されないトレラント機能を有する。
図５Ｂにおいても説明したように例えば電源ＯＮされた場合には、内視鏡２Ａ内においては、電源が供給された後にクロックＣＬＫ等が立ち上がる（入力される）ように制御されるが、その制御のタイミングが何らかの原因で逆転したような場合においてもトレラント機能によりＦＰＧＡ５１等のＩＣが破壊されないように保護している。
つまり、内視鏡２Ａは、トレラント機能を備えたインタフェースを有し、内視鏡２Ａ側のＩＣ等が破壊されないようにしている。
また、ＦＰＧＡ５１は、図５Ｃに示すように電源ＯＮ時の起動時においてプロセッサ４側から入力されるクロックＣＬＫの起動時のＣＬＫを確定させるＣＬＫ確定と、ＣＬＫ異常の判定とを行うＣＬＫ確定判定回路９１を有する。

プロセッサ４側から入力されるＣＬＫは、ディレイ量（遅延量）を調整するＤＬＬ（ディレイロックドループ）９１ａに入力されると共に、フリーカウンタ９１ｂに入力される。ＤＬＬ９１ａは、入力されるＣＬＫに追従したクロックとしての出力ＣＬＫを生成して、出力する。
ＤＬＬ９１ａから出力される出力ＣＬＫは、ＦＰＧＡ５１、その他の回路にＣＬＫとして供給されると共に、カウンタ９１ｃに入力される。なお、フリーカウンタ９１ｂは、カウント動作を開始する場合、カウンタ９１ｃをリセットし、同じタイミングで両カウンタがＣＬＫ，出力ＣＬＫをカウントするように制御する。
フリーカウンタ９１ｂ、カウンタ９１ｃの各カウント値はカウンタ比較回路９１ｄに入力され、カウンタ比較回路９１ｄは、所定のタイミングで、両カウンタのカウント値が所定の範囲内に入っている場合には、ＤＬＬ９１ａから出力される出力ＣＬＫは安定していると判定する。

この判定結果の場合には、カウンタ比較回路９１ｄは、出力ＣＬＫに同期して動作する各回路に、（初期）リセットを解除する信号を印加し、出力ＣＬＫに同期した動作を行わせる。起動時に限らず、起動後でもＤＬＬ９１ａが不安定であれば、安定した後にリセットを解除するようにしても良い。
一方、カウンタ比較回路９１ｄは、両カウンタのカウント値が所定の範囲内に入っていない場合には、入力されるＣＬＫ、又はＤＬＬ９１ａの動作が異常であると判定し、ＤＬＬ９１ａをリセットする。
このように入力されるＣＬＫに対して、ＤＬＬ９１ａを用いて出力ＣＬＫを生成する場合、ＤＬＬ９１ａの特徴を補う機能を追加してＣＬＫ確定判定回路９１を形成している。

図５Ｃに示すＣＬＫ確定判定回路９１により、例えばＤＬＬ９１ａが静電気等による外乱によりハングアップして、ＤＬＬ９１ａから出力される出力ＣＬＫが定常的に異常になった場合にはリセットして正常な動作を行うように制御できる。また、入力されるＣＬＫの周波数や位相に変動があると、出力ＣＬＫの周波数が所定の期間、不安定になることがあるが、そのような場合にも、ＤＬＬ９１ａをリセットして、安定な動作を行うように制御する。
また、上記構成の場合、起動時においてもＤＬＬ９１ａの出力ＣＬＫが安定した場合には、ＤＬＬ９１ａが出力する出力ＣＬＫが供給される各回路に対して、速やかに安定した動作を開始させることができる。

また、プロセッサ４側から内視鏡２Ａ内に入力される図５Ｂに示したＳＣ−ＣＬＫ＿ＥＮのパルス信号、クロック、同期信号等は、途中の伝送ケーブルにより遅延が発生し、互いの位相ずれが発生する。このため、その位相ずれの影響を吸収して安定した動作を行うことができるようにしても良い。
図５Ｄはプロセッサ４側からＦＰＧＡ５１に入力される例えば垂直同期信号ＶＤＰ＿ＩＮＴに対する位相ずれの影響を吸収した垂直同期信号ＶＤ＿ＩＮＴを出力する垂直同期信号出力回路１０１の構成を示す。
プロセッサ４から垂直同期信号出力回路１０１に入力されるＶＤＰ＿ＩＮＴは、アップエッジ切り出し回路１０１ａにより、ＣＣＤクロックとしてのＣＣＤＣＬＫに同期してアップエッジが切り出され、そのアップエッジ期間に比較及び補正を行う比較・補正回路１０１ｂの動作をアクティブにする。アップエッジを切り出すアップエッジ切り出し回路１０１ａを用いて説明するが、その代わりにダウンエッジを切り出すダウンエッジ切り出し回路を用いるようにしても良い。

なお、ＣＣＤＣＬＫは、垂直同期信号出力回路１０１内の各回路に入力され、各回路はこのＣＣＤＣＬＫに同期して動作する。
比較・補正回路１０１ｂには、１垂直同期信号ＶＤ期間毎に、ＣＣＤＣＬＫを所定数（図５ＥではＮ）、カウント（計測）する補正カウンタ１０１ｃのカウント値が入力される。この補正カウンタ１０１ｃは、所定数カウントしたカウント値を比較・補正回路１０１ｂに出力すると共に、所定数カウントしたタイミングのパルスをＶＤ＿ＩＮＴ生成回路１０１ｄに出力する。
ＶＤ＿ＩＮＴ生成回路１０１ｄは、補正カウンタ１０１ｃの出力に同期してＦＰＧＡ５１を含む内視鏡２Ａ内の各回路に、位相ずれを吸収した垂直同期信号ＶＤ＿ＩＮＴを出力する。

比較・補正回路１０１ｂは、アップエッジ期間において、補正カウンタ１０１ｃのカウント値を所定数と比較し、比較結果に応じて補正カウンタ１０１ｃのカウント動作を補正する。

ＶＤ＿ＩＮＴ生成回路１０１ｄは、補正カウンタ１０１ｃから出力されるパルスに同期した垂直同期信号ＶＤ＿ＩＮＴを生成して、外乱を低減するローパスフィルタを用いたＬＰＦ回路１０２に出力する。このＬＰＦ回路１０２から外乱となるノイズを低減した垂直同期信号ＶＤ＿ＩＮＴを、ＦＰＧＡ５１を含む内視鏡２Ａ内の各回路に供給する。
図５Ｅは図５Ｄのタイミング図を示す。プロセッサ４側で生成された垂直同期信号ＶＤに対して、内視鏡２Ａ内の垂直同期信号出力回路１０１に実際に入力される垂直同期信号ＶＤＰ＿ＩＮＴは、その位相が遅れる。
この垂直同期信号ＶＤＰ＿ＩＮＴはアップエッジ切り出し回路１０１ａによりＣＣＤＣＬＫに同期してアップになるアップエッジが切り出されて、そのアップエッジ期間、比較・補正回路１０１ｂはアクティブとなり、補正カウンタ１０１ｃのカウント値を所定数と比較する。

垂直同期信号ＶＤと垂直同期信号ＶＤＰ＿ＩＮＴの位相差が標準の状態ではカウント値は所定数Ｎとなり、比較・補正回路１０１ｂは補正カウンタ１０１ｃのカウント動作を所定数Ｎのままで行わせる。つまり、この場合には、比較・補正回路１０１ｂは補正カウンタ１０１ｃのカウント動作の補正を行わない。このときアップエッジで補正カウンタ１０１ｃを０にリセットする。
一方、垂直同期信号ＶＤに対する垂直同期信号ＶＤＰ＿ＩＮＴの位相ずれ（遅れ）が１カウントの場合には、比較・補正回路１０１ｂは補正カウンタ１０１ｃに１をセットして（実際には補正されたＮ＋１をカウントするように）カウント動作を行わせる。
逆に垂直同期信号ＶＤに対する垂直同期信号ＶＤＰ＿ＩＮＴの位相ずれ（進み）が１カウントの場合には、比較・補正回路１０１ｂは補正カウンタ１０１ｃにＮをセットして（Ｎ−１カウントするように）カウント動作を行わせる。

このように動作させることにより、位相ずれがＣＣＤＣＬＫの±１クロック程度の範囲内ではその位相ずれを吸収した安定した垂直同期信号ＶＤＰ＿ＩＮＴを生成することができる。ＣＣＤＣＬＫの±１以上の位相差の場合は、比較・補正回路１０１ｂがアクティブ時に常に補正カウンタ１０１ｃを０にリセットする。

図６ＡはＣＣＤ１６の出力信号等を伝達する総合同軸ケーブル２１，２３とＭＣ接続部付近の構成を示す。なお、ＭＣ接続部は、ＭＣと該ＭＣと接続されるＭＣ受けを表し、図６Ａの場合にはＭＣ接続部は、ＭＣ３１及びＭＣ受け３３，ＭＣ３５及びＭＣ受け３６となる。
ＣＣＤ１６に電源電圧ＶＤＤが供給される電源端を簡略的に電源端ＶＤＤと記す。電源端ＶＤＤは、先端部基板１８に接続された総合同軸ケーブル２１を構成する電源線を介してＭＣ３１とＭＣ受け３３とでＭＣ接続（中継）された後、さらに総合同軸ケーブル２３を構成する電源線を介してＭＣ３５とＭＣ受け３６とによるＭＣ接続されてＩＦ基板２４ＡのＣＣＤ・ＴＧ電源回路５３ｂ（図３参照）と接続される。

またＣＣＤ１６のＣＣＤ出力信号Ｖｏｕｔを出力するＣＣＤ出力端Ｖｏｕｔは、先端部基板１８に実装された抵抗Ｒ１を介してトランジスタアレイ５５を構成するトランジスタＱ１のベースに接続され、このトランジスタＱ１コレクタは電源端ＶＤＤに接続され、そのエミッタはエミッタフォロワによる信号出力端Ｖｏｕｔになると共に、抵抗Ｒ２を介して出力信号グラウンドＧＮＤ（Ｖｏｕｔ）に接続される。また、電源端ＶＤＤとグラウンドＧＮＤはコンデンサＣ１を介して接続されている。
エミッタフォロワによる信号出力端Ｖｏｕｔは、上記電源端ＶＤＤに接続された電源線の場合と同様に総合同軸ケーブル２１，２３を構成し、撮像信号を伝送する信号線により途中のＭＣ接続で中継されてＩＦ基板２４Ａのアンプ５３ｄと接続される。

また、出力信号グラウンドＧＮＤ（Ｖｏｕｔ）も、上記信号出力端Ｖｏｕｔの信号線の場合と同様にグラウンドレベルを伝送（伝達）するグラウンド信号線によりＩＦ基板２４Ａの図示しない出力信号グラウンドＧＮＤ（Ｖｏｕｔ）に接続される。

また、グラウンドＧＮＤもグラウンド線により、上記電源線の場合と同様に途中でＭＣ接続で中継されてＩＦ基板２４Ａの図示しないグラウンドＧＮＤに接続される。

なお、図６Ａにおいては、図３で示したトランジスタアレイ５５における１つのチャンネル部分を示し、他の３つのチャンネルに対しても同様の構成を適用できる。

本実施形態においては各種の信号線等をＭＣ接続するコネクタ接点ピンの配置を図６Ｂに示すように変更前の配置から変更後に示す配置に変更している。変更前のＭＣ接続例においては、番号が３０のコネクタ接点ピンは、シールドグラウンドＳＧＮＤに接続され、これに隣接する番号２８のコネクタ接点ピンは出力信号グラウンドＧＮＤ（Ｖｏｕｔ）と接続され、これに隣接する番号２６のコネクタ接点ピンは信号出力端Ｖｏｕｔと接続され、これに隣接する番号２４のコネクタ接点ピンは電源端ＶＤＤと接続されている。
これに対して、変更後のＭＣ接続するコネクタ接点ピンの配置においては、番号が３０のコネクタ接点ピンは、出力信号グラウンドＧＮＤ（Ｖｏｕｔ）と接続され、番号２８のコネクタ接点ピンは電源端ＶＤＤと接続され、番号２６のコネクタ接点ピンは信号出力端Ｖｏｕｔと接続され、番号２４のコネクタ接点ピンは電源端ＶＤＤと接続されている。

変更前のコネクタ接点ピンで各種の信号線を接続する配置状態では、信号出力端Ｖｏｕｔに隣接して出力信号グラウンドＧＮＤ（Ｖｏｕｔ）が配置されていたため、これらが短絡（ショート）すると、図６Ａに示すトランジスタＱ１に過電流が流れ、その場合、プロセッサ４側の過電流保護回路がその過電流を検知して、電源端ＶＤＤの電源供給をシャットダウンする。
しかし、このように隣接するコネクタ接点ピン間が完全に短絡に至らないで画像が出力される場合、例えば２００オーム程度の抵抗値で短絡するような状態であると、過電流保護回路が過電流として検知できない状態となり、トランジスタＱ１に過電流が流れ続け、発熱が継続してしまう。

このため、本実施形態においては、変更後の配置に示すように信号出力端Ｖｏｕｔに隣接して電源端ＶＤＤを配置し、出力信号グラウンドＧＮＤ（Ｖｏｕｔ）を番号３０のコネクタ接点ピンで接続するように変更している。
この配置の場合には、信号出力端Ｖｏｕｔが電源端ＶＤＤと短絡または短絡に近い状態になった場合には、画像が正常に出力されなくなるため、使用者は速やかに画像異常として認識することができる。また、この場合にはトランジスタＱ１に過電流が流れないため、発熱でトランジスタＱ１やＣＣＤ１６が故障する可能性を低減できる。
上記のように各種の信号線をＭＣ接続する場合の配置を変更することにより、短絡の発生を速やかに認識し易い構造にしているが、本実施形態においては各種の信号線をＭＣ、ＭＣ受けに半田付けした場合、半田付けした箇所を樹脂で覆うコーティングを施し、短絡等の発生をより有効に防止する構造にしている。

図７は例えばＭＣ基板３４の裏面を示す。図２Ａに示す総合同軸ケーブル２１の総合シールドはシールドグラウンドＳＧＮＤ用パッドＰｓに半田付けされ、絶縁性の樹脂Ｍ１で覆われる（コーティングされる）。なお、総合シールドをメカ部材でかしめても良いし、半田付けできるメカ部材で固定しても良い。
同様に総合同軸ケーブル２１における各種の同軸信号線の信号線（中心導体）が半田付けで接続されるパッドＰ、外側シールド線が半田付けで接続されるパッドＰも絶縁性の樹脂Ｍ１で覆われる。図７では一部のみを示しているが、残りのパッドＰでの半田付け部分も同様に絶縁性の樹脂Ｍ１で覆われる。
また、図８Ａは、コネクタ基板２４におけるＩＦ基板２４Ａの部品面と半田面（裏面）とを示し、部品面にはＭＣ３５が接続されるＭＣ受け３６が設けてある。

また、半田面においては出力信号Ｖｏｕｔが入力されるアンプ５３ｄ（図３参照）の前段部分となる網線（クロスハッチング）で示す入力回路部５３ｅは、プリントパターンの配線部分が露出するため、絶縁性の樹脂Ｍ２で覆う（コーティングする）ようにしている。なお、樹脂Ｍ１とＭ２は、同じ樹脂を用いることができる。

図８Ｂは入力回路部５３ｅの回路構成を示す。ＭＣ３５を経て入力回路部５３ｅに入力される出力信号Ｖｏｕｔは、抵抗Ｒ３を介して接地されると共に、コンデンサＣ２、Ｃ３及び抵抗Ｒ４の直列回路を介してアンプ５３ｄに入力される。また、コンデンサＣ２，Ｃ３の接続点は、抵抗Ｒ５を介して接地される。また、コンデンサＣ３と抵抗Ｒ４との接続点は、抵抗Ｒ６を介して接地されると共に、抵抗Ｒ７を介して所定の電源端（＋５Ｖ）に接続される。

上記のように出力信号Ｖｏｕｔを伝送する信号線として露出するプリントパターンを絶縁性の樹脂Ｍ２で覆うことにより、プリントパターンが湿気等で絶縁不良になるようなことを有効に防止できるようにしている。出力信号Ｖｏｕｔだけでなく、湿気等の影響で絶縁不良を起こし発熱又は熱損傷（熱傷）に至るような回路は、全て絶縁性の樹脂でコーティングしても良い。
また、本実施形態においては、ＣＣＤ１６を間欠駆動している。具体的には、図８Ｃに示すように１垂直同期期間（１ＶＤで示す）を周期としてＣＣＤ１６を間欠駆動しているため、ＣＣＤ出力信号ＶｏｕｔはＤＣレベルが変動する。ＤＣレベルが低くなる駆動期間においてはＣＣＤ出力信号Ｖｏｕｔは有効画素領域の信号を含み、ＤＣレベルが高くなる休止期間では有効画素領域でなく休止領域の信号となる。

上記のように入力回路部５３ｅを介してＣＣＤ出力信号Ｖｏｕｔをそのままアンプ５３ｄに入力した場合、アンプ５３ｄの後段側での入力信号の許容範囲を超えてしまう。このため、本実施形態におけるアンプ５３ｄとして、図８Ｃに示すようにＤＣレベルが変動することを利用して、休止領域の信号をクリップして、有効画素領域の信号のみを選択的に増幅する回路構成にしている。
図８Ｄは休止領域の信号をクリップするアンプ５３ｄの回路構成を示す。図８Ｂにおいて説明した入力回路部５３ｅの入力端はさらに、抵抗Ｒ１１とスイッチＳＷ１との直列回路を介して接地される。つまり、図８Ｄの回路構成においては、入力端は抵抗Ｒ３と並列に抵抗Ｒ１１とスイッチＳＷ１が設けてある。
このスイッチＳＷ１は、上記間欠駆動に同期した切替信号によりＯＮ／ＯＦＦされる。具体的には、駆動期間においては（Ｈレベルとなる）切替信号によりスイッチＳＷ１がＯＮし、休止期間ではスイッチＳＷ１がＯＦＦとなる。そして、入力端は、駆動期間においては約９１０Ωの抵抗で接地され、休止期間においては１０ｋΩの抵抗（具体的にはＲ３）で接地される。このため、図８Ｃのように駆動期間と休止期間においてＣＣＤ出力信号ＶｏｕｔはＤＣレベルが変動する。

上記入力回路部５３ｅを経た信号は、アンプ５３ｄを構成するトランジスタＱ２のベースに印加され、トランジスタＱ２のコレクタは所定で電源端（＋５Ｖ）に接続されると共にコンデンサＣ５を介して接地され、トランジスタＱ２のエミッタは抵抗Ｒ１２を介して接地されると共に、抵抗Ｒ１３を介してトランジスタＱ３のエミッタに接続される。
また、トランジスタＱ３のエミッタは抵抗２１を介して接地され、トランジスタＱ３のコレクタは抵抗Ｒ１４を介して所定の電源端に接続されると共に抵抗Ｒ１５を介してトランジスタＱ４のベースに接続される。
また、トランジスタＱ３のベースは抵抗Ｒ１６及び抵抗Ｒ１７を介して接地される。また抵抗Ｒ１６，Ｒ１７の接続点はコンデンサＣ６を介して接地されると共に、抵抗Ｒ１８を介して所定の電源端に接続される。

また、トランジスタＱ４のコレクタは所定の電源端に接続されると共に、コンデンサＣ７を介して接地され、トランジスタＱ４のエミッタは抵抗Ｒ１９を介して接地されると共に、抵抗Ｒ２０及びコンデンサＣ８の直列回路を介してアンプ５３ｄの出力端に接続される。また、抵抗Ｒ２０及びコンデンサＣ８の接続点はコンデンサＣ９を介して接地される。なお、トランジスタＱ３に一端が接続された抵抗Ｒ１４の他端はコンデンサＣ１０を介して接地される。
図８Ｄに示す回路構成の作用は以下のようになる。入力回路部５３ｅを経てアンプ５３ｄに入力されるＣＣＤ出力信号Ｖｏｕｔは、エミッタフォロワのトランジスタＱ２により、ベース接地のトランジスタＱ３に伝達される。このトランジスタＱ３により増幅された信号は、そのコレクタからエミッタフォロワのトランジスタＱ４により低インピーダンスに変換して出力される。

この場合、図８Ｃに示すように休止領域の信号をトランジスタＱ３により増幅した場合、トランジスタＱ３のコレクタでの電圧は、（休止領域の信号全て）例えば４．８Ｖのクリップレベル以上となり、従って休止領域の信号全てがクリップレベルでクリップされる。
これに対して、トランジスタＱ３により増幅された有効画素領域の信号は、トランジスタＱ３のコレクタでの電圧は、全てがクリップレベル以下となり、従って有効画素領域の信号のみを実質的に増幅して出力する。
このように作用させるため、アンプ５３ｄを構成する場合のＤＣバイアスを正レベル側にオフセットするように設定し、有効画素領域の信号に対しては、十分に増幅することができるようにし、一方、休止領域の信号を確実にクリップすることができるようにしている。

このような構成にすることにより、簡単な回路構成により、ＣＣＤ１６における有効画素領域の信号のみを増幅して後段側に出力することができるようにしている。
さらに本実施形態においては、例えばＭＣ３１におけるコネクタ接点ピン間において電界強度が大きくなるコネクタ接点ピン間に対しては、それらの間に未接続のコネクタ接点ピンを配置することにより、未接続のコネクタ接点ピンを配置するまえの電界強度を、その１／２程度に低減する構造にしている。
図９のＭＣ３１における互いに隣接するコネクタ接点ピンＰａ、Ｐｂを特定の信号又は電源に割り当てた場合、ＭＣ３１においては各コネクタ接点ピン間のピッチが狭いため、隣接するコネクタ接点ピンＰａ、Ｐｂ間での特定の信号又は電源の電界強度が大きくなり、短絡する可能性が高くなる。或いは、電圧レベルが大きくなった瞬間などにおいて、隣接するコネクタ接点ピンとの絶縁が不十分になってしまう可能性がある。

このため、本実施形態においては、電界強度が特定の値を超えて隣接するコネクタ接点ピンＰａ，Ｐｂに対しては、両コネクタ接点ピンＰａ，Ｐｂ間に（何も接続されない）未接続のコネクタ接点ピンＰｃを配置する構造にし、短絡その他の異常な状態が発生するのを防止するようにしている。
なお、電界強度が大きい場合に限らず、大きな電圧差のあるコネクタ接点ピン間、大きな電流差のあるコネクタ接点ピン間に対して、その間に未接続のコネクタ接点ピンＰｃを配置するようにしても良い。
図９の適用例として、ＭＣ３１の場合に限定されるものでなく、他のＭＣ３５やＭＣ受け３３，３６に適用することもできる。

また、本実施形態においては、内視鏡２Ａ内部の電子部品が湿度で特性が劣化したり、腐食したりするのを未然に防止するセンサを搭載している。内視鏡２Ａは、内視鏡検査に使用する度に、薬液や高温高湿度雰囲気の状態で消毒したり、洗浄装置で洗浄される。
このため、内視鏡２Ａを長期にわたり、使用すると内視鏡２Ａ内部に湿気が侵入することが起こり得る。内視鏡２Ａの内部が所定以上の湿度を有する状態で、通電して使用すると、内視鏡２Ａ内の電子部品や基板が、通常の使用状態の場合よりも劣化や腐食が加速してしまう。
そこで、図１の点線で示すようにコネクタ基板２４（内の例えばＡ／Ｄ基板２４Ｂ）に、内視鏡２Ａ内部の湿度を検知するための湿度センサ７１を設け、プロセッサ４内には湿度センサ７１の検知信号により、内視鏡２Ａ内部の湿度を検出（算出）する湿度検出回路７２を設けている。

また、この湿度検出回路７２は、検出した湿度が所定の閾値以上の高湿度の場合には、制御回路２９に対して、検出した湿度が閾値以上の高湿度状態である旨を警告等するためのの警告信号を出力する。制御回路２９は、警告信号が入力されると、電源回路２７に対して、内視鏡２Ａ側に電源供給を停止する制御を行うと共に、警告信号を信号処理回路２８に出力する。
また、信号処理回路２８は、警告信号に対応した警告メッセージをモニタ５に表示するように信号処理する。この場合、以下に説明するように内視鏡２Ａ側には、電源を供給しない状態で、湿度検出回路７２は湿度センサ７１を駆動し、湿度センサ７１から出力される検知信号により湿度状態を判定し、高湿度の場合にはモニタ５において警告メッセージを表示できるようにする。
内視鏡２Ａ側に電源を供給することなく、湿度センサ７１により内視鏡２Ａ内の湿度を検知することができる受動部品を用いて湿度センサ７１を構成できるものがより望ましい。

これに該当するものとして、湿度の変化を感湿膜のインピーダンスの変化として検知する抵抗式湿度センサや、湿度の変化を対の電極間の静電容量の変化として検知する容量式湿度センサを用いることができる。
本実施形態の内視鏡装置１においては、上記のように湿度センサ７１を内視鏡２Ａ内部に設け、内視鏡２Ａ内部が通常の湿度状態よりも高い高湿度状態になったことを検出した場合には、内視鏡２Ａ側に電源供給を停止して高湿度状態での通電により電子部品の劣化や故障の発生を有効に防止した状態で、使用者に高湿度状態であることを警告（告知）する。また、使用者に告知することにより、使用者は速やかに高湿度状態を解消するような修理を行うことができる。
また、上述した湿度センサ７１を用いることなく、以下に説明するように内視鏡２Ａ内で実際に使用する電子部品に比較して、湿度によりその特性が劣化し易い特徴を有するダミー部品を以下のように用いるようにしても良い。

図１０Ａは図１の湿度センサ７１を設ける代わりに、上記の特徴を有するダミー部品７５を設けて腐食を検出する場合の構成を示す。内視鏡２Ａ内の信号用コネクタ１２内のコネクタ基板２４（内の例えばＡ／Ｄ基板２４Ｂ）にはダミー部品７５が実装され、このダミー部品７５は、プロセッサ４内の検出回路７６により、ダミー部品７５の電気的特性を検出する。検出回路７６は、検出結果を閾値と比較して、腐食による異常状態であるか否かを判定する。なお、図１０Ａにおいては、ダミー部品７５を１つのコネクタ基板２４に設けた場合を示しているが、ダミー部品７５を内視鏡２Ａ内の複数の基板に設けるようにしても良い。
検出回路７６は、異常状態であると判定した場合には、その判定信号を警告表示指示回路７７に出力し、警告表示指示回路７７は検出回路７６が異常状態を検出した旨の警告メッセージをモニタ５に出力し、使用者に腐食が発生した異常状態を告知する。

ダミー部品７５、検出回路７６及び警告表示指示回路７７により、腐食による異常状態の発生を検出する腐食異常検出装置８０が構成される。
なお、図１０Ａにおいて符号７８はＦＰＧＡ５１などにより形成される電子回路を示す。
上記ダミー部品７５を設ける場合の形状及び特性としては、以下のような要件が考えられる。湿気等による特性劣化、又は基板のプリントパターンの腐食による故障の原因として、例えば半田や素子メッキ部の溶出を想定した場合、端子間や露出パターン間が溶出金属によってショート状態に至ったり、端子やパターンがやせてオープン状態に至るような故障が考えられる。
そのため、製品に使用されている部品よりも端子間ピッチが狭いパターンを有していることがダミー部品７５の形状要件となり、ショートとオープンが判別できるデバイスであることがダミー部品７５の特性要件となる。

例えばコネクタ基板２４の製品に用いられている（端子間の）最小ピッチが０．５ｍｍの場合、０４０２サイズ（０．４ｍｍ×０．２ｍｍ）の数ｋΩの所定の抵抗値Ｒを有する抵抗器をコネクタ基板２４に実装して、ダミー部品７５とする。
そして、検出回路７６により、上記抵抗器の抵抗値をモニタし、モニタした抵抗値が所定の抵抗値ＲよりΔだけ大きい閾値Ｒｔ１（＝Ｒ＋Δ）以上となった場合、又は所定の抵抗値よりΔだけ小さい閾値Ｒｔ２（＝Ｒ−Δ）以下となった場合には、腐食が発生した異常状態であると判定する。そして、異常状態の判定結果をモニタ５により使用者に告知する。

上記の説明では、狭い端子間に１つの抵抗器を実装してダミー部品７５を形成した場合で説明したが、図１０Ｂに示すように直列のパターン上に設けた複数の狭い端子としてのパッド７９間にそれぞれ抵抗器７５ａを実装してダミー部品７５を形成しても良い。このように腐食が発生し得る広い範囲に設けた複数の狭い端子間に複数（図９Ｂでは７つ）の抵抗器７５ａを直列接続となるように実装することで、腐食を検出する機能を高めるようにしても良い。
このように腐食により故障が発生し易いダミー部品７５を内視鏡２Ａ内に実装しておくことにより、故障が発生し易い異常状態を速やかに検知して使用者に告知し、修理を促すようにすることで、異常状態で内視鏡２Ａが使用されてしまうことを防止又は低減することができる。

図４Ａ等を参照して説明したように本実施形態によれば、小型のコネクタを用いて複数の電源電圧で撮像素子を駆動するような場合においても、短絡等による電源電圧の異常状態を速やかに検出して、異常状態を速やかに解消し易い内視鏡を提供することができる。
なお、上述した内視鏡としては、主に内視鏡２Ａの場合に対して説明しているが、説明した部分に関する構成を備えた内視鏡２Ｂ，２Ｃの場合においても、同様に適用できることは明らかである。
また、図４Ａ−図４Ｃにおいては、Ａ／Ｄ変換手段によりＡ／Ｄ変換したデジタルの電圧を電圧比較手段としての比較回路６４において閾値と比較する構成であったが、Ａ／Ｄ変換手段を設けること無く、アナログの電圧を閾値と比較するアナログの電圧比較手段を用いる構成にしても良い。

なお、図４Ａ−図４Ｃにおいては、プロセッサ４側から供給される複数の電源電圧から、内視鏡２Ａ内でさらに異なる複数の電源電圧を生成して、ＣＣＤ１６に供給する電源生成手段としてのＣＣＤ電源回路５３ｂ′を備えた構成を示しているが、本発明はこのような構成の場合に限定されない。例えば、ＣＣＤ電源回路５３ｂ′を備えることなく、プロセッサ４で生成した複数の電源電圧を、電源線６０ａ，６０ｂ等の電源線を介してＣＣＤ１６に直接供給する構成の場合にも適用できる。
また、図４Ａ−図４Ｃのように内視鏡２Ａ内にＣＣＤ電源回路５３ｂ′を備えた構成にした場合、さらにＣＣＤ電源回路５３ｂ′から出力される複数の電源の電源電圧を監視し、監視結果に応じてＣＣＤ１６への電源供給を制御する構成にしても良く、例えば図１１に示すような構成にしても良い。なお、本構成を、図３に示した基板内回路用電源回路５２ｐに適用し、基板内回路用電源回路５２ｐの電源電圧の監視結果に応じて基板内回路への電源供給を制御するようにしても良い。

図１１に示すＣＣＤ電源電圧監視回路６３Ｃは、図４ＡのＣＣＤ電源電圧監視回路６３の構成において、さらに比較回路６４ＣとＲＯＭ６５Ｃとを備えた構成である。ＣＣＤ電源回路５３ｂ′のスイッチ６１ｃ、６１ｄを経てＣＣＤ１６に出力される２つの電源電圧を、第２の電圧比較手段としての（比較回路６４のように２つの比較回路を内蔵する）比較回路６４ＣによりＲＯＭ６５Ｃからの閾値とそれぞれ比較し、比較結果を電源供給制御部６６に出力する構成にしている。
そして、電源供給制御部６６は、ＣＣＤ電源回路５３ｂ′の入力端側と出力端側とにおける複数の電源電圧を監視し、正常な電圧の範囲内となる判定結果の場合にはＣＣＤ電源回路５３ｂ′をそのまま動作させ、正常な電圧の範囲外となる異常電圧の判定結果の場合にはＣＣＤ電源回路５３ｂ′からＣＣＤ１６側に供給される電源電圧を遮断するように制御する。また、電源供給制御部６６は、異常電圧の判定結果の場合には、告知信号生成回路６７により告知を行うように制御する。このような構成にすると、内視鏡２Ａ等の内視鏡内の電源の異常状態を、より詳細にかつ速やかに検出でき、その異常状態を解消する対策を速やかに行うことが可能になる。

なお、上述した図４Ａ−図４Ｃ、図１１等においてＣＣＤ電源電圧監視回路を説明したが、以下に説明するように異なる２つの電源間（異なる電源電圧を発生する２つの異電源間）の電圧を比較することにより、それぞれ異なる電源電圧を中継するコネクタ接点ピン間の短絡（ショート）等を検出する構成にしても良い。
図１２は、隣接するコネクタ受け接点ピン４０ａ，４０ｂにより中継された電源線６０ａ，６０ｂの（電源）電圧Ｖ１，Ｖ２間の電圧を比較して、隣接するコネクタ受け接点ピン４０ａ，４０ｂ間の短絡、ないしは短絡に至らない絶縁不良を検出するＣＣＤ電源電圧監視回路６３Ｄを示す。
このＣＣＤ電源電圧監視回路６３Ｄは、例えば図４ＡにおけるＣＣＤ電源電圧監視回路６３において、Ａ／Ｄ変換回路６２ａ，６２ｂを経たデジタルの電圧Ｖ１，Ｖ２が入力される比較回路６４の代わりに、２つの電圧Ｖ１，Ｖ２間の差電圧を生成する減算手段としての減算器１２１と、比較回路１２２とを設けている。なお、図４Ａに適用した場合に限らず、図４Ｂ等に適用しても良い。

２つの電圧Ｖ１，Ｖ２は、大きい方の電圧から小さい方の電圧を減算することにより２つの電圧Ｖ１，Ｖ２間の差電圧を生成する減算器１２１を経て、比較手段としての比較回路１２２に入力される。ここでは、大きい方の電圧をＶ１（つまり、Ｖ１＞Ｖ２）として説明する。比較回路１２２は、２つの電圧Ｖ１，Ｖ２間の差電圧（として、減算器１２１により生成された電圧）Ｖ１−Ｖ２と、ＲＯＭ６５に予め格納された短絡ないしは絶縁不良を判定するための電圧値となる閾値Ｖｔａとを比較する。
この閾値Ｖｔａに関して説明すると、例えばコネクタ受け接点ピン４０ａ，４０ｂ間を絶縁不良の発生に相当する抵抗値で接続した場合において、減算器１２１を経て比較回路１２２に入力される電圧値が上記閾値ＶｔａとしてＲＯＭ６５に予め格納されている。換言すると、ＲＯＭ６５には、短絡に至る前の絶縁不良の発生を判定するための閾値Ｖｔａの情報が格納されている。比較回路１２２は、差電圧Ｖ１−Ｖ２と、閾値Ｖｔａとを比較し、比較結果を電源供給制御部６６に出力する。

電源供給制御部６６は、比較結果に基づいて、ＣＣＤ１６側への電源供給を制御する。電源供給制御部６６は、比較結果がＶ１−Ｖ２＞Ｖｔａの場合には、短絡ないしは絶縁不良が発生していない正常な状態であると判定し、比較結果がＶ１−Ｖ２≦Ｖｔａの場合には、短絡ないしは絶縁不良が発生している異常状態と判定する。
正常な状態においては、Ｖ１−Ｖ２＞Ｖｔａの条件を満たし、絶縁不良の発生時には比較結果がＶ１−Ｖ２＝Ｖｔａ程度となり、絶縁不良が進行すると、Ｖ１−Ｖ２＜Ｖｔａの状態となる。また、短絡したような場合には、Ｖ１−Ｖ２＜Ｖｔａは、０＜Ｖｔａに近い状態になる。
電源供給制御部６６は、比較結果がＶ１−Ｖ２＞Ｖｔａとなる前者の場合には、ＣＣＤ電源回路５３ｂ′の動作を続行させる。一方、比較結果がＶ１−Ｖ２≦Ｖｔａとなる後者の異常状態の場合には、電源供給制御部６６は、ＣＣＤ電源回路５３ｂ′の動作等を停止させると共に、異常判定信号を告知信号生成回路６７に出力する。

告知信号生成回路６７は、コネクタ受け接点ピン４０ａ，４０ｂ間が短絡ないしは絶縁不良が発生している異常状態を告知する告知信号を生成し、告知信号重畳回路６７ａを用いてプロセッサ４側に送信する。
プロセッサ４の制御回路２９は、告知信号を信号処理回路２８に出力し、信号処理回路２８は、映像信号中に告知信号を重畳する。そして、モニタ５は、内視鏡画像と共に、告知信号を表示し、術者は告知信号により、コネクタ受け接点ピン４０ａ，４０ｂ間が短絡ないしは絶縁不良が発生したことを速やかに認識することができる。
従って、異常状態が発生した内視鏡２Ａに対して、その異常状態の発生に対応した修理などを速やかに行うことができ、異常状態を解消できる。

なお、図１２においてはコネクタ受け接点ピン４０ａ，４０ｂ間の短絡ないしは絶縁不良の発生を検出するために、電源線６０ａ，６０ｂにより伝送される（電源）電圧Ｖ１，Ｖ２間の差電圧を閾値Ｖｔａと比較する構成にしているが、他の２つの電源線（例えば６０ａ′、６０ｂ′）により伝送される電源電圧間の差電圧を、対応する閾値と比較して、他の２つの電源線がそれぞれ中継される（特に隣接して配置された）コネクタ接点ピン間の短絡ないしは絶縁不良の発生を検出するようにしても良い。
また、図４Ａ，図４Ｂ等の構成において、さらに減算器１２１及び比較回路１２２を追加して、コネクタ受け接点ピン４０ａ，４０ｂ間の短絡ないしは絶縁不良の発生を検出する機能を追加するようにしても良い。また、上述した実施形態等を部分的に組み合わせる等して構成される実施形態も本発明に属する。

本出願は、２０１１年９月２２日に日本国に出願された特願２０１１−２０７４６５号を優先権主張の基礎として出願するものであり、上記の開示内容は、本願明細書、請求の範囲に引用されるものとする。

Claims (15)

1. 挿入部の先端部に搭載された撮像素子と、
   前記撮像素子を駆動するための複数の異なる電源電圧を有する電源、前記撮像素子を駆動する駆動信号、該駆動信号で駆動された前記撮像素子から出力される撮像信号、及びグラウンドレベルを伝達する配線と、
   前記配線を中継するコネクタを設けた基板と、
   前記複数の異なる電源電圧を比較する第１の電圧比較部と、
   前記複数の異なる電源電圧から、前記複数の異なる電源電圧とはそれぞれ異なる複数の第２の電源電圧を生成する電源生成部と、
   前記複数の第２の電源電圧を比較する第２の電圧比較部と、
   前記第１の電圧比較部の比較結果、及び前記第２の電圧比較部の比較結果に基づき、前記撮像素子への電源供給を制御する電源供給制御部と、
   を備えることを特徴とする内視鏡。
2. 前記第１の電圧比較部は、前記基板に設けられ、前記第１の電圧比較部は、前記複数の電源電圧とそれぞれ所定の閾値とを比較することにより、各電源電圧が正常な電圧の範囲内であるか否かの比較結果を出力し、前記電源供給制御部は、前記基板に設けられ、前記電源供給制御部は、前記第１の電圧比較部の前記比較結果が前記正常な電圧の範囲内の場合には、前記撮像素子への電源供給を行うように制御し、前記第１の電圧比較部の前記比較結果が前記正常な電圧の範囲外の場合には、前記撮像素子への電源供給を停止するように制御することを特徴とする請求項１に記載の内視鏡。
3. 前記電源供給制御部は、前記第１の電圧比較部の前記比較結果が前記正常な電圧の範囲外となる異常電圧の場合には、前記異常電圧の発生を告知する告知信号を、前記内視鏡が着脱自在に接続され、前記撮像素子に対する信号処理を行う信号処理装置に送信する告知信号送信部を有することを特徴とする請求項２に記載の内視鏡。
4. 前記第１の電圧比較部の前記比較結果が前記正常な電圧の範囲外となる異常電圧の場合には、前記第１の電圧比較部は、前記異常電圧が入力される前記電源生成部の動作を停止することを特徴とする請求項３記載の内視鏡。
5. 前記第１の電圧比較部及び前記電源供給制御部は、プログラム可能に構築されるＦＰＧＡを用いて構成されることを特徴とする請求項４に記載の内視鏡。
6. 前記電源供給制御部は、前記告知信号を、該告知信号以外の他の信号に重畳して前記内視鏡が着脱自在に接続される前記信号処理装置に送信する告知信号重畳部を有することを特徴とする請求項５に記載の内視鏡。
7. さらに、前記コネクタにおける隣接する２つのコネクタ接点ピンによりそれぞれ中継された前記複数の異なる電源電圧を有する電源における異なる２つの電源電圧間の差電圧を生成する減算回路と、前記減算回路により生成された前記差電圧と、前記２つのコネクタ接点ピン間の短絡ないしは絶縁不良を検出するために設定された閾値とを比較する比較回路とを備え、前記電源供給制御部は、前記比較回路による比較結果に基づいて、前記撮像素子への電源供給を制御することを特徴とする請求項１に記載の内視鏡。
8. さらに、前記コネクタにおける隣接する２つのコネクタ接点ピンによりそれぞれ中継された前記複数の異なる電源電圧を有する電源における異なる２つの電源電圧間の差電圧を生成する減算回路と、前記減算回路により生成された前記差電圧と、前記２つのコネクタ接点ピン間の短絡ないしは絶縁不良を検出するために設定された閾値とを比較する比較回路とを備え、前記電源供給制御部は、前記比較回路による比較結果に基づいて、前記撮像素子への電源供給を制御することを特徴とする請求項３に記載の内視鏡。
9. さらに、前記コネクタにおける隣接する２つのコネクタ接点ピンによりそれぞれ中継された前記複数の異なる電源電圧を有する電源における異なる２つの電源電圧間の差電圧を生成する減算回路と、前記減算回路により生成された前記差電圧と、前記２つのコネクタ接点ピン間の短絡ないしは絶縁不良を検出するために設定された閾値とを比較する比較回路とを備え、前記電源供給制御部は、前記比較回路による比較結果に基づいて、前記撮像素子への電源供給を制御することを特徴とする請求項６に記載の内視鏡。
10. さらに、前記基板は、前記内視鏡が着脱自在に接続される外部装置内に設けられた電源回路から前記電源生成部に供給される前記電源の電源電流が所定値以上の過大電流で有るか否かを検知する過大電流検知回路を有し、前記過大電流検知回路が過大電流を検知した場合には、過大電流が検知された電源電流を遮断することを特徴とする請求項４に記載の内視鏡。
11. さらに、前記基板は、前記内視鏡が着脱自在に接続される外部装置内に設けられた電源回路から前記電源生成部に供給される前記電源の電源電流が所定値以上の過大電流で有るか否かを検知する過大電流検知回路を有し、前記過大電流検知回路が過大電流を検知した場合には、過大電流が検知された電源電流を遮断することを特徴とする請求項７に記載の内視鏡。
12. さらに、前記基板は、前記内視鏡が着脱自在に接続される外部装置内に設けられた電源回路から前記電源生成部に供給される前記電源がＯＮ、ＯＦＦされる場合、前記電源がＯＦＦされたタイミングから短い時間ｔ１後に前記電源生成部が生成する前記複数の第２の電源電圧を遮断し、前記電源がＯＮされたタイミングから前記時間ｔ１より大きい時間ｔ２後に前記電源生成部が生成する前記複数の第２の電源電圧を出力させるようにＯＮにする電源ＯＮ／ＯＦＦ制御回路を有することを特徴とする請求項４に記載の内視鏡。
13. 前記基板は、前記内視鏡が前記信号処理装置に着脱自在に接続されるコネクタ内に設けられたコネクタ基板と、前記内視鏡の挿入部の先端部に設けられ、前記撮像素子が接続される先端部基板とを有し、前記配線は前記コネクタ基板と前記先端部基板間を着脱自在に接続することを特徴とする請求項３に記載の内視鏡。
14. 前記基板は、前記内視鏡が前記信号処理装置に着脱自在に接続されるコネクタ内に設けられたコネクタ基板と、前記内視鏡の挿入部の先端部に設けられ、前記撮像素子が接続される先端部基板とを有し、前記配線は前記コネクタ基板と前記先端部基板間を着脱自在に接続することを特徴とする請求項８に記載の内視鏡。
15. 前記基板は、さらに前記内視鏡における前記挿入部の基端に設けられた操作部内に配置された操作部基板を有し、前記配線は前記コネクタ基板と前記操作部基板間を着脱自在に接続する第１のケーブルと、前記操作部基板と前記先端部基板間を着脱自在に接続する第２のケーブルとを備えて構成されることを特徴とする請求項１４に記載の内視鏡。

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