JP5270761B2 - ゲート駆動回路 - Google Patents

Description

この発明は、半導体スイッチング素子を駆動するゲート駆動回路に関するものであり、特に半導体スイッチング素子を高速にスイッチングできるゲート駆動回路に関する。

従来のゲート駆動回路においては、半導体スイッチング素子であるＭＯＳＦＥＴ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ−Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）のゲート駆動回路として、トランジスタやＭＯＳＦＥＴを直列接続したバッファ回路を用いることが一般的である。この回路ではバッファの基準電位に負バイアスを印加することによって、ＭＯＳＦＥＴがオフ時にはゲート電圧を負にすることができるので、半導体スイッチング素子のスイッチングの誤動作を防止することができる（例えば、特許文献１参照）。

特開平７−２４５５５７号公報（第３頁、第１図）

半導体スイッチング素子は、スイッチング時の過渡状態期間で導通損失を発生する。半導体スイッチング素子の大容量化に伴い、導通損失も増加してきたが、従来は、半導体スイッチング素子の高速スイッチング化によって過渡状態期間を短縮し、導通損失の低減を図ってきた。近年、ワイドバンドギャップ半導体によって形成した半導体スイッチング素子の実用化に伴い、更なる高速スイッチングが可能となり、導通損失の低減が期待される。しかしながら、ＭＯＳＦＥＴの駆動回路の駆動能力が不足して、半導体スイッチング素子の能力を充分に引き出せないという問題があった。また、半導体スイッチング素子の大容量化に伴う導通損失を低減するために、半導体スイッチング素子のオン抵抗を小さくすることで導通損失の低減を図ってきた。しかしながら、一般的にオン抵抗値は半導体スイッチング素子のスイッチング閾値電圧とトレードオフ関係にあり、オン抵抗を小さくすれば半導体スイッチング素子の閾値電圧も低下してノイズの影響を受けやすくなり、スイッチングの誤動作の可能性が高くなるという問題があった。

この発明は、上述のような課題を解決するためになされたもので、半導体スイッチング素子を高速にスイッチングできるゲート駆動回路を得るものである。

この発明に係るゲート駆動回路は、相補的にオン・オフするオン用スイッチング素子およびオフ用スイッチング素子を有し、半導体スイッチング素子を駆動するバッファ回路と、オン用スイッチング素子のソースまたはエミッタに正極が接続され、ゲート駆動回路の基準電位に負極が接続された第１の直流電圧源と、オフ用スイッチング素子のソースまたはエミッタに正極が接続され、基準電位に負極が接続された第２の直流電圧源とを備えたものである。

また、この発明に係るゲート駆動回路は、相補的にオン・オフするオン用スイッチング素子およびオフ用スイッチング素子を有し、半導体スイッチング素子を駆動するバッファ回路と、オン用スイッチング素子のソースまたはエミッタに正極が接続され、ゲート駆動回路の基準電位に負極が接続された直流電圧源と、オン用スイッチング素子のゲートおよびオフ用スイッチング素子のゲートに対して電圧パルスを出力する駆動ロジックとを備え、電圧パルスの高電位側の電位がオン用スイッチング素子のソースの電位より第１のオフセット電圧分だけ高く、かつ、電圧パルスの低電位側の電位がオフ用スイッチング素子のソースの電位に設定されるか、電圧パルスの高電位側の電位がオン用スイッチング素子のソースの電位に、かつ、電圧パルスの低電位側の電位がオフ用スイッチング素子のソースの電位より第２のオフセット電圧分だけ低く設定されるか、または、電圧パルスの高電位側の電位がオン用スイッチング素子のソースの電位より第１のオフセット電圧分だけ高く、かつ、電圧パルスの低電位側の電位がオフ用スイッチング素子のソースの電位より第２のオフセット電圧分だけ低く設定されるものである。

この発明は、相補的にオン・オフするオン用スイッチング素子およびオフ用スイッチング素子を有し、半導体スイッチング素子を駆動するバッファ回路と、オン用スイッチング素子のソースまたはエミッタに正極が接続され、ゲート駆動回路の基準電位に負極が接続された第１の直流電圧源と、オフ用スイッチング素子のソースまたはエミッタに正極が接続され、基準電位に負極が接続された第２の直流電圧源とを備えたので、オフ用スイッチング素子を高速にターンオフさせることができ、半導体スイッチング素子を高速にターンオンさせることができる。

本発明の実施の形態１におけるゲート駆動回路の概略の構成図である。 従来のゲート駆動回路の概略の構成図である。 従来のゲート駆動回路のＮチャネルＭＯＳＦＥＴのゲート−ソース間電圧の過渡応答波形の一例を示す図である。 ＮチャネルＭＯＳＦＥＴのドレイン電流とゲート−ソース間電圧との代表的な関係の一例を示す図である。 本発明の実施の形態１におけるゲート駆動回路のＮチャネルＭＯＳＦＥＴのゲート−ソース間電圧の過渡応答波形を示す図である。 本発明の実施の形態２におけるゲート駆動回路の概略の構成図である。 本発明の実施の形態３におけるゲート駆動回路の概略の構成図である。 本発明の実施の形態３におけるゲート駆動回路のＰチャネルＭＯＳＦＥＴのゲート−ソース間電圧の過渡応答波形を示す図である。 本発明の実施の形態３における別のゲート駆動回路の概略の構成図である。 本発明の実施の形態４におけるゲート駆動回路の概略の構成図である。 本発明の実施の形態４における駆動ロジックから出力されるゲート電圧の出力波形の第一例を示す図である。 本発明の実施の形態４における駆動ロジックから出力されるゲート電圧の出力波形の第二例を示す図である。 本発明の実施の形態４における駆動ロジックから出力されるゲート電圧の出力波形の第三例を示す図である。

実施の形態１．
図１は、この発明の実施の形態１におけるゲート駆動回路の概略の構成図である。ゲート駆動回路１は、半導体スイッチング素子であるＭＯＳＦＥＴ１０を駆動するものである。図１において、ゲート駆動回路１は、ＭＯＳＦＥＴ１０を駆動するバッファ回路であるバッファ４と、第１の直流電圧源６と、第２の直流電圧源１２とよって構成されている。

バッファ４は、トーテムポール接続されて相補的にオン・オフするオン用スイッチング素子であるＰチャネルＭＯＳＦＥＴ２およびオフ用スイッチング素子であるＮチャネルＭＯＳＦＥＴ３を有している。オン用スイッチング素子であるＰチャネルＭＯＳＦＥＴ２がターンオンすることによってＭＯＳＦＥＴ１０がオンし、オフ用スイッチング素子であるＮチャネルＭＯＳＦＥＴ３がターンオンすることによってＭＯＳＦＥＴ１０がオフする。第１の直流電圧源６の正極はＰチャネルＭＯＳＦＥＴ２のソースに接続され、負極はゲート駆動回路１の基準電位（ＶＳ）５に接続されている。また、第２の直流電圧源１２の正極はＮチャネルＭＯＳＦＥＴ３のソースに接続され、負極はゲート駆動回路１の基準電位５に接続されている。第２の直流電圧源１２は、ＮチャネルＭＯＳＦＥＴ３のソース電位を基準電位５より上昇させることができる。

また、ゲート駆動回路１は、ＭＯＳＦＥＴ１０のオン時ゲート抵抗７と、オフ時ゲート抵抗８と、駆動信号（ＳＤ）を取り込んでＰチャネルＭＯＳＦＥＴ２のゲートおよびＮチャネルＭＯＳＦＥＴ３のゲートへゲート電圧を出力する駆動ロジック９を備えている。駆動ロジック９は、第１の直流電圧源６の正極にも接続されており、第１の直流電圧源６から直流電圧の供給を受けている。また、駆動ロジック９は、基準電位５にも接続されている。駆動ロジック９から出力されるゲート電圧は、ＰチャネルＭＯＳＦＥＴ２およびＮチャネルＭＯＳＦＥＴ３を相補的にオン・オフさせるために、高電位（例えば、直流電圧Ｖｏｕｔ）と低電位（例えば、基準電位）とを交互に変化する電圧パルスとなる。ゲート電圧が高電位になるとＰチャネルＭＯＳＦＥＴ２がオン状態になり、ＭＯＳＦＥＴ１０がオン状態になる。ゲート電圧が低電位になるとＮチャネルＭＯＳＦＥＴ３がオン状態になり、ＭＯＳＦＥＴ１０がオフ状態になる。

実施の形態１の説明に先立ち、本発明を良く理解するために、従来の一般的なゲート駆動回路について説明する。図２は、従来のゲート駆動回路の一例を示した概略の構成図である。実施の形態１におけるゲート駆動回路１では、ＮチャネルＭＯＳＦＥＴ３と基準電位５との間に設けられた第２の直流電圧源１２の正極がＮチャネルＭＯＳＦＥＴ３のソースに接続されている。一方、従来のゲート駆動回路２１では、ＮチャネルＭＯＳＦＥＴ３と基準電位５との間に設けられた直流電圧源２２の負極がＮチャネルＭＯＳＦＥＴ３のソースに接続されており、この点が実施の形態１との相違点である。その他の構成については、実施の形態１におけるゲート駆動回路１と従来のゲート駆動回路２１は同じである。

このような従来のゲート駆動回路２１において、駆動対象であるＭＯＳＦＥＴ１０がオフ状態のときに、直流電圧源２２によってＭＯＳＦＥＴ１０のゲート−ソース間電圧（以下、Ｖｇｓと表記）は基準電位５に対して負バイアス状態となる。このため、ノイズによるＭＯＳＦＥＴ１０のスイッチングの誤動作を防止することができる。ここで、ＭＯＳＦＥＴ１０がターンオンするときのバッファ４の動作に注目する。ＭＯＳＦＥＴ１０がターンオンするためには、まず、バッファ４のＮチャネルＭＯＳＦＥＴ３がターンオフした後にＰチャネルＭＯＳＦＥＴ２をオンする必要がある。ＭＯＳＦＥＴ１０を高速にターンオンするためには、できるだけ短時間でＮチャネルＭＯＳＦＥＴ３をターンオフすることが望ましい。

図３に、ＮチャネルＭＯＳＦＥＴ３がターンオフする際のＮチャネルＭＯＳＦＥＴ３のＶｇｓの過渡応答波形の一例を示す。図３において、縦軸はＶｇｓであり、ソース電位をＮチャネルＭＯＳＦＥＴ３のゲート−ソース間に印加される電位差を表している。ここで、図２に示したゲート駆動回路２１の場合、Ｖｇｓ＝０Ｖに相当する電位は基準電位５に対して直流電圧源２２による直流電圧Ｖｂｕｆｆｅｒ分だけマイナスの電位となる。ＮチャネルＭＯＳＦＥＴ３はＶｇｓが一定の閾値電圧（以下、Ｖｔｈと表記）より小さくなったときにターンオフするが、ＮチャネルＭＯＳＦＥＴ３をオフしてからターンオフするまでの遷移時間である立ち下がり時間（以下、ｔｏｆｆと表記）によってＶｇｓの電圧変化率（傾き）ｄＶ／ｄｔは異なる。図４に、ＮチャネルＭＯＳＦＥＴのドレイン電流（以下、Ｉｄと表記）とＶｇｓとの代表的な関係の一例を示す。図４に示したＩｄとＶｇｓとの関係から、Ｖｇｓが大きくなるとＩｄの電流変化率が大きくなることがわかる。つまり、Ｖｔｈを大きくした方が電流変化率も大きいので、Ｉｄを早く遮断することができる。このため、ＮチャネルＭＯＳＦＥＴ３のｔｏｆｆの短縮につながる。ｔｏｆｆは駆動対象であるＭＯＳＦＥＴ１０の立ち上がり時間の一部であるので、ＭＯＳＦＥＴ１０を高速駆動するために、ＮチャネルＭＯＳＦＥＴ３のｔｏｆｆを短縮する必要がある。

次に、本実施の形態のゲート駆動回路の動作について説明する。本実施の形態のゲート駆動回路１では、第２の直流電圧源１２が印加する電圧（以下、Ｖｎｂｕｆｆｅｒと表記）によってＮチャネルＭＯＳＦＥＴ３のソース電位を基準電位５よりＶｎｂｕｆｆｅｒだけ上昇させることができる。なお、ＮチャネルＭＯＳＦＥＴ３のソース電位がＶｎｂｕｆｆｅｒだけ上昇するので、駆動ロジック９から出力されるゲート電圧の高電位側も相対的にＶｎｂｕｆｆｅｒだけ高く設定し、Ｖｏｕｔ＋Ｖｎｂｕｆｆｅｒのゲート電圧を出力する。これにより、第２の直流電圧源１２によってＮチャネルＭＯＳＦＥＴ３のソース電位が上昇しても、オン動作時のＮチャネルＭＯＳＦＥＴ３のＶｇｓは同じ値に設定される。なお、ＶｏｕｔやＶｎｂｕｆｆｅｒはＮチャネルＭＯＳＦＥＴ３のスペックに合せて任意に設定することができる。一例を示すと、Ｖｏｕｔを１５Ｖ、Ｖｎｂｕｆｆｅｒを５Ｖに設定することができる。もちろん、この電圧値に限られるわけではない。

図５に、ゲート駆動回路１におけるＮチャネルＭＯＳＦＥＴ３がターンオフする際のＮチャネルＭＯＳＦＥＴ３のＶｇｓの過渡応答波形を示す。図５において、縦軸はＶｇｓであり、ＮチャネルＭＯＳＦＥＴ３のゲート−ソース間に印加される電位差を表している。図中の破線は第２の直流電圧源１２を備えていない場合（Ｃａｓｅ２）であり、図３に示した過渡応答波形と同じである。また、図中の実線は第２の直流電圧源１２を備えた場合（Ｃａｓｅ１）である。ソース電位は、ＮチャネルＭＯＳＦＥＴ３のオン・オフ動作に関係なく一定の電位（＋Ｖｎｂｕｆｆｅｒ）である。ゲート電位は、ＮチャネルＭＯＳＦＥＴ３のオン動作時にはソース電位に対してＶｏｕｔだけ高く設定されているが、オフ動作時にはソース電位に対してＶｎｂｕｆｆｅｒだけ低くなる。このため、ＮチャネルＭＯＳＦＥＴ３がターンオフ動作を始める場合、Ｖｇｓは＋Ｖｏｕｔから−Ｖｎｂｕｆｆｅｒまで変化する。つまり、第２の直流電圧源１２を備えない場合に比べてＶｎｂｕｆｆｅｒ分だけ大きく変化する。このように、第２の直流電圧源１２を備えることによって、ＶｇｓをＶｏｕｔ＋Ｖｎｂｕｆｆｅｒの電圧差で変化させることができるが、実際にＮチャネルＭＯＳＦＥＴ３のゲート−ソース間に印加される最大電圧はＶｏｕｔであり、第２の直流電圧源１２を備えない場合と同じである。つまり、ＮチャネルＭＯＳＦＥＴ３のオン動作時のＶｇｓの耐電圧のスペックを変える必要がない。

図５に示すように、第２の直流電圧源１２の有無によってターンオフ後のＶｇｓ変化の時定数は変わらないので、Ｖｇｓの電圧変化を大きくする方が電圧変化率を高くすることができる。このため、第２の直流電圧源１２を備えない場合に比べて第２の直流電圧源１２を備えてソース電圧をＶｎｂｕｆｆｅｒだけ高くした方が、ＮチャネルＭＯＳＦＥＴ３のＶｇｓが早くＶｔｈに達し、ＶｇｓがＶｔｈに至るまでの時間をΔｔｏｆｆだけ短くすることができる。また、第２の直流電圧源１２を備えない場合に比べて、Ｖｔｈ到達時のＶｇｓの電圧変化率も高くすることができ、ｔｏｆｆを短縮することができる。このように、ＮチャネルＭＯＳＦＥＴ３のオン時のＶｇｓの値を変えずに、ターンオフ動作時のゲート電位をＶｎｂｕｆｆｅｒ分だけ大きく変化させることができるので、ＮチャネルＭＯＳＦＥＴ３を高速にターンオフすることができる。このため、ＰチャネルＭＯＳＦＥＴ２をオンするまでの時間が短くなり、ＭＯＳＦＥＴ１０を高速にターンオンさせることができる。

なお、本実施の形態では、ＮチャネルＭＯＳＦＥＴ３のソースを負バイアスとしていないが、駆動対象となるＭＯＳＦＥＴ１０のＶｔｈは用途や種類によって異なり、ＭＯＳＦＥＴ１０に印加されるノイズの大きさも使用環境によって大きく異なる。このため、ＭＯＳＦＥＴ１０のＶｔｈがノイズに対して充分に余裕があったり、ノイズが充分に小さい場合には、Ｖｇｓを積極的に０［Ｖ］に近づけたり、負バイアスにしたりする必要はない。

以上のように、第２の直流電圧源１２の正極をＮチャネルＭＯＳＦＥＴ３のソースに接続する構成にすることによって、ＮチャネルＭＯＳＦＥＴ３を高速にターンオフさせることができ、ゲート駆動回路１はＭＯＳＦＥＴ１０を高速駆動することができる。

実施の形態２．
図６は、この発明の実施の形態２におけるゲート駆動回路の概略の構成図である。図６において、図１と同一の符号を付したものは、同一またはこれに相当するものであり、このことは明細書の全文において共通することである。本実施の形態のゲート駆動回路１１は、正極をＭＯＳＦＥＴ１０のソースに接続し、負極を基準電位５に接続する第３の直流電圧源１３を備えた点が実施の形態１と異なる。

第３の直流電圧源１３が印加する電圧をＶｏｆｆｓｅｔとすると、第３の直流電圧源１３は、ＭＯＳＦＥＴ１０のソース電位を基準電位５よりＶｏｆｆｓｅｔ上昇させることができ、ＭＯＳＦＥＴ１０のＶｇｓを調節することができる。例えば、Ｖｎｂｕｆｆｅｒ＜Ｖｏｆｆｓｅｔの関係となるようにＭＯＳＦＥＴ１０のＶｇｓを調節することによって、ＭＯＳＦＥＴ１０のオフ時のＶｇｓを負バイアスとすることができる。負バイアスとすることによって、ノイズによるＭＯＳＦＥＴ１０の誤動作を防止することができる。

このように、第２の直流電圧源１２の正極をＮチャネルＭＯＳＦＥＴ３のソースに接続し、第３の直流電圧源１３の正極をＭＯＳＦＥＴ１０のソースに接続することによって、ゲート駆動回路１１は、ＮチャネルＭＯＳＦＥＴ３を高速にターンオフさせてＭＯＳＦＥＴ１０を高速駆動する機能と、ノイズによるＭＯＳＦＥＴ１０の誤動作を防止する機能とを両立させることができる。なお、ＶｎｂｕｆｆｅｒとＶｏｆｆｓｅｔの関係はノイズ耐量などを勘案してＶｎｂｕｆｆｅｒ＜Ｖｏｆｆｓｅｔに限らず任意に設定可能であることは言うまでもない。

実施の形態３．
図７は、この発明の実施の形態３におけるゲート駆動回路の概略の構成図である。本実施の形態のゲート駆動回路１４は、正極を第１の直流電圧源１７の正極に接続し、負極をＰチャネルＭＯＳＦＥＴ２のソースに接続する第４の直流電圧源１６を、ＰチャネルＭＯＳＦＥＴ２と第１の直流電圧源１７との間に挿入した点が実施の形態２と異なる。実施の形態１および実施の形態２におけるゲート駆動回路は、ＭＯＳＦＥＴ１０のターンオンの速度を速くするものであるが、ＭＯＳＦＥＴ１０のターンオフの速度も速くすることができれば、ＭＯＳＦＥＴ１０のスイッチング損失の低減などのメリットをさらに享受することができる。本実施の形態のゲート駆動回路は、ＭＯＳＦＥＴ１０のターンオフを速くするために、バッファ４のＰチャネルＭＯＳＦＥＴ２のターンオフの速度を速くするものである。

図７において、第１の直流電圧源１７の負極は基準電位５に接続され、第４の直流電圧源１６の正極と第１の直流電圧源１７の正極同士が接続されている。第４の直流電圧源１６から発生される直流電圧（以下、Ｖｐｂｕｆｆｅｒと表記）は、第１の直流電圧源１７から発生される直流電圧Ｖｏｕｔよりも低く設定されている。このようなゲート駆動回路１４の構成では、第４の直流電圧源１６が印加する電圧ＶｐｂｕｆｆｅｒによってＰチャネルＭＯＳＦＥＴ２のソース電位を第１の直流電圧源１７と第４の直流電圧源１６との接続点の電位よりＶｐｂｕｆｆｅｒだけ下降させることができる。ＰチャネルＭＯＳＦＥＴ２のソース電位がＶｐｂｕｆｆｅｒだけ下降するので、第１の直流電圧源１７の電圧を相対的にＶｐｂｕｆｆｅｒ高く設定する。駆動ロジック９から出力されるゲート電圧の高電位側も相対的にＶｐｂｕｆｆｅｒだけ高く設定し、Ｖｏｕｔ＋Ｖｐｂｕｆｆｅｒのゲート電圧を出力する。第１の直流電圧源１７の電圧を相対的にＶｐｂｕｆｆｅｒ高く設定しているので、第４の直流電圧源１６によってソース電位がＶｐｂｕｆｆｅｒ下降しても、オン動作時のＰチャネルＭＯＳＦＥＴ２のＶｇｓは同じ値に設定される。ＶｏｕｔやＶｐｂｕｆｆｅｒはＰチャネルＭＯＳＦＥＴ２のスペックに合せて任意に設定することができる。なお、第２の直流電圧源１２および第３の直流電圧源１３の動作については実施の形態２と同様であるため説明を省略する。

図８に、ゲート駆動回路１４におけるＰチャネルＭＯＳＦＥＴ２がターンオフする際のＶｇｓの過渡応答波形を示す。図８において、縦軸はＶｇｓであり、ＰチャネルＭＯＳＦＥＴ２のゲート−ソース間に印加される電位差を表している。図中の破線は第４の直流電圧源１６を備えていない場合（Ｃａｓｅ４）であり、図３に示した過渡応答波形と同じである。また、図中の実線は第４の直流電圧源１６を備えた場合（Ｃａｓｅ３）である。ソース電位は、ＰチャネルＭＯＳＦＥＴ２のオン・オフ動作に関係なく一定の電位である。本実施の形態では、ゲート電位は、ＰチャネルＭＯＳＦＥＴ２のオン動作時にはソース電位に対してＶｏｕｔだけ低く設定されているが、オフ動作時にはソース電位に対してＶｐｂｕｆｆｅｒだけ高くなる。このため、ＰチャネルＭＯＳＦＥＴ２がターンオフ動作を始める場合、Ｖｇｓは−Ｖｏｕｔから＋Ｖｐｂｕｆｆｅｒまで変化する。つまり、第４の直流電圧源１６を備えない場合に比べてＶｐｂｕｆｆｅｒ分だけ大きく変化する。このように、第４の直流電圧源１６を備えることによって、ＶｇｓをＶｏｕｔ＋Ｖｐｂｕｆｆｅｒの電圧差で変化させることができるが、実際にＰチャネルＭＯＳＦＥＴ２のゲート−ソース間に印加される最大電圧はＶｏｕｔであり、第４の直流電圧源１６を備えない場合と同じである。つまり、ＰチャネルＭＯＳＦＥＴ２のオン動作時のＶｇｓの耐電圧のスペックを変える必要がない。

図８に示すように、第４の直流電圧源１６の有無によってターンオフ後のＶｇｓ変化の時定数は変わらないので、Ｖｇｓの電圧変化を大きくする方が電圧変化率を高くすることができる。このため、第４の直流電圧源１６を備えない場合に比べて第４の直流電圧源１６を備え、ソース電圧をＶｐｂｕｆｆｅｒだけ高くした方が、ＰチャネルＭＯＳＦＥＴ２のＶｇｓが早くＶｔｈに達し、ＶｇｓがＶｔｈに至るまでの時間をΔｔｏｆｆだけ短くすることができる。また、第４の直流電圧源１６を備えない場合に比べて、Ｖｔｈ到達時のＶｇｓの電圧変化率も高くすることができ、ｔｏｆｆを短縮することができる。このように、ＰチャネルＭＯＳＦＥＴ２のオン時のＶｇｓの値を変えずに、ターンオフ動作時のゲート電位をＶｐｂｕｆｆｅｒ分だけ大きく変化させることができるので、ＰチャネルＭＯＳＦＥＴ２を高速にターンオフすることができる。このため、ＮチャネルＭＯＳＦＥＴ３をオンするまでの時間が短くなり、ＭＯＳＦＥＴ１０を高速にターンオフさせることができる。

また、実施の形態１、２において説明したように、第２の直流電圧源１２によってＮチャネルＭＯＳＦＥＴ３のソース電位が基準電位５より上昇することによってＮチャネルＭＯＳＦＥＴ３がターンオフするまでの時間を短縮することができる。さらに、実施の形態２において説明したように、第３の直流電圧源１３によって駆動対象であるＭＯＳＦＥＴ１０のＶｇｓを調節することができ、ＭＯＳＦＥＴ１０の誤動作を防止することができる。なお、実施の形態１と同様に、ＭＯＳＦＥＴ１０のＶｔｈがノイズに対して充分に余裕があったり、ノイズが充分に小さい場合には、第３の直流電圧源１３を備えてＶｇｓを負バイアスにする必要はない。また、ＭＯＳＦＥＴ１０を高速にターンオフさせることだけを目的とする場合は、図９に示すようなゲート駆動回路１５のように第２の直流電圧源１２を備えない構成にしてもよい。

以上のように、第４の直流電圧源１６の負極をＰチャネルＭＯＳＦＥＴ２のソースに接続し、第２の直流電圧源１２の正極をＮチャネルＭＯＳＦＥＴ３のソースに接続する構成にすることによって、ＰチャネルＭＯＳＦＥＴ２およびＮチャネルＭＯＳＦＥＴ３をそれぞれ高速にターンオフさせることができ、ゲート駆動回路１４はＭＯＳＦＥＴ１０を高速駆動することができる。また、第３の直流電圧源１３の正極を駆動対象であるＭＯＳＦＥＴ１０のソースに接続することによって、ノイズによるＭＯＳＦＥＴ１０の誤動作を防止することができる。

実施の形態４．
実施の形態１〜実施の形態３においては、バッファのスイッチング速度を向上させるために、バッファ内部のＭＯＳＦＥＴのソース電位を直流電圧源でオフセットして、オン時のＶｇｓの値を変えずにゲート電位を大きく変化させる方法を用いた。オン時のＶｇｓの値を変えずにゲート電位を大きく変化させる方法としては、駆動ロジックからバッファへ出力されるゲート電圧を調節する方法があり、同様の動作を行うことができる。図１０は、この発明の実施の形態４におけるゲート駆動回路の概略の構成図である。本実施の形態のゲート駆動回路１８は、ＰチャネルＭＯＳＦＥＴのソースに正極を接続する直流電圧源を備えず、駆動ロジック９の代わりに駆動ロジック１９を備えた点が実施の形態２と異なる。

図１０において、バッファ４のスイッチングが高速化されるように、駆動ロジック１９から出力されるゲート電圧が設計されている。なお、ＰチャネルＭＯＳＦＥＴ２のソース電位は、第１の直流電圧源６の出力電圧（以下、Ｖｄｃと表記）と同じになる。また、ＮチャネルＭＯＳＦＥＴ３のソース電位は、基準電位５と同じになる。

図１１に、駆動ロジック１９から出力されるゲート電圧の出力波形の第一例を示す。図１１に示すように、駆動ロジック１９から出力されるゲート電圧は電圧パルスであり、電圧パルスの高電位側を、ＰチャネルＭＯＳＦＥＴ２のソース電位であるＶｄｃに対してオフセット電圧分（以下、Ｖｐｏｄと表記）だけ高くなるように制御している。ＰチャネルＭＯＳＦＥＴ２のソース電位はＶｄｃに固定され、ゲート電位はＶｄｃ＋Ｖｐｏｄから基準電位５までの変化を繰り返し、ＰチャネルＭＯＳＦＥＴ２のオン・オフ動作が行われる。つまり、ＰチャネルＭＯＳＦＥＴ２のオン動作時のＶｇｓをＶｄｃより高くすることなく、ターンオフの際のＶｇｓを基準電位からＶｄｃ＋Ｖｐｏｄまで範囲で変化させることができる。このため、実施の形態３において説明したように、ＰチャネルＭＯＳＦＥＴ２を高速にターンオフすることができ、ＮチャネルＭＯＳＦＥＴ３をオンするまでの時間が短くなり、ＭＯＳＦＥＴ１０を高速にターンオフさせることができる。

また、図１２に、駆動ロジック１９から出力されるゲート電圧の出力波形の第二例を示す。図１２に示すように、駆動ロジック１９から出力されるゲート電圧は電圧パルスであり、電圧パルスの低電位側を、ＮチャネルＭＯＳＦＥＴ３のソース電位である基準電位５に対してオフセット電圧分（（以下、Ｖｎｏｄと表記）だけ低くなるように制御している。ＮチャネルＭＯＳＦＥＴ３のソース電位は基準電位５に固定され、ゲート電位は−ＶｎｏｄからＶｄｃまでの変化を繰り返し、ＮチャネルＭＯＳＦＥＴ３のオン・オフ動作が行われる。つまり、ＮチャネルＭＯＳＦＥＴ３のオン動作時のＶｇｓをＶｄｃより高くすることなく、ターンオフの際のＶｇｓをＶｄｃ＋Ｖｎｏｄの範囲で変化させることができる。このため、実施の形態１において説明したように、ＮチャネルＭＯＳＦＥＴ３を高速にターンオフすることができ、ＰチャネルＭＯＳＦＥＴ２をオンするまでの時間が短くなり、ＭＯＳＦＥＴ１０を高速にターンオンさせることができる。

また、図１３に、駆動ロジック１９から出力されるゲート電圧の出力波形の第三例を示す。図１３は、図１１および図１２に示した出力波形を組み合わせたものである。図１３において、駆動ロジック１９から出力されるゲート電圧の高電位側をＶｄｃに対してＶｐｏｄだけ高くなるように設定し、低電位側を基準電位５に対してＶｎｏｄだけ低くなるように設定する。駆動ロジック１９がこのようなゲート電圧を出力することによって、ＰチャネルＭＯＳＦＥＴ２を高速にターンオフし、ＭＯＳＦＥＴ１０を高速にターンオフさせることができるともに、ＮチャネルＭＯＳＦＥＴ３を高速にターンオフし、ＭＯＳＦＥＴ１０を高速にターンオンさせることができる。

以上のように、駆動ロジック１９のゲート電圧を調整することによって、ゲート駆動回路１８は、ＭＯＳＦＥＴ１０を高速駆動することができる。なお、ノイズ耐量などを勘案して第３の直流電圧源１３を省いた構成としてもよい。また、本実施の形態の駆動ロジック１９の構成を、図２に示した従来のゲート駆動回路に適用してもよいし、実施の形態１〜実施の形態３に示したゲート駆動回路に付加して適用してもよい。

なお、実施の形態１〜実施の形態４において、半導体スイッチング素子としてＭＯＳＦＥＴに対して適用した例を説明したが、本発明はこれに限定するものではなく、トランジスタなどのスイッチング素子などに対して適用できる。また、半導体スイッチング素子もＭＯＳＦＥＴに限定せずＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）などのバイポーラトランジスタに対しても適用できる。さらに、Ｊ−ＦＥＴ（Ｊｕｎｃｔｉｏｎ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）に対しても適用できる。なお、バイポーラトランジスタを適用した場合、ＭＯＳＦＥＴのソースに相当するものは、エミッタとなる。

また、すべての実施の形態において、珪素よりバンドギャップが広いワイドバンドギャップ半導体によってスイッチング素子を形成してもよい。ワイドバンドギャップ半導体としては、例えば、炭化珪素、窒化ガリウム系材料又はダイヤモンドがある。ワイドバンドギャップ半導体によって形成されたスイッチング素子は、耐電圧性が高く、許容電流密度も高いため、スイッチング素子の小型化が可能であり、これら小型化されたスイッチング素子を用いることにより、これらの素子を組み込んだ半導体モジュールの小型化が可能となる。また、耐熱性も高いため、ヒートシンクの放熱フィンの小型化や、水冷部の空冷化が可能であるので、半導体モジュールの一層の小型化が可能になる。更に、電力損失が低いため、スイッチング素子の高効率化が可能であり、延いては半導体モジュールの高効率化が可能になる。

１，１１，１４，１５，１８，２１ ゲート駆動回路、２ ＰチャネルＭＯＳＦＥＴ、３ ＮチャネルＭＯＳＦＥＴ、４ バッファ、５ 基準電位、６，１２，１３，１６，１７，２２ 直流電圧源、７ オン時ゲート抵抗、８ オフ時ゲート抵抗、９，１９ 駆動ロジック、１０ ＭＯＳＦＥＴ。

Claims (7)

1. 半導体スイッチング素子を駆動するゲート駆動回路であって、
   相補的にオン・オフするオン用スイッチング素子およびオフ用スイッチング素子を有し、前記半導体スイッチング素子を駆動するバッファ回路と、
   前記オン用スイッチング素子のソースまたはエミッタに正極が接続され、前記ゲート駆動回路の基準電位に負極が接続された第１の直流電圧源と、
   前記オフ用スイッチング素子のソースまたはエミッタに正極が接続され、前記基準電位に負極が接続された第２の直流電圧源とを備えたことを特徴とするゲート駆動回路。
2. 前記半導体スイッチング素子のソースに正極が接続され、前記基準電位に負極が接続された第３の直流電圧源を備え、
   前記第２の直流電圧源から発生される直流電圧は、前記第３の直流電圧源から発生される直流電圧よりも低いことを特徴とする請求項１に記載のゲート駆動回路。
3. 前記オン用スイッチング素子と前記第１の直流電圧源との間に挿入された第４の直流電圧源を備え、
   前記第４の直流電圧源の正極は、前記第１の直流電圧源の正極に接続され、
   前記第４の直流電圧源の負極は、前記オン用スイッチング素子のソースまたはエミッタに接続され、
   前記第４の直流電圧源から発生される直流電圧は、前記第１の直流電圧源から発生される直流電圧よりも低いことを特徴とする請求項１または２に記載のゲート駆動回路。
4. 半導体スイッチング素子を駆動するゲート駆動回路であって、
   相補的にオン・オフするオン用スイッチング素子およびオフ用スイッチング素子を有し、前記半導体スイッチング素子を駆動するバッファ回路と、
   前記ゲート駆動回路の基準電位に負極が接続された第１の直流電圧源と、
   前記オン用スイッチング素子と前記第１の直流電圧源との間に挿入された第４の直流電圧源とを備え、
   前記第４の直流電圧源の正極は、前記第１の直流電圧源の正極に接続され、
   前記第４の直流電圧源の負極は、前記オン用スイッチング素子のソースまたはエミッタに接続され、
   前記第４の直流電圧源から発生される直流電圧は、前記第１の直流電圧源から発生される直流電圧よりも低いことを特徴とするゲート駆動回路。
5. 半導体スイッチング素子を駆動するゲート駆動回路であって、
   相補的にオン・オフするオン用スイッチング素子およびオフ用スイッチング素子を有し、前記半導体スイッチング素子を駆動するバッファ回路と、
   前記オン用スイッチング素子のソースまたはエミッタに正極が接続され、前記ゲート駆動回路の基準電位に負極が接続された直流電圧源と、
   前記オン用スイッチング素子のゲートおよび前記オフ用スイッチング素子のゲートに対して電圧パルスを出力する駆動ロジックとを備え、
   前記電圧パルスの高電位側の電位が前記オン用スイッチング素子のソースの電位より第１のオフセット電圧分だけ高く、かつ、前記電圧パルスの低電位側の電位が前記オフ用スイッチング素子のソースの電位に設定されるか、
   前記電圧パルスの高電位側の電位が前記オン用スイッチング素子のソースの電位に、かつ、前記電圧パルスの低電位側の電位が前記オフ用スイッチング素子のソースの電位より第２のオフセット電圧分だけ低く設定されるか、
   または、前記電圧パルスの高電位側の電位が前記オン用スイッチング素子のソースの電位より第１のオフセット電圧分だけ高く、かつ、前記電圧パルスの低電位側の電位が前記オフ用スイッチング素子のソースの電位より第２のオフセット電圧分だけ低く設定されることを特徴とするゲート駆動回路。
6. 前記半導体スイッチング素子は、ワイドバンドギャップ半導体によって形成されていることを特徴とする請求項１〜５のいずれか１項に記載のゲート駆動回路。
7. 前記ワイドバンドギャップ半導体は、炭化珪素、窒化ガリウム系材料又はダイヤモンドであることを特徴とする請求項６に記載のゲート駆動回路。

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