JPH04119722A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH04119722A JPH04119722A JP2239607A JP23960790A JPH04119722A JP H04119722 A JPH04119722 A JP H04119722A JP 2239607 A JP2239607 A JP 2239607A JP 23960790 A JP23960790 A JP 23960790A JP H04119722 A JPH04119722 A JP H04119722A
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- Japan
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 12
- 238000010586 diagram Methods 0.000 description 10
- 230000000694 effects Effects 0.000 description 3
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- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
Ｂｉ ＣＭＯＳ論理回路に関し、
ＢｉＣＭＯＳ論理回路の次段に接続される負荷論理回路
に流れる定常的な貫通電流を遮断して消費電力を低減す
るこ−とを目的とし、 Ｂｉ ＣＭＯＳ論理回路の出力信号で多数の負荷論理回
路を駆動する半導体集積回路であって、ＢｉｃＭＯ８論
理回路の出力信号に基づいて負荷論理回路に流れる定常
的な貫通電流を遮断する補償回路を同Ｂｉ ＣＭＯ３論
理回路若しくは負荷論理回路に接続して構成する。
に流れる定常的な貫通電流を遮断して消費電力を低減す
るこ−とを目的とし、 Ｂｉ ＣＭＯＳ論理回路の出力信号で多数の負荷論理回
路を駆動する半導体集積回路であって、ＢｉｃＭＯ８論
理回路の出力信号に基づいて負荷論理回路に流れる定常
的な貫通電流を遮断する補償回路を同Ｂｉ ＣＭＯ３論
理回路若しくは負荷論理回路に接続して構成する。
この発明はバイポーラＣＭＯＳ（以下Ｂｉ ＣＭＯＳと
する）論理回路に関するものである。
する）論理回路に関するものである。
ＢｉＣＭＯ３論理回路は一般的に負荷駆動能力が高いた
め、その出力信号で多数の負荷論理回路が駆動され、Ｂ
ｉＣＭＯＳ論理回路による負荷論理回路の低電力駆動が
要請されている。
め、その出力信号で多数の負荷論理回路が駆動され、Ｂ
ｉＣＭＯＳ論理回路による負荷論理回路の低電力駆動が
要請されている。
ＢｉＣＭＯＳ論理回路は負荷駆動能力が高いため高負荷
状態で使用され、その出力信号で多数の負荷論理回路が
駆動されるが、その特性上出力信号が高電圧電源と低電
圧電源との間でフルスイングしない。
状態で使用され、その出力信号で多数の負荷論理回路が
駆動されるが、その特性上出力信号が高電圧電源と低電
圧電源との間でフルスイングしない。
すなわち、例えば第７図に示すＢｉ ＣＭＯＳインバー
タ回路では入力信号ＶｉｎがＨレベルとなるとＮチャネ
ルＭＯＳトランジスタＴ ｒ２． Ｔ ｒ３かオンされ
てバイポーラトランジスタＴｒ６かオンされることによ
り出力信号ＶｏｕｔがＬレベルとなる。
タ回路では入力信号ＶｉｎがＨレベルとなるとＮチャネ
ルＭＯＳトランジスタＴ ｒ２． Ｔ ｒ３かオンされ
てバイポーラトランジスタＴｒ６かオンされることによ
り出力信号ＶｏｕｔがＬレベルとなる。
一方、入力信号Ｎ′ＩｎがＬレベルとなるとＰチャネル
ＭＯＳトランジスタＴｒｉとＮチャネルＭＯＳトランジ
スタＴｒ４がオンされてバイポーラトランジスタＴｒ５
がオンされることにより出力信号ＶｏｕｔかＨレベルと
なる。
ＭＯＳトランジスタＴｒｉとＮチャネルＭＯＳトランジ
スタＴｒ４がオンされてバイポーラトランジスタＴｒ５
がオンされることにより出力信号ＶｏｕｔかＨレベルと
なる。
このようなりｉＣＭＯＳインバータ回路ではバイポーラ
トランジスタで構成される出力トランジスタＴ ｒ５．
Ｔ ｒ６の特性により第８図に示すようにＨレベルの
出力信号ＶｏｕｔＨは電源ＶｃｃからトランジスタＴｒ
５のベース・エミッタ間電圧降下ＶＢＥだけ低下した電
圧レベルとなり、Ｌレベルの出力信号ＶｏｕｔＬは電源
ＶｓｓからトランジスタＴｒ６のベース・エミッタ間電
圧降下ＶＢＥだけ上昇した電圧レベルとなる。
トランジスタで構成される出力トランジスタＴ ｒ５．
Ｔ ｒ６の特性により第８図に示すようにＨレベルの
出力信号ＶｏｕｔＨは電源ＶｃｃからトランジスタＴｒ
５のベース・エミッタ間電圧降下ＶＢＥだけ低下した電
圧レベルとなり、Ｌレベルの出力信号ＶｏｕｔＬは電源
ＶｓｓからトランジスタＴｒ６のベース・エミッタ間電
圧降下ＶＢＥだけ上昇した電圧レベルとなる。
この結果、例えはこのＢ１ＣＭＯＳインノ＼−タ回路の
次段に負荷論理回路として接続されるＣＭＯＳ論理回路
を構成するトランジスタのしきい値ｖｔｈが前記出力ト
ランジスタＴ ｒ５． Ｔ ｒ６のＶＢＥより小さく
なると、そのＣＭＯＳ論理回路に定常的に貫通電流が流
れて消費電力が増大するという問題点があった。
次段に負荷論理回路として接続されるＣＭＯＳ論理回路
を構成するトランジスタのしきい値ｖｔｈが前記出力ト
ランジスタＴ ｒ５． Ｔ ｒ６のＶＢＥより小さく
なると、そのＣＭＯＳ論理回路に定常的に貫通電流が流
れて消費電力が増大するという問題点があった。
この発明の目的は、ＢｉＣＭＯＳ論理回路の次段に接続
される負荷論理回路に流れる定常的な貫通電流を遮断し
て消費電力を低減し得る半導体集積回路を提供するにあ
る。
される負荷論理回路に流れる定常的な貫通電流を遮断し
て消費電力を低減し得る半導体集積回路を提供するにあ
る。
第１図は本発明の原理説明図である。すなわち、ＢｉＣ
ＭＯＳ論理回路１の出力信号で多数の負荷論理回路６を
駆動する半導体集積回路で、ＢｉＣＭＯＳ論理回路１の
出力信号に基づいて負荷論理回路６に流れる定常的な貫
通電流を遮断する補償回路７を同ＢｉＣＭＯＳ論理回路
１若しくは負荷論理回路６に接続している。
ＭＯＳ論理回路１の出力信号で多数の負荷論理回路６を
駆動する半導体集積回路で、ＢｉＣＭＯＳ論理回路１の
出力信号に基づいて負荷論理回路６に流れる定常的な貫
通電流を遮断する補償回路７を同ＢｉＣＭＯＳ論理回路
１若しくは負荷論理回路６に接続している。
また、第２図に示すように補償回路はＢｉ ＣＭＯＳ論
理回路１に対し同一論理のＣＭＯＳ論理回路４を並列に
接続して構成する。
理回路１に対し同一論理のＣＭＯＳ論理回路４を並列に
接続して構成する。
また、第４図に示すように補償回路はＢｉ ＣＭＯＳ論
理回論理回路力端子にＣＭＯＳ構成のラッチ回路５を接
続して構成する。
理回論理回路力端子にＣＭＯＳ構成のラッチ回路５を接
続して構成する。
また、第５図に示すように補償回路はＢｉ ＣＭＯＳ論
理回路１で駆動される負荷論理回路６と電源Ｖ ｃｃ、
Ｖ ｓｓとの間に介在させたダイオードＤ１゜Ｄ２
で構成する。
理回路１で駆動される負荷論理回路６と電源Ｖ ｃｃ、
Ｖ ｓｓとの間に介在させたダイオードＤ１゜Ｄ２
で構成する。
Ｂｉ ＣＭＯＳ論理回路１の出力信号に基づいて負荷論
理回路６に流れる貫通電流は補償回路７により遮断され
て、同負荷論理回路６での消費電力か軽減される。
理回路６に流れる貫通電流は補償回路７により遮断され
て、同負荷論理回路６での消費電力か軽減される。
以下、この発明を具体化した第一の実施例を第２図及び
第３図に従って説明する。
第３図に従って説明する。
第２図において、Ｂ１ＣＭＯＳインバータ１の出力端子
には負荷論理回路として多数のＣＭＯＳインバータ２ａ
〜２ｎあるいはＢｉ ＣＭＯＳインハーク３ａ〜３ｎが
接続されている。また、Ｂ１ＣＮ１０Ｓインバータ１に
は補償回路として同ＢｉＣＭ ＯＳインバータ１より負
荷駆動能力の小さいＣＭＯＳインバータ４か並列に接続
されている。
には負荷論理回路として多数のＣＭＯＳインバータ２ａ
〜２ｎあるいはＢｉ ＣＭＯＳインハーク３ａ〜３ｎが
接続されている。また、Ｂ１ＣＮ１０Ｓインバータ１に
は補償回路として同ＢｉＣＭ ＯＳインバータ１より負
荷駆動能力の小さいＣＭＯＳインバータ４か並列に接続
されている。
さて、このように構成されたＢｉ ＣＭＯＳインバータ
１では、第３図に示すように例えば入力信号ＶｉｎがＬ
レベルからＨレベルに移行すると、同Ｂ１ＣＭＯＳイン
バータ１の出力信号Ｖｏｕｔは電源電圧Ｖｃｃに等しい
ＨレベルからＬレベルに移行し、電源Ｖｓｓから同Ｂｉ
ＣＭＯＳインバータ１の出力トランジスタのＶＢＥ分
だけ上昇したレベルとなる。そして、この状態からさら
にＣＭＯＳインバータ４が動作して出力信号Ｖｏｕｔは
電源Ｖｓｓの電圧レベルまで下降する。
１では、第３図に示すように例えば入力信号ＶｉｎがＬ
レベルからＨレベルに移行すると、同Ｂ１ＣＭＯＳイン
バータ１の出力信号Ｖｏｕｔは電源電圧Ｖｃｃに等しい
ＨレベルからＬレベルに移行し、電源Ｖｓｓから同Ｂｉ
ＣＭＯＳインバータ１の出力トランジスタのＶＢＥ分
だけ上昇したレベルとなる。そして、この状態からさら
にＣＭＯＳインバータ４が動作して出力信号Ｖｏｕｔは
電源Ｖｓｓの電圧レベルまで下降する。
一方、入力信号ＶｉｎがＨレベルからＬレベルに移行す
ると、Ｂｉ ＣＭＯＳインバータ１の出力信号Ｖｏｕｔ
はほぼ電源電圧Ｖｓｓに等しいＬレベルからＨレベルに
移行し、電源Ｖｃｃから同Ｂ１ＣＭＯＳインバータ１の
出力トランジスタのＶＢＥ分だけ低下したレベルとなる
。そして、この状態からさらにＣＭ ＯＳインバータ４
か動作して出力信号Ｖｏｕｔは電源〜’ｃｃの電圧レベ
ルまで上昇する。
ると、Ｂｉ ＣＭＯＳインバータ１の出力信号Ｖｏｕｔ
はほぼ電源電圧Ｖｓｓに等しいＬレベルからＨレベルに
移行し、電源Ｖｃｃから同Ｂ１ＣＭＯＳインバータ１の
出力トランジスタのＶＢＥ分だけ低下したレベルとなる
。そして、この状態からさらにＣＭ ＯＳインバータ４
か動作して出力信号Ｖｏｕｔは電源〜’ｃｃの電圧レベ
ルまで上昇する。
従って、上記のような構成では入力信号ＶｉｎがＨレベ
ルあるいはＬレベルの定常状態となったときには、ＣＭ
ＯＳインバータ４の動作により出力信号Ｖｏｕｔは電源
Ｖｃｃあるいは電源Ｖｓｓの電圧レベルに移行するため
、次段のＣＭＯＳインバータ２ａ〜２ｎあるいはＢｉ
ＣＭＯＳインバータ３ａ〜３ｎに定常的な貫通電流が流
れることはない。
ルあるいはＬレベルの定常状態となったときには、ＣＭ
ＯＳインバータ４の動作により出力信号Ｖｏｕｔは電源
Ｖｃｃあるいは電源Ｖｓｓの電圧レベルに移行するため
、次段のＣＭＯＳインバータ２ａ〜２ｎあるいはＢｉ
ＣＭＯＳインバータ３ａ〜３ｎに定常的な貫通電流が流
れることはない。
次に、この発明を具体化した第二の実施例を第４図に従
って説明する。
って説明する。
この実施例は前記第一の実施例のＣＭＯＳインバータ４
に換えてＢｉ ＣＭＯＳインバータ１の出力端子にＣＭ
ＯＳインバータで構成した負荷駆動能力の小さなラッチ
回路５を接続したものである。
に換えてＢｉ ＣＭＯＳインバータ１の出力端子にＣＭ
ＯＳインバータで構成した負荷駆動能力の小さなラッチ
回路５を接続したものである。
このような構成により入力信号ＶｉｎがＨレベルとなる
とＢ１ＣＭＯＳインバータ１の出力信号ＶｏｕｔはＬレ
ベルに移行し、さらにそのＬレベルの出力信号Ｖｏｕｔ
に基づいてラッチ回路５が動作して出力信号Ｖｏｕｔを
電７ｉＶｓｓのレベルまで引き下げられる。また、入力
信号ＶｉｎかＬレベルとなると同様にしてラッチ回路５
により出力信号Ｖｏｕｔが電源〜７ｃｃの電圧レベルま
で引き上げられる。
とＢ１ＣＭＯＳインバータ１の出力信号ＶｏｕｔはＬレ
ベルに移行し、さらにそのＬレベルの出力信号Ｖｏｕｔ
に基づいてラッチ回路５が動作して出力信号Ｖｏｕｔを
電７ｉＶｓｓのレベルまで引き下げられる。また、入力
信号ＶｉｎかＬレベルとなると同様にしてラッチ回路５
により出力信号Ｖｏｕｔが電源〜７ｃｃの電圧レベルま
で引き上げられる。
従って、この実施例も前記第一の実施例と同様に動作し
て次段の負荷論理回路での貫通電流を防止することがで
きる。
て次段の負荷論理回路での貫通電流を防止することがで
きる。
次に、この発明を具体化した第三の実施例を第５図及び
第６図に従って説明する。
第６図に従って説明する。
この実施例は前記第一の実施例のＣＭＯＳインバータ４
に換えてＢｉ ＣＭＯＳインバータ１の次段のＣＭＯＳ
インバータ２ａに対しダイオードＤ１、Ｄ２を介して電
源Ｖ ｃｃ、同Ｖｓｓを供給する構成としたものである
。
に換えてＢｉ ＣＭＯＳインバータ１の次段のＣＭＯＳ
インバータ２ａに対しダイオードＤ１、Ｄ２を介して電
源Ｖ ｃｃ、同Ｖｓｓを供給する構成としたものである
。
このような構成によりダイオードＤ１、Ｄ２の順方向電
圧降下をＶＦとするとＣＭＯＳインバータ２ａには高電
圧電源としてＶｃｃ−Ｖｌ、低電圧電源としてＶｓｓ十
ＶＦが供給される。
圧降下をＶＦとするとＣＭＯＳインバータ２ａには高電
圧電源としてＶｃｃ−Ｖｌ、低電圧電源としてＶｓｓ十
ＶＦが供給される。
従って、第６図に示すように入力信号Ｖｉｎに基づいて
Ｂｉ ＣＭＯＳインバータｌがＨレベルあるいはＬレベ
ルの出力信号Ｖｏｕｔを出力すると、その出力信号Ｖｏ
ｕｔはＣＭＯＳインバータ２ａに供給される電源Ｖｃｃ
−ＶＦあるいは同Ｖｓｓ十ＶＦとほぼ等しくなるので、
同ＣＭＯＳインバータ２ａに貫通電流が流れることはな
い。
Ｂｉ ＣＭＯＳインバータｌがＨレベルあるいはＬレベ
ルの出力信号Ｖｏｕｔを出力すると、その出力信号Ｖｏ
ｕｔはＣＭＯＳインバータ２ａに供給される電源Ｖｃｃ
−ＶＦあるいは同Ｖｓｓ十ＶＦとほぼ等しくなるので、
同ＣＭＯＳインバータ２ａに貫通電流が流れることはな
い。
なお、前記各実施例ではＢｉＣＭＯＳ論理回路の一例と
してＢｉ ＣＭＯＳインバータの場合を説明したが、そ
の他ＢｉＣＭＯＳ構成のＮＡＮＤ回路あるいはＮＯＲ回
路で実施することもできる。
してＢｉ ＣＭＯＳインバータの場合を説明したが、そ
の他ＢｉＣＭＯＳ構成のＮＡＮＤ回路あるいはＮＯＲ回
路で実施することもできる。
この場合には第一の実施例においてＢｉ ＣＭＯＳ論理
回路に対し並列に同一論理のＣＭＯＳ論理回路を接続す
る必要がある。
回路に対し並列に同一論理のＣＭＯＳ論理回路を接続す
る必要がある。
以上詳述したように、この発明はＢｉ ＣＭＯＳ論理回
路の次段に接続される負荷論理回路の定常的な貫通電流
を遮断して消費電力を低減することができる優れた効果
を発揮する。
路の次段に接続される負荷論理回路の定常的な貫通電流
を遮断して消費電力を低減することができる優れた効果
を発揮する。
第１図は本発明の詳細説明
第２図は本発明の第一の実施例を示す回路図、第３図は
第一の実施例の動作を示す波形図、第４図は本発明の第
二の実施例を示す回路図、第５図は本発明の第三の実施
例を示す回路図、第６図は第三の実施例の動作を示す波
形図、第７図はＢ１ＣＭＯＳインバータ回路を示す回路
図、 第８図はＢ１ＣＭＯＳインバータ回路の出力波形図であ
る。 図中、 １はＢｉＣＭＯＳ論理回路、 ４はＣＭＯＳ論理回路、 ５はラッチ回路、 ６は負荷論理回路、 ７は補償回路、 Ｖ ｃｃ、 Ｖ ｓｓは電源、 Ｄｉ、Ｄ２はダイオードである。 第１図 本発明の原理説明図 第２図 本発明の第一の実ＩＨＦ＋を示す回路図第３図 第−の実’ｍｍの動作を示す波形図 第 図 第６図 第三の実Ｉ！ｉ例の動作を示す波形図
第一の実施例の動作を示す波形図、第４図は本発明の第
二の実施例を示す回路図、第５図は本発明の第三の実施
例を示す回路図、第６図は第三の実施例の動作を示す波
形図、第７図はＢ１ＣＭＯＳインバータ回路を示す回路
図、 第８図はＢ１ＣＭＯＳインバータ回路の出力波形図であ
る。 図中、 １はＢｉＣＭＯＳ論理回路、 ４はＣＭＯＳ論理回路、 ５はラッチ回路、 ６は負荷論理回路、 ７は補償回路、 Ｖ ｃｃ、 Ｖ ｓｓは電源、 Ｄｉ、Ｄ２はダイオードである。 第１図 本発明の原理説明図 第２図 本発明の第一の実ＩＨＦ＋を示す回路図第３図 第−の実’ｍｍの動作を示す波形図 第 図 第６図 第三の実Ｉ！ｉ例の動作を示す波形図
Claims (1)
- 【特許請求の範囲】 １、バイポーラＣＭＯＳ論理回路（１）の出力信号で多
数の負荷論理回路（６）を駆動する半導体集積回路であ
って、 バイポーラＣＭＯＳ論理回路（１）の出力信号に基づい
て負荷論理回路（６）に流れる定常的な貫通電流を遮断
する補償回路（７）を同バイポーラＣＭＯＳ論理回路（
１）若しくは負荷論理回路（６）に接続したことを特徴
とする半導体集積回路。 ２、前記補償回路（７）はバイポーラＣＭＯＳ論理回路
（１）に対し同一論理のＣＭＯＳ論理回路（４）を並列
に接続して構成することを特徴とする請求項１記載の半
導体集積回路。 ３、前記補償回路（７）はバイポーラＣＭＯＳ論理回路
（１）の出力端子にＣＭＯＳ構成のラッチ回路（５）を
接続して構成したことを特徴とする請求項１記載の半導
体集積回路。 ４、前記補償回路（７）はバイポーラＣＭＯＳ論理回路
（１）で駆動される負荷論理回路（６）と電源（Ｖ＿Ｃ
＿Ｃ、Ｖ＿Ｓ＿Ｓ）との間に介在させたダイオード（Ｄ
１、Ｄ２）で構成したことを特徴とする請求項１記載の
半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2239607A JPH04119722A (ja) | 1990-09-10 | 1990-09-10 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2239607A JPH04119722A (ja) | 1990-09-10 | 1990-09-10 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04119722A true JPH04119722A (ja) | 1992-04-21 |
Family
ID=17047265
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2239607A Pending JPH04119722A (ja) | 1990-09-10 | 1990-09-10 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04119722A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2011033733A1 (ja) * | 2009-09-15 | 2011-03-24 | 三菱電機株式会社 | ゲート駆動回路 |
-
1990
- 1990-09-10 JP JP2239607A patent/JPH04119722A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2011033733A1 (ja) * | 2009-09-15 | 2011-03-24 | 三菱電機株式会社 | ゲート駆動回路 |
| JP5270761B2 (ja) * | 2009-09-15 | 2013-08-21 | 三菱電機株式会社 | ゲート駆動回路 |
| US8519751B2 (en) | 2009-09-15 | 2013-08-27 | Mitsubishi Electric Corporation | Gate drive circuit |
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