JPH04119722A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH04119722A JPH04119722A JP2239607A JP23960790A JPH04119722A JP H04119722 A JPH04119722 A JP H04119722A JP 2239607 A JP2239607 A JP 2239607A JP 23960790 A JP23960790 A JP 23960790A JP H04119722 A JPH04119722 A JP H04119722A
- Authority
- JP
- Japan
- Prior art keywords
- logic circuit
- cmos
- circuit
- load
- level
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 12
- 238000010586 diagram Methods 0.000 description 10
- 230000000694 effects Effects 0.000 description 3
Landscapes
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
Bi CMOS論理回路に関し、
BiCMOS論理回路の次段に接続される負荷論理回路
に流れる定常的な貫通電流を遮断して消費電力を低減す
るこ−とを目的とし、 Bi CMOS論理回路の出力信号で多数の負荷論理回
路を駆動する半導体集積回路であって、BicMO8論
理回路の出力信号に基づいて負荷論理回路に流れる定常
的な貫通電流を遮断する補償回路を同Bi CMO3論
理回路若しくは負荷論理回路に接続して構成する。
に流れる定常的な貫通電流を遮断して消費電力を低減す
るこ−とを目的とし、 Bi CMOS論理回路の出力信号で多数の負荷論理回
路を駆動する半導体集積回路であって、BicMO8論
理回路の出力信号に基づいて負荷論理回路に流れる定常
的な貫通電流を遮断する補償回路を同Bi CMO3論
理回路若しくは負荷論理回路に接続して構成する。
この発明はバイポーラCMOS(以下Bi CMOSと
する)論理回路に関するものである。
する)論理回路に関するものである。
BiCMO3論理回路は一般的に負荷駆動能力が高いた
め、その出力信号で多数の負荷論理回路が駆動され、B
iCMOS論理回路による負荷論理回路の低電力駆動が
要請されている。
め、その出力信号で多数の負荷論理回路が駆動され、B
iCMOS論理回路による負荷論理回路の低電力駆動が
要請されている。
BiCMOS論理回路は負荷駆動能力が高いため高負荷
状態で使用され、その出力信号で多数の負荷論理回路が
駆動されるが、その特性上出力信号が高電圧電源と低電
圧電源との間でフルスイングしない。
状態で使用され、その出力信号で多数の負荷論理回路が
駆動されるが、その特性上出力信号が高電圧電源と低電
圧電源との間でフルスイングしない。
すなわち、例えば第7図に示すBi CMOSインバー
タ回路では入力信号VinがHレベルとなるとNチャネ
ルMOSトランジスタT r2. T r3かオンされ
てバイポーラトランジスタTr6かオンされることによ
り出力信号VoutがLレベルとなる。
タ回路では入力信号VinがHレベルとなるとNチャネ
ルMOSトランジスタT r2. T r3かオンされ
てバイポーラトランジスタTr6かオンされることによ
り出力信号VoutがLレベルとなる。
一方、入力信号N′InがLレベルとなるとPチャネル
MOSトランジスタTriとNチャネルMOSトランジ
スタTr4がオンされてバイポーラトランジスタTr5
がオンされることにより出力信号VoutかHレベルと
なる。
MOSトランジスタTriとNチャネルMOSトランジ
スタTr4がオンされてバイポーラトランジスタTr5
がオンされることにより出力信号VoutかHレベルと
なる。
このようなりiCMOSインバータ回路ではバイポーラ
トランジスタで構成される出力トランジスタT r5.
T r6の特性により第8図に示すようにHレベルの
出力信号VoutHは電源VccからトランジスタTr
5のベース・エミッタ間電圧降下VBEだけ低下した電
圧レベルとなり、Lレベルの出力信号VoutLは電源
VssからトランジスタTr6のベース・エミッタ間電
圧降下VBEだけ上昇した電圧レベルとなる。
トランジスタで構成される出力トランジスタT r5.
T r6の特性により第8図に示すようにHレベルの
出力信号VoutHは電源VccからトランジスタTr
5のベース・エミッタ間電圧降下VBEだけ低下した電
圧レベルとなり、Lレベルの出力信号VoutLは電源
VssからトランジスタTr6のベース・エミッタ間電
圧降下VBEだけ上昇した電圧レベルとなる。
この結果、例えはこのB1CMOSインノ\−タ回路の
次段に負荷論理回路として接続されるCMOS論理回路
を構成するトランジスタのしきい値vthが前記出力ト
ランジスタT r5. T r6のVBEより小さく
なると、そのCMOS論理回路に定常的に貫通電流が流
れて消費電力が増大するという問題点があった。
次段に負荷論理回路として接続されるCMOS論理回路
を構成するトランジスタのしきい値vthが前記出力ト
ランジスタT r5. T r6のVBEより小さく
なると、そのCMOS論理回路に定常的に貫通電流が流
れて消費電力が増大するという問題点があった。
この発明の目的は、BiCMOS論理回路の次段に接続
される負荷論理回路に流れる定常的な貫通電流を遮断し
て消費電力を低減し得る半導体集積回路を提供するにあ
る。
される負荷論理回路に流れる定常的な貫通電流を遮断し
て消費電力を低減し得る半導体集積回路を提供するにあ
る。
第1図は本発明の原理説明図である。すなわち、BiC
MOS論理回路1の出力信号で多数の負荷論理回路6を
駆動する半導体集積回路で、BiCMOS論理回路1の
出力信号に基づいて負荷論理回路6に流れる定常的な貫
通電流を遮断する補償回路7を同BiCMOS論理回路
1若しくは負荷論理回路6に接続している。
MOS論理回路1の出力信号で多数の負荷論理回路6を
駆動する半導体集積回路で、BiCMOS論理回路1の
出力信号に基づいて負荷論理回路6に流れる定常的な貫
通電流を遮断する補償回路7を同BiCMOS論理回路
1若しくは負荷論理回路6に接続している。
また、第2図に示すように補償回路はBi CMOS論
理回路1に対し同一論理のCMOS論理回路4を並列に
接続して構成する。
理回路1に対し同一論理のCMOS論理回路4を並列に
接続して構成する。
また、第4図に示すように補償回路はBi CMOS論
理回論理回路力端子にCMOS構成のラッチ回路5を接
続して構成する。
理回論理回路力端子にCMOS構成のラッチ回路5を接
続して構成する。
また、第5図に示すように補償回路はBi CMOS論
理回路1で駆動される負荷論理回路6と電源V cc、
V ssとの間に介在させたダイオードD1゜D2
で構成する。
理回路1で駆動される負荷論理回路6と電源V cc、
V ssとの間に介在させたダイオードD1゜D2
で構成する。
Bi CMOS論理回路1の出力信号に基づいて負荷論
理回路6に流れる貫通電流は補償回路7により遮断され
て、同負荷論理回路6での消費電力か軽減される。
理回路6に流れる貫通電流は補償回路7により遮断され
て、同負荷論理回路6での消費電力か軽減される。
以下、この発明を具体化した第一の実施例を第2図及び
第3図に従って説明する。
第3図に従って説明する。
第2図において、B1CMOSインバータ1の出力端子
には負荷論理回路として多数のCMOSインバータ2a
〜2nあるいはBi CMOSインハーク3a〜3nが
接続されている。また、B1CN10Sインバータ1に
は補償回路として同BiCM OSインバータ1より負
荷駆動能力の小さいCMOSインバータ4か並列に接続
されている。
には負荷論理回路として多数のCMOSインバータ2a
〜2nあるいはBi CMOSインハーク3a〜3nが
接続されている。また、B1CN10Sインバータ1に
は補償回路として同BiCM OSインバータ1より負
荷駆動能力の小さいCMOSインバータ4か並列に接続
されている。
さて、このように構成されたBi CMOSインバータ
1では、第3図に示すように例えば入力信号VinがL
レベルからHレベルに移行すると、同B1CMOSイン
バータ1の出力信号Voutは電源電圧Vccに等しい
HレベルからLレベルに移行し、電源Vssから同Bi
CMOSインバータ1の出力トランジスタのVBE分
だけ上昇したレベルとなる。そして、この状態からさら
にCMOSインバータ4が動作して出力信号Voutは
電源Vssの電圧レベルまで下降する。
1では、第3図に示すように例えば入力信号VinがL
レベルからHレベルに移行すると、同B1CMOSイン
バータ1の出力信号Voutは電源電圧Vccに等しい
HレベルからLレベルに移行し、電源Vssから同Bi
CMOSインバータ1の出力トランジスタのVBE分
だけ上昇したレベルとなる。そして、この状態からさら
にCMOSインバータ4が動作して出力信号Voutは
電源Vssの電圧レベルまで下降する。
一方、入力信号VinがHレベルからLレベルに移行す
ると、Bi CMOSインバータ1の出力信号Vout
はほぼ電源電圧Vssに等しいLレベルからHレベルに
移行し、電源Vccから同B1CMOSインバータ1の
出力トランジスタのVBE分だけ低下したレベルとなる
。そして、この状態からさらにCM OSインバータ4
か動作して出力信号Voutは電源〜’ccの電圧レベ
ルまで上昇する。
ると、Bi CMOSインバータ1の出力信号Vout
はほぼ電源電圧Vssに等しいLレベルからHレベルに
移行し、電源Vccから同B1CMOSインバータ1の
出力トランジスタのVBE分だけ低下したレベルとなる
。そして、この状態からさらにCM OSインバータ4
か動作して出力信号Voutは電源〜’ccの電圧レベ
ルまで上昇する。
従って、上記のような構成では入力信号VinがHレベ
ルあるいはLレベルの定常状態となったときには、CM
OSインバータ4の動作により出力信号Voutは電源
Vccあるいは電源Vssの電圧レベルに移行するため
、次段のCMOSインバータ2a〜2nあるいはBi
CMOSインバータ3a〜3nに定常的な貫通電流が流
れることはない。
ルあるいはLレベルの定常状態となったときには、CM
OSインバータ4の動作により出力信号Voutは電源
Vccあるいは電源Vssの電圧レベルに移行するため
、次段のCMOSインバータ2a〜2nあるいはBi
CMOSインバータ3a〜3nに定常的な貫通電流が流
れることはない。
次に、この発明を具体化した第二の実施例を第4図に従
って説明する。
って説明する。
この実施例は前記第一の実施例のCMOSインバータ4
に換えてBi CMOSインバータ1の出力端子にCM
OSインバータで構成した負荷駆動能力の小さなラッチ
回路5を接続したものである。
に換えてBi CMOSインバータ1の出力端子にCM
OSインバータで構成した負荷駆動能力の小さなラッチ
回路5を接続したものである。
このような構成により入力信号VinがHレベルとなる
とB1CMOSインバータ1の出力信号VoutはLレ
ベルに移行し、さらにそのLレベルの出力信号Vout
に基づいてラッチ回路5が動作して出力信号Voutを
電7iVssのレベルまで引き下げられる。また、入力
信号VinかLレベルとなると同様にしてラッチ回路5
により出力信号Voutが電源〜7ccの電圧レベルま
で引き上げられる。
とB1CMOSインバータ1の出力信号VoutはLレ
ベルに移行し、さらにそのLレベルの出力信号Vout
に基づいてラッチ回路5が動作して出力信号Voutを
電7iVssのレベルまで引き下げられる。また、入力
信号VinかLレベルとなると同様にしてラッチ回路5
により出力信号Voutが電源〜7ccの電圧レベルま
で引き上げられる。
従って、この実施例も前記第一の実施例と同様に動作し
て次段の負荷論理回路での貫通電流を防止することがで
きる。
て次段の負荷論理回路での貫通電流を防止することがで
きる。
次に、この発明を具体化した第三の実施例を第5図及び
第6図に従って説明する。
第6図に従って説明する。
この実施例は前記第一の実施例のCMOSインバータ4
に換えてBi CMOSインバータ1の次段のCMOS
インバータ2aに対しダイオードD1、D2を介して電
源V cc、同Vssを供給する構成としたものである
。
に換えてBi CMOSインバータ1の次段のCMOS
インバータ2aに対しダイオードD1、D2を介して電
源V cc、同Vssを供給する構成としたものである
。
このような構成によりダイオードD1、D2の順方向電
圧降下をVFとするとCMOSインバータ2aには高電
圧電源としてVcc−Vl、低電圧電源としてVss十
VFが供給される。
圧降下をVFとするとCMOSインバータ2aには高電
圧電源としてVcc−Vl、低電圧電源としてVss十
VFが供給される。
従って、第6図に示すように入力信号Vinに基づいて
Bi CMOSインバータlがHレベルあるいはLレベ
ルの出力信号Voutを出力すると、その出力信号Vo
utはCMOSインバータ2aに供給される電源Vcc
−VFあるいは同Vss十VFとほぼ等しくなるので、
同CMOSインバータ2aに貫通電流が流れることはな
い。
Bi CMOSインバータlがHレベルあるいはLレベ
ルの出力信号Voutを出力すると、その出力信号Vo
utはCMOSインバータ2aに供給される電源Vcc
−VFあるいは同Vss十VFとほぼ等しくなるので、
同CMOSインバータ2aに貫通電流が流れることはな
い。
なお、前記各実施例ではBiCMOS論理回路の一例と
してBi CMOSインバータの場合を説明したが、そ
の他BiCMOS構成のNAND回路あるいはNOR回
路で実施することもできる。
してBi CMOSインバータの場合を説明したが、そ
の他BiCMOS構成のNAND回路あるいはNOR回
路で実施することもできる。
この場合には第一の実施例においてBi CMOS論理
回路に対し並列に同一論理のCMOS論理回路を接続す
る必要がある。
回路に対し並列に同一論理のCMOS論理回路を接続す
る必要がある。
以上詳述したように、この発明はBi CMOS論理回
路の次段に接続される負荷論理回路の定常的な貫通電流
を遮断して消費電力を低減することができる優れた効果
を発揮する。
路の次段に接続される負荷論理回路の定常的な貫通電流
を遮断して消費電力を低減することができる優れた効果
を発揮する。
第1図は本発明の詳細説明
第2図は本発明の第一の実施例を示す回路図、第3図は
第一の実施例の動作を示す波形図、第4図は本発明の第
二の実施例を示す回路図、第5図は本発明の第三の実施
例を示す回路図、第6図は第三の実施例の動作を示す波
形図、第7図はB1CMOSインバータ回路を示す回路
図、 第8図はB1CMOSインバータ回路の出力波形図であ
る。 図中、 1はBiCMOS論理回路、 4はCMOS論理回路、 5はラッチ回路、 6は負荷論理回路、 7は補償回路、 V cc、 V ssは電源、 Di、D2はダイオードである。 第1図 本発明の原理説明図 第2図 本発明の第一の実IHF+を示す回路図第3図 第−の実’mmの動作を示す波形図 第 図 第6図 第三の実I!i例の動作を示す波形図
第一の実施例の動作を示す波形図、第4図は本発明の第
二の実施例を示す回路図、第5図は本発明の第三の実施
例を示す回路図、第6図は第三の実施例の動作を示す波
形図、第7図はB1CMOSインバータ回路を示す回路
図、 第8図はB1CMOSインバータ回路の出力波形図であ
る。 図中、 1はBiCMOS論理回路、 4はCMOS論理回路、 5はラッチ回路、 6は負荷論理回路、 7は補償回路、 V cc、 V ssは電源、 Di、D2はダイオードである。 第1図 本発明の原理説明図 第2図 本発明の第一の実IHF+を示す回路図第3図 第−の実’mmの動作を示す波形図 第 図 第6図 第三の実I!i例の動作を示す波形図
Claims (1)
- 【特許請求の範囲】 1、バイポーラCMOS論理回路(1)の出力信号で多
数の負荷論理回路(6)を駆動する半導体集積回路であ
って、 バイポーラCMOS論理回路(1)の出力信号に基づい
て負荷論理回路(6)に流れる定常的な貫通電流を遮断
する補償回路(7)を同バイポーラCMOS論理回路(
1)若しくは負荷論理回路(6)に接続したことを特徴
とする半導体集積回路。 2、前記補償回路(7)はバイポーラCMOS論理回路
(1)に対し同一論理のCMOS論理回路(4)を並列
に接続して構成することを特徴とする請求項1記載の半
導体集積回路。 3、前記補償回路(7)はバイポーラCMOS論理回路
(1)の出力端子にCMOS構成のラッチ回路(5)を
接続して構成したことを特徴とする請求項1記載の半導
体集積回路。 4、前記補償回路(7)はバイポーラCMOS論理回路
(1)で駆動される負荷論理回路(6)と電源(V_C
_C、V_S_S)との間に介在させたダイオード(D
1、D2)で構成したことを特徴とする請求項1記載の
半導体集積回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2239607A JPH04119722A (ja) | 1990-09-10 | 1990-09-10 | 半導体集積回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2239607A JPH04119722A (ja) | 1990-09-10 | 1990-09-10 | 半導体集積回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH04119722A true JPH04119722A (ja) | 1992-04-21 |
Family
ID=17047265
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2239607A Pending JPH04119722A (ja) | 1990-09-10 | 1990-09-10 | 半導体集積回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH04119722A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2011033733A1 (ja) * | 2009-09-15 | 2011-03-24 | 三菱電機株式会社 | ゲート駆動回路 |
-
1990
- 1990-09-10 JP JP2239607A patent/JPH04119722A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2011033733A1 (ja) * | 2009-09-15 | 2011-03-24 | 三菱電機株式会社 | ゲート駆動回路 |
JP5270761B2 (ja) * | 2009-09-15 | 2013-08-21 | 三菱電機株式会社 | ゲート駆動回路 |
US8519751B2 (en) | 2009-09-15 | 2013-08-27 | Mitsubishi Electric Corporation | Gate drive circuit |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6400206B2 (en) | Dual-level voltage shifters for low leakage power | |
JPH04229714A (ja) | バッファを有する集積回路 | |
JPS625722A (ja) | インバ−タ回路 | |
JPH0661757A (ja) | 差動受信機 | |
JP3652793B2 (ja) | 半導体装置の電圧変換回路 | |
JPS6362411A (ja) | 半導体回路 | |
JP2820980B2 (ja) | 論理回路 | |
JPH04119722A (ja) | 半導体集積回路 | |
US5177377A (en) | Bi-CMOS circuit | |
JPS6213120A (ja) | 半導体装置 | |
JP2000194432A (ja) | Cmosロジック用電源回路 | |
JP3086754B2 (ja) | 半導体論理集積回路 | |
JP2908448B1 (ja) | 半導体集積回路 | |
KR0147455B1 (ko) | 반도체 논리회로 | |
JPH0334720A (ja) | 半導体集積回路 | |
JPH07288463A (ja) | BiCMOS半導体集積回路 | |
JP2800734B2 (ja) | 半導体集積回路 | |
JPH02264519A (ja) | 半導体装置 | |
JPS6057724A (ja) | 半導体集積回路 | |
JP2696519B2 (ja) | 半導体集積回路 | |
JP2843843B2 (ja) | 論理信号入力回路 | |
JPS62123825A (ja) | 論理レベル変換回路 | |
JP3487003B2 (ja) | バイアス電圧発生回路 | |
JPH0795038A (ja) | 半導体装置 | |
JPH06177745A (ja) | Bi−CMOS論理回路 |