JP2843843B2 - 論理信号入力回路 - Google Patents
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Description
【発明の詳細な説明】
本発明は、レベル変換されるべき論理信号を受けるレ
ベル変換用バイポーラトランジスタを有するレベル変換
回路と、そのレベル変換回路から出力される論理信号を
受ける互に相補性を有する２つのMISトランジスタを用
いて構成されたインバータを有し、且つ上記レベル変換
されるべき論理信号のレベル変換された論理信号を出力
するバッファ回路とを有する論理信号入力回路に関す
る。
ベル変換用バイポーラトランジスタを有するレベル変換
回路と、そのレベル変換回路から出力される論理信号を
受ける互に相補性を有する２つのMISトランジスタを用
いて構成されたインバータを有し、且つ上記レベル変換
されるべき論理信号のレベル変換された論理信号を出力
するバッファ回路とを有する論理信号入力回路に関す
る。
従来、第８図を伴って次に述べる論理信号入力回路が
提案されている。 すなわち、レベル変換されるべき論理信号S1を受ける
レベル変換用バイポーラトランジスタQ1を有するレベル
変換回路１と、そのレベル変換回路１から出力される論
理信号S2を受ける互に相補性を有する２つのMISトラン
ジスタM1及びM1′を用いて構成されたインバータIN1を
有し、レベル変換されるべき論理信号S1のレベル変換さ
れた論理信号S3を出力するバッファ回路２とを有する。 この場合、レベル変換回路１において、レベル変換用
バイポーラトランジスタQ1がpnp型でなり、そして、そ
のレベル変換用バイポーラトランジスタQ1のエミッタが
抵抗REを通じて電源端子E1に接続されている。 また、レベル変換用バイポーラトランジスタQ1のコレ
クタが接地に接続されている。 さらに、レベル変換用バイポーラトランジスタQ1のベ
ースから、論理信号S1を入力する入力端子T1が導出され
ている。 また、レベル変換用バイポーラトランジスタQ1のエミ
ッタから、論理信号S2を出力する出力線W1が導出されて
いる。 また、バッファ回路２において、インバータIN1を構
成しているMISトランジスタM1及びM1′がそれぞれｐチ
ャンネル型及びｎチャンネル型を有するとして、MISト
ランジスタM1のソースとMISトランジスタM1′のドレイ
ンとが互に接続されている。 また、インバータIN1の対の電源接続端子の一方であ
るMISトランジスタM1のドレインが、電源端子E1に接続
されている。 さらに、インバータIN1の対の電源接続端子の他方で
あるMISトランジスタM1′のソースが接地に接続されて
いる。 また、MISトランジスタM1及びM1′のゲートが互に接
続されてレベル変換回路１の出力線W1に接続されてい
る。 さらに、MISトランジスタM1のソース及びMISトランジ
スタM1′のドレインが、互に接続されて出力線W2に導出
されている。 また、バッファ回路２が、インバータIN1の出力線W2
から出力される論理信号S2′を受ける互に相補性を有す
る２つのMISトランジスタM2及びM2′を用いて構成され
たインバータIN2を有する。 この場合、インバータIN2を構成しているMISトランジ
スタM2及びM2′がそれぞれｐチャンネル型及びｎチャン
ネル型を有するとして、MISトランジスタM2のソースとM
ISトランジスタM2′のドレインとが互に接続されてい
る。 また、インバータIN2の対の電源接続端子の一方であ
るMISトランジスタM2のドレインが電源端E1に接続され
ている。 さらに、インバータIN2の対の電源接続端子の他方で
あるMISトランジスタM2′のソースが接地に接続されて
いる。 また、MISトランジスタM2及びM2′のゲートが互に接
続されてインバータIN1の出力線W2に接続されている。 さらに、MISトランジスタM2のソース及びMISトランジ
スタM2′のドレインが互に接続されて、レベル変換され
た論理信号S3を出力するバッファ回路２の出力端子T2に
導出されている。 以上が、従来提案されている論理信号入力回路の第１
の実施例の構成である。 このような構成を有する論理信号入力回路によれば、
入力端子T1に与えられる論理信号S1が正論理の２値表示
で「１」をとるとき、レベル変換回路１の出力線W1に得
られる論理信号S2が正論理の２値表示で「１」をとって
得られ、また、バッファ回路２のインバータIN1の出力
線W2に得られる論理信号S2′が２値表示で「０」をとっ
て得られ、インバータIN2の出力線、従って出力端子T2
に得られる論理信号が２値表示で「１」をとって得られ
る。 また、入力端子T1に与えられる論理信号S1が正論理の
２値表示で「０」をとるとき、レベル変換回路１の出力
線W1に得られる論理信号S2が正論理の２値表示で「０」
をとって得られ、また、バッファ回路２のインバータIN
1の出力線W2に得られる論理信号S2′が２値表示で
「１」をとって得られ、インバータIN2の出力線、従っ
て出力端子T2に得られる論理信号が２値表示で「０」を
とって得られる。 そして、この場合、論理信号S1が２値表示で「１」を
とるときの接地電圧（0V）を基準とした電圧が2.0V以
上、「０」をとるときの電圧が0.8V以下であるとすれ
ば、いま入力端子T1の電位をV1とし、バイポーラトラン
ジスタQ1のベース・エミッタ間電圧をVBEとし、さらに
出力線W1の電位をV2とすれば、 V2＝V1＋VBE ……（１） の関係を有するため、バイポーラトランジスタQ1のベー
ス・エミッタ間電圧VBEが0.7Vであるとすれば、論理信
号S2は、それが２値表示で「１」をとるとき、2.7V（＝
（2.0＋0.7）Ｖ）以上の電圧をとり、２値表示で「０」
をとるとき、1.5V（＝（0.8＋0.7）Ｖ）以下の電圧をと
る。 このため、インバータIN1は、その閾値電圧Vt1が、論
理信号S2が２値表示で「１」をとるときの電圧の下限値
2.7Vと論理信号S2が２値表示で「０」をとるときの電圧
の上限値1.5Vとの中間の2.1V（＝（1.5＋（2.7−1.5）/
2）Ｖ）の電圧に設定されている。 また、インバータIN1の出力線W2で得られる論理信号S
2′は、それが２値表示で「１」をとるとき、電源端子E
1の電圧VD1をとり、２値表示で「０」をとるとき、接地
電圧VGをとる。 このため、インバータIN2は、その閾値電圧Vt2が、電
圧VD1と接地電圧VGとの中間のVD1/2の電圧に設定されて
いる。 従って、第８図に示す従来の論理信号入力回路の場
合、電源端子E1の電圧VD1を5Vとするとき、（VD1〜
Vt1）（＝5.0−2.1＝2.9V）、（Vt1〜VG）（＝2.1〜０
＝2.1V）、（VD1〜Vt2）（＝5.0〜2.5＝2.5V）、（Vt2
〜VG）（2.5〜０＝2.5V）中の最も小さな電圧値で表さ
れるノイズマージンを、2.1Vという比較的大きな値にす
ることができる。 しかしながら、第８図に示す従来の論理信号入力回路
の場合、バッファ回路２と、図示のようにバッファ回路
２の出力線である論理信号入力回路の出力端子T2に接続
されるMISトランジスタを用いて構成された論理回路３
とを、ともに、電源端子E1からの高い電圧によって動作
させているため、バッファ回路２のインバータIN1及びI
N2、及び論理回路３を構成しているMISトランジスタと
して、高耐圧を有するものを用いる必要があるととも
に、そのためにそれらMISトランジスタを微細化でき
ず、よって、それらMISトランジスタにおいて大なる消
費電力を伴う、という欠点を有していた。 また、従来、第９図に示すように、バッファ回路２の
インバータIN1及びIN2の対の電源接続端子の一方が、電
源端子E1に接続されているのに代え、電源端子E1に与え
られる電圧VD1（5V）に比し低い電圧VD2（3V）が与えら
れる電源端子E2に接続されていることを除いて、第８図
の場合と同様の論理信号入力回路も提案されている。 第９図に示す従来の論理信号入力回路によれば、上述
した事項を除いて、第８図で上述した従来の論理信号入
力回路と同様の構成を有するので、詳細説明は省略する
が、第８図で上述した従来の論理信号入力回路の場合と
同様の、論理信号入力回路としての機能を呈する。 また、第９図に示す従来の論理信号入力回路の場合、
電源端子E2に与えられている電圧VD2（3V）が、電源端
子E1に与えられている電圧VD1（5V）に比し低いので、
バッファ回路２のインバータIN1及びIN2、及び論理信号
入力回路の出力端子T2に接続されている論理回路３のMI
Sトランジスタとして、第８図で上述した従来の論理信
号入力回路の場合に比し低い耐圧を有するものを用いる
ことができ、また、このため、それらMISトランジスタ
を第８図で上述した従来の論理信号入力回路の場合に比
し微細化することができ、よって、それらMISトランジ
スタにおいて、第８図で上述した従来の論理信号入力回
路の場合に比し少ない消費電力しか伴わない。 しかしながら、第９図に示す論理信号入力回路の場
合、第８図の場合で上述したのに準じたノイズマージン
が、第８図で上述した従来の論理信号入力回路の場合に
比し格段的に低い値（3.0−2.1＝0.9V）になる、という
欠点を有していた。 さらに、従来、第10図に示すように、レベル変換回路
１のバイポーラトランジスタQ1として、コレクタを電源
端子E1に、エミッタを抵抗REを介して接地に接続してい
るnpn型バイポーラトランジスタを用いることを除い
て、第９図の場合と同様の構成を有する論理信号入力回
路も提案されている。 第10図に示す従来の論理信号入力回路によれば、上述
した事項を除いて、第９図で上述した従来の論理信号入
力回路の場合と同様の構成を有するので、詳細説明は省
略するが、第９図で上述した従来の論理信号入力回路の
場合と同様の、論理信号入力回路としての機能が得られ
る。 また、第10図に示す従来の論理信号入力回路の場合、
バッファ回路２及び論理回路３に用いているMISトラン
ジスタとして、第９図で上述した従来の論理信号入力回
路の場合と同様に、第８図で上述した従来の論理信号入
力回路の場合に比し低い耐圧を有するものを用いること
ができ、このため、それらMISトランジスタを第８図で
上述した従来の論理信号入力回路の場合に比し微細化す
ることができ、よって、それらMISトランジスタにおい
て、第８図で上述した従来の論理信号入力回路の場合に
比し少ない消費電力しか伴わない。 また、レベル変換回路１に用いているバイポーラトラ
ンジスタQ1がnpn型であるので、そのバイポーラトラン
ジスタQ1を、npn型である場合に比較的容易に製造する
ことができ、よって、レベル変換回路１、従って論理信
号入力回路を、第９図で上述した従来の論理信号入力回
路の場合に比し容易に製造することができる。 しかしながら、第10図に示す従来の論理信号入力回路
の場合、論理信号S2が、２値表示で「０」をとるとき0.
1V（＝（0.8−VBE（＝0.7））Ｖ）以下の電圧レベルを
とり、２値表示で「１」をとるとき、1.3V（＝2.0−VBE
（＝0.7））Ｖ）以上の電圧レベルをとることから、バ
ッファ回路２におけるインバータIN1は、その閾値電圧
が0.7V（＝（0.1＋（1.3−0.1）/2）Ｖ）に設定され、
またインバータIN2は、その閾値電圧が、VD2（＝3V）/2
＝1.5Vに設定される。 このため、第８図の場合で上述したのに準じたノイズ
マージンが、第９図に示す従来の論理信号入力回路の場
合と同様に、第８図で上述した従来の論理信号入力回路
の場合に比し格段的に低い値（0.7−０＝0.7V）にな
る、という欠点を有していた。
提案されている。 すなわち、レベル変換されるべき論理信号S1を受ける
レベル変換用バイポーラトランジスタQ1を有するレベル
変換回路１と、そのレベル変換回路１から出力される論
理信号S2を受ける互に相補性を有する２つのMISトラン
ジスタM1及びM1′を用いて構成されたインバータIN1を
有し、レベル変換されるべき論理信号S1のレベル変換さ
れた論理信号S3を出力するバッファ回路２とを有する。 この場合、レベル変換回路１において、レベル変換用
バイポーラトランジスタQ1がpnp型でなり、そして、そ
のレベル変換用バイポーラトランジスタQ1のエミッタが
抵抗REを通じて電源端子E1に接続されている。 また、レベル変換用バイポーラトランジスタQ1のコレ
クタが接地に接続されている。 さらに、レベル変換用バイポーラトランジスタQ1のベ
ースから、論理信号S1を入力する入力端子T1が導出され
ている。 また、レベル変換用バイポーラトランジスタQ1のエミ
ッタから、論理信号S2を出力する出力線W1が導出されて
いる。 また、バッファ回路２において、インバータIN1を構
成しているMISトランジスタM1及びM1′がそれぞれｐチ
ャンネル型及びｎチャンネル型を有するとして、MISト
ランジスタM1のソースとMISトランジスタM1′のドレイ
ンとが互に接続されている。 また、インバータIN1の対の電源接続端子の一方であ
るMISトランジスタM1のドレインが、電源端子E1に接続
されている。 さらに、インバータIN1の対の電源接続端子の他方で
あるMISトランジスタM1′のソースが接地に接続されて
いる。 また、MISトランジスタM1及びM1′のゲートが互に接
続されてレベル変換回路１の出力線W1に接続されてい
る。 さらに、MISトランジスタM1のソース及びMISトランジ
スタM1′のドレインが、互に接続されて出力線W2に導出
されている。 また、バッファ回路２が、インバータIN1の出力線W2
から出力される論理信号S2′を受ける互に相補性を有す
る２つのMISトランジスタM2及びM2′を用いて構成され
たインバータIN2を有する。 この場合、インバータIN2を構成しているMISトランジ
スタM2及びM2′がそれぞれｐチャンネル型及びｎチャン
ネル型を有するとして、MISトランジスタM2のソースとM
ISトランジスタM2′のドレインとが互に接続されてい
る。 また、インバータIN2の対の電源接続端子の一方であ
るMISトランジスタM2のドレインが電源端E1に接続され
ている。 さらに、インバータIN2の対の電源接続端子の他方で
あるMISトランジスタM2′のソースが接地に接続されて
いる。 また、MISトランジスタM2及びM2′のゲートが互に接
続されてインバータIN1の出力線W2に接続されている。 さらに、MISトランジスタM2のソース及びMISトランジ
スタM2′のドレインが互に接続されて、レベル変換され
た論理信号S3を出力するバッファ回路２の出力端子T2に
導出されている。 以上が、従来提案されている論理信号入力回路の第１
の実施例の構成である。 このような構成を有する論理信号入力回路によれば、
入力端子T1に与えられる論理信号S1が正論理の２値表示
で「１」をとるとき、レベル変換回路１の出力線W1に得
られる論理信号S2が正論理の２値表示で「１」をとって
得られ、また、バッファ回路２のインバータIN1の出力
線W2に得られる論理信号S2′が２値表示で「０」をとっ
て得られ、インバータIN2の出力線、従って出力端子T2
に得られる論理信号が２値表示で「１」をとって得られ
る。 また、入力端子T1に与えられる論理信号S1が正論理の
２値表示で「０」をとるとき、レベル変換回路１の出力
線W1に得られる論理信号S2が正論理の２値表示で「０」
をとって得られ、また、バッファ回路２のインバータIN
1の出力線W2に得られる論理信号S2′が２値表示で
「１」をとって得られ、インバータIN2の出力線、従っ
て出力端子T2に得られる論理信号が２値表示で「０」を
とって得られる。 そして、この場合、論理信号S1が２値表示で「１」を
とるときの接地電圧（0V）を基準とした電圧が2.0V以
上、「０」をとるときの電圧が0.8V以下であるとすれ
ば、いま入力端子T1の電位をV1とし、バイポーラトラン
ジスタQ1のベース・エミッタ間電圧をVBEとし、さらに
出力線W1の電位をV2とすれば、 V2＝V1＋VBE ……（１） の関係を有するため、バイポーラトランジスタQ1のベー
ス・エミッタ間電圧VBEが0.7Vであるとすれば、論理信
号S2は、それが２値表示で「１」をとるとき、2.7V（＝
（2.0＋0.7）Ｖ）以上の電圧をとり、２値表示で「０」
をとるとき、1.5V（＝（0.8＋0.7）Ｖ）以下の電圧をと
る。 このため、インバータIN1は、その閾値電圧Vt1が、論
理信号S2が２値表示で「１」をとるときの電圧の下限値
2.7Vと論理信号S2が２値表示で「０」をとるときの電圧
の上限値1.5Vとの中間の2.1V（＝（1.5＋（2.7−1.5）/
2）Ｖ）の電圧に設定されている。 また、インバータIN1の出力線W2で得られる論理信号S
2′は、それが２値表示で「１」をとるとき、電源端子E
1の電圧VD1をとり、２値表示で「０」をとるとき、接地
電圧VGをとる。 このため、インバータIN2は、その閾値電圧Vt2が、電
圧VD1と接地電圧VGとの中間のVD1/2の電圧に設定されて
いる。 従って、第８図に示す従来の論理信号入力回路の場
合、電源端子E1の電圧VD1を5Vとするとき、（VD1〜
Vt1）（＝5.0−2.1＝2.9V）、（Vt1〜VG）（＝2.1〜０
＝2.1V）、（VD1〜Vt2）（＝5.0〜2.5＝2.5V）、（Vt2
〜VG）（2.5〜０＝2.5V）中の最も小さな電圧値で表さ
れるノイズマージンを、2.1Vという比較的大きな値にす
ることができる。 しかしながら、第８図に示す従来の論理信号入力回路
の場合、バッファ回路２と、図示のようにバッファ回路
２の出力線である論理信号入力回路の出力端子T2に接続
されるMISトランジスタを用いて構成された論理回路３
とを、ともに、電源端子E1からの高い電圧によって動作
させているため、バッファ回路２のインバータIN1及びI
N2、及び論理回路３を構成しているMISトランジスタと
して、高耐圧を有するものを用いる必要があるととも
に、そのためにそれらMISトランジスタを微細化でき
ず、よって、それらMISトランジスタにおいて大なる消
費電力を伴う、という欠点を有していた。 また、従来、第９図に示すように、バッファ回路２の
インバータIN1及びIN2の対の電源接続端子の一方が、電
源端子E1に接続されているのに代え、電源端子E1に与え
られる電圧VD1（5V）に比し低い電圧VD2（3V）が与えら
れる電源端子E2に接続されていることを除いて、第８図
の場合と同様の論理信号入力回路も提案されている。 第９図に示す従来の論理信号入力回路によれば、上述
した事項を除いて、第８図で上述した従来の論理信号入
力回路と同様の構成を有するので、詳細説明は省略する
が、第８図で上述した従来の論理信号入力回路の場合と
同様の、論理信号入力回路としての機能を呈する。 また、第９図に示す従来の論理信号入力回路の場合、
電源端子E2に与えられている電圧VD2（3V）が、電源端
子E1に与えられている電圧VD1（5V）に比し低いので、
バッファ回路２のインバータIN1及びIN2、及び論理信号
入力回路の出力端子T2に接続されている論理回路３のMI
Sトランジスタとして、第８図で上述した従来の論理信
号入力回路の場合に比し低い耐圧を有するものを用いる
ことができ、また、このため、それらMISトランジスタ
を第８図で上述した従来の論理信号入力回路の場合に比
し微細化することができ、よって、それらMISトランジ
スタにおいて、第８図で上述した従来の論理信号入力回
路の場合に比し少ない消費電力しか伴わない。 しかしながら、第９図に示す論理信号入力回路の場
合、第８図の場合で上述したのに準じたノイズマージン
が、第８図で上述した従来の論理信号入力回路の場合に
比し格段的に低い値（3.0−2.1＝0.9V）になる、という
欠点を有していた。 さらに、従来、第10図に示すように、レベル変換回路
１のバイポーラトランジスタQ1として、コレクタを電源
端子E1に、エミッタを抵抗REを介して接地に接続してい
るnpn型バイポーラトランジスタを用いることを除い
て、第９図の場合と同様の構成を有する論理信号入力回
路も提案されている。 第10図に示す従来の論理信号入力回路によれば、上述
した事項を除いて、第９図で上述した従来の論理信号入
力回路の場合と同様の構成を有するので、詳細説明は省
略するが、第９図で上述した従来の論理信号入力回路の
場合と同様の、論理信号入力回路としての機能が得られ
る。 また、第10図に示す従来の論理信号入力回路の場合、
バッファ回路２及び論理回路３に用いているMISトラン
ジスタとして、第９図で上述した従来の論理信号入力回
路の場合と同様に、第８図で上述した従来の論理信号入
力回路の場合に比し低い耐圧を有するものを用いること
ができ、このため、それらMISトランジスタを第８図で
上述した従来の論理信号入力回路の場合に比し微細化す
ることができ、よって、それらMISトランジスタにおい
て、第８図で上述した従来の論理信号入力回路の場合に
比し少ない消費電力しか伴わない。 また、レベル変換回路１に用いているバイポーラトラ
ンジスタQ1がnpn型であるので、そのバイポーラトラン
ジスタQ1を、npn型である場合に比較的容易に製造する
ことができ、よって、レベル変換回路１、従って論理信
号入力回路を、第９図で上述した従来の論理信号入力回
路の場合に比し容易に製造することができる。 しかしながら、第10図に示す従来の論理信号入力回路
の場合、論理信号S2が、２値表示で「０」をとるとき0.
1V（＝（0.8−VBE（＝0.7））Ｖ）以下の電圧レベルを
とり、２値表示で「１」をとるとき、1.3V（＝2.0−VBE
（＝0.7））Ｖ）以上の電圧レベルをとることから、バ
ッファ回路２におけるインバータIN1は、その閾値電圧
が0.7V（＝（0.1＋（1.3−0.1）/2）Ｖ）に設定され、
またインバータIN2は、その閾値電圧が、VD2（＝3V）/2
＝1.5Vに設定される。 このため、第８図の場合で上述したのに準じたノイズ
マージンが、第９図に示す従来の論理信号入力回路の場
合と同様に、第８図で上述した従来の論理信号入力回路
の場合に比し格段的に低い値（0.7−０＝0.7V）にな
る、という欠点を有していた。
よって、本発明は、第８図の場合で上述したのに準じ
たノイズマージンが、第９図及び第10図で上述した従来
の論理信号入力回路の場合に比し格段的に大きな値で得
られ、それでいて、バッファ回路のインバータを構成し
ているMISトランジスタとして、第９図及び第10図で上
述した従来の論理信号入力回路の場合と同様に、第８図
で上述した従来の論理信号入力回路の場合に比し低い耐
圧を有するものを用いることができ、このため、そのMI
Sトランジスタを第８図で上述した従来の論理信号入力
回路の場合に比し微細化することができ、よって、その
MISトランジスタにおいて、第８図で上述した従来の論
理信号入力回路の場合に比し少ない消費電力しか伴わ
ず、さらに、レベル変換回路、従って論理信号入力回路
を、第10図で上述した従来の論理信号入力回路の場合と
同様に、容易に製造することができる、新規な論理信号
入力回路を提案せんとするものである。
たノイズマージンが、第９図及び第10図で上述した従来
の論理信号入力回路の場合に比し格段的に大きな値で得
られ、それでいて、バッファ回路のインバータを構成し
ているMISトランジスタとして、第９図及び第10図で上
述した従来の論理信号入力回路の場合と同様に、第８図
で上述した従来の論理信号入力回路の場合に比し低い耐
圧を有するものを用いることができ、このため、そのMI
Sトランジスタを第８図で上述した従来の論理信号入力
回路の場合に比し微細化することができ、よって、その
MISトランジスタにおいて、第８図で上述した従来の論
理信号入力回路の場合に比し少ない消費電力しか伴わ
ず、さらに、レベル変換回路、従って論理信号入力回路
を、第10図で上述した従来の論理信号入力回路の場合と
同様に、容易に製造することができる、新規な論理信号
入力回路を提案せんとするものである。
本願第１番目の発明による論理信号入力回路は、第８
図〜第10図で上述した従来の論理信号入力回路の場合と
同様に、（ｉ）レベル変換されるべき論理信号を受ける
レベル変換用バイポーラトランジスタを有するレベル変
換回路と、（ii）上記レベル変換回路から出力される論
理信号を受ける互に相補性を有する２つのMISトランジ
スタを用いて構成されたインバータを有し、且つ上記レ
ベル変換されるべき論理信号のレベル変換された論理信
号を出力するバッファ回路とを有する。 しかしながら、本願第１番目の発明による論理信号入
力回路は、（iii）上記レベル変換回路において、上
記レベル変換用バイポーラトランジスタがnpn型バイポ
ーラトランジスタでなり、上記npn型バイポーラトラ
ンジスタのベース及びコレクタ間に第１の抵抗が接続さ
れ、上記npn型バイポーラトランジスタのベースが第
２の抵抗を介して第１の電源端子に接続され、上記np
n型バイポーラトランジスタのエミッタから上記レベル
変換されるべき論理信号に対する入力端子が導出され、
上記npn型バイポーラトランジスタのコレクタから上
記バッファ回路に対する出力線が導出され、また、（i
v）上記バッファ回路において、上記インバータの対
の電源接続端子の一方が、上記第１の電源端子またはそ
れに与えられると同じ電源電圧が与えられる第２の電源
端子に接続され、上記インバータの上記対の電源接続
端子の他方が接地に接続されている。 また、本願第２番目の発明による論理信号入力回路
は、第８図〜第10図で上述した従来の論理信号入力回路
の場合と同様に、本願第１番目の発明による論理信号入
力回路の場合で上述した、（ｉ）レベル変換回路と、
（ii）バッファ回路とを有する。 しかしながら、本願第２番目の発明による論理信号入
力回路は、（iii）上記レベル変換回路において、上
記レベル変換用バイポーラトランジスタがnpn型バイポ
ーラトランジスタでなり、上記npn型バイポーラトラ
ンジスタのベース及びコレクタ間に第１の抵抗が接続さ
れ、上記npn型バイポーラトランジスタのベースが第
２の抵抗とダイオードを用いた電圧降下用回路との直列
回路を介して第１の電源端子に接続され、上記npn型
バイポーラトランジスタのエミッタから上記レベル変換
されるべき論理信号に対する入力端子が導出され、上
記npn型バイポーラトランジスタのコレクタから上記バ
ッファ回路に対する出力線が導出され、また、（iv）上
記バッファ回路において、上記インバータの対の電源
接続端子の一方が、上記第１の電源端子に与えられる電
源電圧に比し低い電源電圧が与えられる第２の電源端子
に接続され、上記インバータの上記対の電源接続端子
の他方が接地に接続されている。 さらに、本願第３番目の発明による論理信号入力回路
は、第８図〜第10図で上述した従来の論理信号入力回路
の場合と同様に、本願第１番目の発明による論理信号入
力回路の場合で上述した、（ｉ）レベル変換回路と、
（ii）バッファ回路とを有する。 しかしながら、本願第３番目の発明による論理信号入
力回路は、（iii）上記レベル変換回路において、上
記レベル変換用バイポーラトランジスタがnpn型バイポ
ーラトランジスタでなり、上記npn型バイポーラトラ
ンジスタのベース及びコレクタ間に第１の抵抗が接続さ
れ、上記npn型バイポーラトランジスタのベースが第
２の抵抗とダイオードを用いた電圧降下用回路との直列
回路を介して第１の電源端子に接続され、上記npn型
バイポーラトランジスタのエミッタから上記レベル変換
されるべき論理信号に対する入力端子が導出され、上
記npn型バイポーラトランジスタのコレクタから上記バ
ッファ回路に対する出力線が導出され、また、（iv）上
記バッファ回路において、上記インバータの対の電源
接続端子の一方が、入力線を上記第１の電源端子に接続
しているDC−DCコンバータの出力線に接続され、上記
インバータの上記対の電源接続端子の他方が接地に接続
されている。 また、本願第４番目の発明による論理信号入力回路
は、本願第１番目の発明、本願第２番目の発明または本
願第３番目の発明による論理信号入力回路において、
（ｖ）上記レベル変換回路の出力線と接地との間に、電
圧制限回路が接続されている。
図〜第10図で上述した従来の論理信号入力回路の場合と
同様に、（ｉ）レベル変換されるべき論理信号を受ける
レベル変換用バイポーラトランジスタを有するレベル変
換回路と、（ii）上記レベル変換回路から出力される論
理信号を受ける互に相補性を有する２つのMISトランジ
スタを用いて構成されたインバータを有し、且つ上記レ
ベル変換されるべき論理信号のレベル変換された論理信
号を出力するバッファ回路とを有する。 しかしながら、本願第１番目の発明による論理信号入
力回路は、（iii）上記レベル変換回路において、上
記レベル変換用バイポーラトランジスタがnpn型バイポ
ーラトランジスタでなり、上記npn型バイポーラトラ
ンジスタのベース及びコレクタ間に第１の抵抗が接続さ
れ、上記npn型バイポーラトランジスタのベースが第
２の抵抗を介して第１の電源端子に接続され、上記np
n型バイポーラトランジスタのエミッタから上記レベル
変換されるべき論理信号に対する入力端子が導出され、
上記npn型バイポーラトランジスタのコレクタから上
記バッファ回路に対する出力線が導出され、また、（i
v）上記バッファ回路において、上記インバータの対
の電源接続端子の一方が、上記第１の電源端子またはそ
れに与えられると同じ電源電圧が与えられる第２の電源
端子に接続され、上記インバータの上記対の電源接続
端子の他方が接地に接続されている。 また、本願第２番目の発明による論理信号入力回路
は、第８図〜第10図で上述した従来の論理信号入力回路
の場合と同様に、本願第１番目の発明による論理信号入
力回路の場合で上述した、（ｉ）レベル変換回路と、
（ii）バッファ回路とを有する。 しかしながら、本願第２番目の発明による論理信号入
力回路は、（iii）上記レベル変換回路において、上
記レベル変換用バイポーラトランジスタがnpn型バイポ
ーラトランジスタでなり、上記npn型バイポーラトラ
ンジスタのベース及びコレクタ間に第１の抵抗が接続さ
れ、上記npn型バイポーラトランジスタのベースが第
２の抵抗とダイオードを用いた電圧降下用回路との直列
回路を介して第１の電源端子に接続され、上記npn型
バイポーラトランジスタのエミッタから上記レベル変換
されるべき論理信号に対する入力端子が導出され、上
記npn型バイポーラトランジスタのコレクタから上記バ
ッファ回路に対する出力線が導出され、また、（iv）上
記バッファ回路において、上記インバータの対の電源
接続端子の一方が、上記第１の電源端子に与えられる電
源電圧に比し低い電源電圧が与えられる第２の電源端子
に接続され、上記インバータの上記対の電源接続端子
の他方が接地に接続されている。 さらに、本願第３番目の発明による論理信号入力回路
は、第８図〜第10図で上述した従来の論理信号入力回路
の場合と同様に、本願第１番目の発明による論理信号入
力回路の場合で上述した、（ｉ）レベル変換回路と、
（ii）バッファ回路とを有する。 しかしながら、本願第３番目の発明による論理信号入
力回路は、（iii）上記レベル変換回路において、上
記レベル変換用バイポーラトランジスタがnpn型バイポ
ーラトランジスタでなり、上記npn型バイポーラトラ
ンジスタのベース及びコレクタ間に第１の抵抗が接続さ
れ、上記npn型バイポーラトランジスタのベースが第
２の抵抗とダイオードを用いた電圧降下用回路との直列
回路を介して第１の電源端子に接続され、上記npn型
バイポーラトランジスタのエミッタから上記レベル変換
されるべき論理信号に対する入力端子が導出され、上
記npn型バイポーラトランジスタのコレクタから上記バ
ッファ回路に対する出力線が導出され、また、（iv）上
記バッファ回路において、上記インバータの対の電源
接続端子の一方が、入力線を上記第１の電源端子に接続
しているDC−DCコンバータの出力線に接続され、上記
インバータの上記対の電源接続端子の他方が接地に接続
されている。 また、本願第４番目の発明による論理信号入力回路
は、本願第１番目の発明、本願第２番目の発明または本
願第３番目の発明による論理信号入力回路において、
（ｖ）上記レベル変換回路の出力線と接地との間に、電
圧制限回路が接続されている。
本願第１番目の発明、本願第２番目の発明、本願第３
番目の発明及び本願第４番目の発明による論理信号入力
回路によれば、第８図の場合で上述したのに準じたノイ
ズマージンが、第９図及び第10図で上述した従来の論理
信号入力回路の場合に比し格段的に大きな値で得られ、
それでいて、バッファ回路のインバータを構成している
MISトランジスタとして、第９図及び第10図で上述した
従来の論理信号入力回路の場合と同様に、第８図で上述
した従来の論理信号入力回路の場合に比し低い耐圧を有
するものを用いることができ、このため、そのMISトラ
ンジスタを第８図で上述した従来の論理信号入力回路の
場合に比し微細化すことができ、よって、そのMISトラ
ンジスタにおいて、第８図で上述した従来の論理信号入
力回路の場合に比し少ない消費電力しか伴わず、さら
に、レベル変換回路、従って論理信号入力回路を、第10
図で上述した従来の論理信号入力回路の場合と同様に、
容易に製造することができる。
番目の発明及び本願第４番目の発明による論理信号入力
回路によれば、第８図の場合で上述したのに準じたノイ
ズマージンが、第９図及び第10図で上述した従来の論理
信号入力回路の場合に比し格段的に大きな値で得られ、
それでいて、バッファ回路のインバータを構成している
MISトランジスタとして、第９図及び第10図で上述した
従来の論理信号入力回路の場合と同様に、第８図で上述
した従来の論理信号入力回路の場合に比し低い耐圧を有
するものを用いることができ、このため、そのMISトラ
ンジスタを第８図で上述した従来の論理信号入力回路の
場合に比し微細化すことができ、よって、そのMISトラ
ンジスタにおいて、第８図で上述した従来の論理信号入
力回路の場合に比し少ない消費電力しか伴わず、さら
に、レベル変換回路、従って論理信号入力回路を、第10
図で上述した従来の論理信号入力回路の場合と同様に、
容易に製造することができる。
【実施例１】 次に、第１図を伴って、本願第１番目の発明による論
理信号入力回路の第１の実施例を述べよう。 第１図において、第８図との対応部分には同一符号を
付して示す。 第１図に示す本願第１番目の発明による論理信号入力
回路は、次の事項を除いて、第８図で前述した従来の論
理信号入力回路の場合と同様の構成を有する。 すなわち、レベル変換回路１において、レベル変換用
バイポーラトランジスタQ1がpnp型でなる第８図の場合
に代え、npn型でなり、そして、そのnpn型でなるバイポ
ーラトランジスタQ1のベース及びコレクタ間に第１の抵
抗R2が接続され、また、バイポーラトランジスタQ1のベ
ースが第２の抵抗R1を介して、第９図に示す従来の論理
信号入力回路の場合で述べたと同様の電源端子E2に接続
され、さらに、バイポーラトランジスタQ1のエミッタか
ら、第８図に示す従来の論理信号入力回路の場合で述べ
たと同様の入力端子T1が導出され、また、バイポーラト
ランジスタQ1のコレクタから、バッファ回路２に対する
第８図に示す従来の論理信号入力回路の場合で述べたと
同様の出力線W1が導出されている。 また、バッファ回路２において、インバータIN1及びI
N2の対の電源接続端子の一方が、電源端子E1に接続され
ている第８図の場合に代え、電源端子E2に与えられると
同じ電圧が与えられる電源端子E2′に接続されている。 以上が、本願第１番目の発明による論理信号入力回路
の第１の実施例の構成である。 このような構成を有する本願第１番目の発明による論
理信号入力回路の第１の実施例によれば、上述した事項
を除いて、第８図で前述した従来の論理信号入力回路と
同様の構成を有し、そして、第８図で前述した従来の論
理信号入力回路の場合と同様に、入力端子T1に与えられ
る論理信号S1が正論理の２値表示で「１」をとるとき、
npn型のバイポーラトランジスタQ1がオフし、レベル変
換回路１の出力線W1に得られる論理信号S2が正論理の２
値表示で「１」をとって得られ、また、入力端子T1に与
えられる論理信号S1が正論理の２値表示で「０」をとる
とき、npn型のバイポーラトランジスタQ1がオンし、レ
ベル変換回路１の出力線W1に得られる論理信号S2が正論
理の２値表示で「０」をとって得られる。 従って、第１図に示す本願第１番目の発明による論理
信号入力回路の場合も、第８図で前述した従来の論理信
号入力回路の場合と同様の、論理信号入力回路としての
機能を呈する。 しかしながら、第１図に示す本願第１番目の発明によ
る論理信号入力回路の場合、論理信号S1が２値表示で
「０」をとるとき、バイポーラトランジスタQ1がオン
し、レベル変換回路１の出力線W1に得られる論理信号S2
が、論理信号S1が２値表示で「０」をとるときのその論
理信号S1の電圧とnpn型のバイポーラトランジスタQ1の
コレクタ・エミッタ間電圧VCEとの和で得られるので、
論理信号S1が２値表示で「０」をとるときのその論理信
号S1の電圧が第８図で前述した場合と同様に、0.8V以下
であるとし、さらに、npn型のバイポーラトランジスタQ
1のコレクタ・エミッタ間電圧VCEが0.2Vであるとすれ
ば、論理信号S2が、1.0V（＝（0.8＋0.2）Ｖ）以下の電
圧で得られる。 また、論理信号S1が２値表示で「１」をとるとき、バ
イポーラトランジスタQ1がオフし、レベル変換回路１の
出力線W1に得られる論理信号S2が、電源端子E2に与えら
れる電圧VD2よりもnpn型のバイポーラトランジスタQ1の
ベース・エミッタ間電圧VBE分低い電圧以上の値で得ら
れるので、バイポーラトランジスタQ1のベース・エミッ
タ間電圧VBEが0.7Vであるとし、また、電源端子E2に与
えられる電圧VD2を、第９図で前述した従来の論理信号
入力回路で上述したと同じ3.0Vとすれば、論理信号S2
が、2.3V（＝（3.0−0.7）Ｖ）以上の電圧で得られる。 従って、バッファ回路２のインバータIN1の閾値電圧
が、1.0Vと2.3Vの中間の1.65Vの電圧に設定される。ま
た、バッファ回路２のインバータIN2の閾値電圧が、3.0
Vと0Vとの中間の1.5Vの電圧に設定される。 このため、第８図で前述したのに準じたノイズマージ
ンが、1.35V（＝（3.0−1.65）Ｖ）の値になる。 従って、第１図に示す本願第１番目の発明による論理
信号入力回路の場合、第９図及び第10図で前述した従来
の論理信号入力回路の場合に比し、高いノイズマージン
の値を有する。 また、第１図に示す本願第１番目の発明による論理信
号入力回路の場合、バッファ回路２及び論理回路３を、
ともに、電源端子E2′からの、第９図及び第10図で前述
した従来の論理信号入力回路の場合の電源端子E2からの
電圧と同じ低い電圧によって動作させているので、バッ
ファ回路２及び論理回路３に用いているMISトランジス
タとして、第９図及び第10図の場合と同様に、低い耐圧
を有するものを用いることができ、また、このため、そ
れらMISトランジスタを第９図及び第10図の場合と同様
に微細化することができ、よって、それらMISトランジ
スタにおいて、第９図及び第10図の場合と同様に少ない
消費電力しか伴わない。 さらに、第１図に示す本願第１番目の発明による論理
信号入力回路の場合、レベル変換回路１に用いているバ
イポーラトランジスタQ1が、第10図で前述した従来の論
理信号入力回路の場合と同様にnpn型であるので、その
バイポーラトランジスタQ1を、pnp型である場合に比し
容易に製造することができる。 よって、第１図に示す本願第１番目の発明による論理
信号入力回路によれば、論理信号入力回路を第10図で前
述した従来の論理信号入力回路の場合と同様に容易に製
造することができる。
理信号入力回路の第１の実施例を述べよう。 第１図において、第８図との対応部分には同一符号を
付して示す。 第１図に示す本願第１番目の発明による論理信号入力
回路は、次の事項を除いて、第８図で前述した従来の論
理信号入力回路の場合と同様の構成を有する。 すなわち、レベル変換回路１において、レベル変換用
バイポーラトランジスタQ1がpnp型でなる第８図の場合
に代え、npn型でなり、そして、そのnpn型でなるバイポ
ーラトランジスタQ1のベース及びコレクタ間に第１の抵
抗R2が接続され、また、バイポーラトランジスタQ1のベ
ースが第２の抵抗R1を介して、第９図に示す従来の論理
信号入力回路の場合で述べたと同様の電源端子E2に接続
され、さらに、バイポーラトランジスタQ1のエミッタか
ら、第８図に示す従来の論理信号入力回路の場合で述べ
たと同様の入力端子T1が導出され、また、バイポーラト
ランジスタQ1のコレクタから、バッファ回路２に対する
第８図に示す従来の論理信号入力回路の場合で述べたと
同様の出力線W1が導出されている。 また、バッファ回路２において、インバータIN1及びI
N2の対の電源接続端子の一方が、電源端子E1に接続され
ている第８図の場合に代え、電源端子E2に与えられると
同じ電圧が与えられる電源端子E2′に接続されている。 以上が、本願第１番目の発明による論理信号入力回路
の第１の実施例の構成である。 このような構成を有する本願第１番目の発明による論
理信号入力回路の第１の実施例によれば、上述した事項
を除いて、第８図で前述した従来の論理信号入力回路と
同様の構成を有し、そして、第８図で前述した従来の論
理信号入力回路の場合と同様に、入力端子T1に与えられ
る論理信号S1が正論理の２値表示で「１」をとるとき、
npn型のバイポーラトランジスタQ1がオフし、レベル変
換回路１の出力線W1に得られる論理信号S2が正論理の２
値表示で「１」をとって得られ、また、入力端子T1に与
えられる論理信号S1が正論理の２値表示で「０」をとる
とき、npn型のバイポーラトランジスタQ1がオンし、レ
ベル変換回路１の出力線W1に得られる論理信号S2が正論
理の２値表示で「０」をとって得られる。 従って、第１図に示す本願第１番目の発明による論理
信号入力回路の場合も、第８図で前述した従来の論理信
号入力回路の場合と同様の、論理信号入力回路としての
機能を呈する。 しかしながら、第１図に示す本願第１番目の発明によ
る論理信号入力回路の場合、論理信号S1が２値表示で
「０」をとるとき、バイポーラトランジスタQ1がオン
し、レベル変換回路１の出力線W1に得られる論理信号S2
が、論理信号S1が２値表示で「０」をとるときのその論
理信号S1の電圧とnpn型のバイポーラトランジスタQ1の
コレクタ・エミッタ間電圧VCEとの和で得られるので、
論理信号S1が２値表示で「０」をとるときのその論理信
号S1の電圧が第８図で前述した場合と同様に、0.8V以下
であるとし、さらに、npn型のバイポーラトランジスタQ
1のコレクタ・エミッタ間電圧VCEが0.2Vであるとすれ
ば、論理信号S2が、1.0V（＝（0.8＋0.2）Ｖ）以下の電
圧で得られる。 また、論理信号S1が２値表示で「１」をとるとき、バ
イポーラトランジスタQ1がオフし、レベル変換回路１の
出力線W1に得られる論理信号S2が、電源端子E2に与えら
れる電圧VD2よりもnpn型のバイポーラトランジスタQ1の
ベース・エミッタ間電圧VBE分低い電圧以上の値で得ら
れるので、バイポーラトランジスタQ1のベース・エミッ
タ間電圧VBEが0.7Vであるとし、また、電源端子E2に与
えられる電圧VD2を、第９図で前述した従来の論理信号
入力回路で上述したと同じ3.0Vとすれば、論理信号S2
が、2.3V（＝（3.0−0.7）Ｖ）以上の電圧で得られる。 従って、バッファ回路２のインバータIN1の閾値電圧
が、1.0Vと2.3Vの中間の1.65Vの電圧に設定される。ま
た、バッファ回路２のインバータIN2の閾値電圧が、3.0
Vと0Vとの中間の1.5Vの電圧に設定される。 このため、第８図で前述したのに準じたノイズマージ
ンが、1.35V（＝（3.0−1.65）Ｖ）の値になる。 従って、第１図に示す本願第１番目の発明による論理
信号入力回路の場合、第９図及び第10図で前述した従来
の論理信号入力回路の場合に比し、高いノイズマージン
の値を有する。 また、第１図に示す本願第１番目の発明による論理信
号入力回路の場合、バッファ回路２及び論理回路３を、
ともに、電源端子E2′からの、第９図及び第10図で前述
した従来の論理信号入力回路の場合の電源端子E2からの
電圧と同じ低い電圧によって動作させているので、バッ
ファ回路２及び論理回路３に用いているMISトランジス
タとして、第９図及び第10図の場合と同様に、低い耐圧
を有するものを用いることができ、また、このため、そ
れらMISトランジスタを第９図及び第10図の場合と同様
に微細化することができ、よって、それらMISトランジ
スタにおいて、第９図及び第10図の場合と同様に少ない
消費電力しか伴わない。 さらに、第１図に示す本願第１番目の発明による論理
信号入力回路の場合、レベル変換回路１に用いているバ
イポーラトランジスタQ1が、第10図で前述した従来の論
理信号入力回路の場合と同様にnpn型であるので、その
バイポーラトランジスタQ1を、pnp型である場合に比し
容易に製造することができる。 よって、第１図に示す本願第１番目の発明による論理
信号入力回路によれば、論理信号入力回路を第10図で前
述した従来の論理信号入力回路の場合と同様に容易に製
造することができる。
【実施例２】 次に、第２図に従って、本願第１番目の発明による論
理信号入力回路の第２の実施例を述べよう。 第２図において、第１図との対応部分には同一符号を
付し、詳細説明を省略する。 第２図に示す本願第１番目の発明による論理信号入力
回路の第２の実施例は、次の事項を除いて、第１図で上
述した本願第１番目の発明による論理信号入力回路の第
１の実施例の場合と同様の構成を有する。 すなわち、バッファ回路２を構成しているインバータ
IN1及びIN2の対の電源接続端子の一方が、レベル変換回
路１を構成しているバイポーラトランジスタQ1のベース
が抵抗R1を介して接続されている電源端子E2とは別の電
源端子E2′に接続されている第１図の場合に代え、バイ
ポーラトランジスタQ1のベースが抵抗R1を介して接続さ
れている電源端子E2に接続され、これに応じて、電源端
子E2′が省略されている。 以上が、本願第１番目の発明による論理信号入力回路
の第２の実施例の構成である。 このような構成を有する本願第１番目の発明による論
理信号入力回路の第２の実施例によれば、上述した事項
を除いて、本願第１番目の発明による論理信号入力回路
の第１の実施例と同様の構成を有し、そして、バッファ
回路２を構成しているインバータIN1及びIN2の対の電源
接続端子の一方に、電源端子E2から、第１図の場合と電
源端子E2′から与えられる電圧と同じ電圧が与えられる
ので、詳細説明は省略するが、第１図に示す本願第１番
目の発明による論理信号入力回路の場合と同様の作用・
効果が得られる。
理信号入力回路の第２の実施例を述べよう。 第２図において、第１図との対応部分には同一符号を
付し、詳細説明を省略する。 第２図に示す本願第１番目の発明による論理信号入力
回路の第２の実施例は、次の事項を除いて、第１図で上
述した本願第１番目の発明による論理信号入力回路の第
１の実施例の場合と同様の構成を有する。 すなわち、バッファ回路２を構成しているインバータ
IN1及びIN2の対の電源接続端子の一方が、レベル変換回
路１を構成しているバイポーラトランジスタQ1のベース
が抵抗R1を介して接続されている電源端子E2とは別の電
源端子E2′に接続されている第１図の場合に代え、バイ
ポーラトランジスタQ1のベースが抵抗R1を介して接続さ
れている電源端子E2に接続され、これに応じて、電源端
子E2′が省略されている。 以上が、本願第１番目の発明による論理信号入力回路
の第２の実施例の構成である。 このような構成を有する本願第１番目の発明による論
理信号入力回路の第２の実施例によれば、上述した事項
を除いて、本願第１番目の発明による論理信号入力回路
の第１の実施例と同様の構成を有し、そして、バッファ
回路２を構成しているインバータIN1及びIN2の対の電源
接続端子の一方に、電源端子E2から、第１図の場合と電
源端子E2′から与えられる電圧と同じ電圧が与えられる
ので、詳細説明は省略するが、第１図に示す本願第１番
目の発明による論理信号入力回路の場合と同様の作用・
効果が得られる。
【実施例３】 次に、第３図を伴って本願第２番目の発明による論理
信号入力回路の実施例を述べよう。 第３図において、第１図との対応部分には同一符号を
付し、詳細説明を省略する。 第３図に示す本願第２番目の発明による論理信号入力
回路の実施例は、次の事項を除いて、第１図で上述した
本願第１番目の発明による論理信号入力回路の第１の実
施例の場合と同様の構成を有する。 すなわち、レベル変換回路１を構成しているnpn型を
有するバイポーラトランジスタQ1のベースが、抵抗R1を
通じて、電源端子E2に接続されている第１図の場合に代
え、抵抗R1と、ダイオードｄを用いた電圧降下用回路Ｄ
との直列回路を通じて、第８図に示す従来の論理信号入
力回路の場合で述べたと同様の電源端子E1に接続され、
また、バッファ回路２を構成しているインバータIN1及
びIN2の対の電源接続端子の一方が、電源端子E2′に接
続されている第１図の場合に代え、第１図及び第２図に
示す本願第１番目の発明による論理信号入力回路の場合
で述べたと同様の電源端子E2に接続されている。 以上が本願第２番目の発明による論理信号入力回路の
実施例の構成である。 このような構成を有する本願第２番目の発明による論
理信号入力回路の実施例によれば、上述した事項を除い
て第１図で上述した本願第１番目の発明による論理信号
入力回路の場合と同様の構成を有し、そして電圧降下用
回路Ｄを構成しているダイオードｄの数を選定すること
によって、動作時、抵抗R1の電圧降下用回路Ｄ側の電圧
が、第１図及び第２図の場合の電源端子E2で得られる電
圧と同じまたはそれに近い値で得られ、また、電源端子
E2に、第１図の場合のバッファ回路２のインバータIN1
及びIN2の対の電源接続端子の一方が接続されている電
源端子E2′に与えられるのと同じ電圧が与えられるの
で、詳細説明は省略するが、第１図で上述した本願第１
番目の発明による論理信号入力回路の場合と同様の作用
・効果が得られる。
信号入力回路の実施例を述べよう。 第３図において、第１図との対応部分には同一符号を
付し、詳細説明を省略する。 第３図に示す本願第２番目の発明による論理信号入力
回路の実施例は、次の事項を除いて、第１図で上述した
本願第１番目の発明による論理信号入力回路の第１の実
施例の場合と同様の構成を有する。 すなわち、レベル変換回路１を構成しているnpn型を
有するバイポーラトランジスタQ1のベースが、抵抗R1を
通じて、電源端子E2に接続されている第１図の場合に代
え、抵抗R1と、ダイオードｄを用いた電圧降下用回路Ｄ
との直列回路を通じて、第８図に示す従来の論理信号入
力回路の場合で述べたと同様の電源端子E1に接続され、
また、バッファ回路２を構成しているインバータIN1及
びIN2の対の電源接続端子の一方が、電源端子E2′に接
続されている第１図の場合に代え、第１図及び第２図に
示す本願第１番目の発明による論理信号入力回路の場合
で述べたと同様の電源端子E2に接続されている。 以上が本願第２番目の発明による論理信号入力回路の
実施例の構成である。 このような構成を有する本願第２番目の発明による論
理信号入力回路の実施例によれば、上述した事項を除い
て第１図で上述した本願第１番目の発明による論理信号
入力回路の場合と同様の構成を有し、そして電圧降下用
回路Ｄを構成しているダイオードｄの数を選定すること
によって、動作時、抵抗R1の電圧降下用回路Ｄ側の電圧
が、第１図及び第２図の場合の電源端子E2で得られる電
圧と同じまたはそれに近い値で得られ、また、電源端子
E2に、第１図の場合のバッファ回路２のインバータIN1
及びIN2の対の電源接続端子の一方が接続されている電
源端子E2′に与えられるのと同じ電圧が与えられるの
で、詳細説明は省略するが、第１図で上述した本願第１
番目の発明による論理信号入力回路の場合と同様の作用
・効果が得られる。
【実施例４】 次に、第４図を伴って、本願第３番目の発明による論
理信号入力回路の第１の実施例を述べよう。 第４図において、第３図との対応部分には同一符号を
付し、詳細説明を省略する。 第４図に示す本願第３番目の発明による論理信号入力
回路の第１の実施例は、次の事項を除いて、第３図で上
述した本願第２番目の発明による論理信号入力回路の実
施例の場合と同様の構成を有する。 すなわち、バッファ回路２のインバータIN1及びIN2の
対の電源接続端子の一方が、電源端子E2に接続されてい
る第３図の場合に代え、入力端子を電源端子E1に接続
し、第３図の場合の電源端子E2で得られると同じ同じ電
圧（例えば3V）を出力するDC−DCコンバータＨの出力線
W3に接続されている。 以上が、本願第３番目の発明による論理信号入力回路
の第１の実施例である。 このような構成を有する本願第３番目の発明による論
理信号入力回路の第１の実施例によれば、上述した事項
を除いて、本願第２番目の発明による論理信号入力回路
の場合と同様の構成を有するので、詳細説明は省略する
が、第３図に示す本願第２番目の発明による論理信号入
力回路の場合と同様の作用・効果が得られるとともに、
電源端子が電源端子E1の１つでよいので、論理信号入力
回路を、第３図に示す本願第２番目の発明による論理信
号入力回路の場合に比し簡易化し得る。
理信号入力回路の第１の実施例を述べよう。 第４図において、第３図との対応部分には同一符号を
付し、詳細説明を省略する。 第４図に示す本願第３番目の発明による論理信号入力
回路の第１の実施例は、次の事項を除いて、第３図で上
述した本願第２番目の発明による論理信号入力回路の実
施例の場合と同様の構成を有する。 すなわち、バッファ回路２のインバータIN1及びIN2の
対の電源接続端子の一方が、電源端子E2に接続されてい
る第３図の場合に代え、入力端子を電源端子E1に接続
し、第３図の場合の電源端子E2で得られると同じ同じ電
圧（例えば3V）を出力するDC−DCコンバータＨの出力線
W3に接続されている。 以上が、本願第３番目の発明による論理信号入力回路
の第１の実施例である。 このような構成を有する本願第３番目の発明による論
理信号入力回路の第１の実施例によれば、上述した事項
を除いて、本願第２番目の発明による論理信号入力回路
の場合と同様の構成を有するので、詳細説明は省略する
が、第３図に示す本願第２番目の発明による論理信号入
力回路の場合と同様の作用・効果が得られるとともに、
電源端子が電源端子E1の１つでよいので、論理信号入力
回路を、第３図に示す本願第２番目の発明による論理信
号入力回路の場合に比し簡易化し得る。
【実施例５】 次に、第５図を伴って、本願第３番目の発明による論
理信号入力回路の第２の実施例を述べよう。 第５図において、第４図との対応部分には同一符号を
付し詳細説明を省略する。 第５図に示す本願第３番目の発明による論理信号入力
回路の第２の実施例は、次の事項を除いて、第４図で上
述した本願第３番目の発明による論理信号入力回路の第
１の実施例と同様の構成を有する。 すなわち、バッファ回路２において、インバータIN2
を構成しているMISトランジスタM2及びM2′のゲート
が、インバータIN1から導出されている出力線W2に直接
的に接続されている第４図の場合に代え、MISトランジ
スタM2のゲートが、第１の入力端を、入力端を出力線W2
に接続しているインバータG1の出力端に接続し、第２の
入力端を、入力端を制御端Ｑに接続している他のインバ
ータG2の出力端に接続しているナンド回路G3の出力端に
接続され、MISトランジスタM2′のゲートが、第１の入
力端を上述したインバータG1の出力端に接続し、第２の
入力端を上述した制御端子Ｑに接続しているノア回路G2
の出力端に接続されている。 以上が、本願第３番目の発明による論理信号入力回路
の第２の実施例の構成である。 このような構成を有する本願第３番目の発明による論
理信号入力回路によれば、上述した事項を除いて、第４
図で上述した本願第３番目の発明による論理信号入力回
路の第１の実施例と同様の構成を有し、そして、いま、
制御端子Ｑに、制御電圧を２値表示で「０」をとって与
えていれば、インバータG2の出力、従ってナンド回路G3
の第２の入力端に対する入力が２値表示で「１」をと
り、また、ノア回路G2の第２の入力端に対する入力が
「０」をとっており、一方、出力線W2に得られる論理信
号S2′が２値表示で「１」をとるとき、インバータG1の
出力、従ってナンド回路G3及びノア回路G4の第１の入力
端に対する入力がともに「０」をとり、また、論理信号
S2′が「０」をとるとき、インバータG1の出力、従って
ナンド回路G3及びノア回路G4の第１の入力端に対する入
力がともに「１」をとるので、第４図で上述した本願第
３番目の発明による論理信号入力回路の第１の実施例の
場合と同様の作用・効果が得られる。 しかしながら、制御端子Ｑに、制御電圧を２値表示で
「１」をとって与えれば、インバータG2の出力、従って
ナンド回路G3の第２の入力端に対する入力が「１」をと
るので、論理信号S2′が２値表示で「１」をとるときで
も、また「０」をとるときでも、ナンド回路G3及びノア
回路G4の出力が２値表示で「１」及び「０」をそれぞれ
とるので、MISトランジスタM2及びM2′がともにオフに
なり、従って、出力端子T2からバッファ回路２をみたイ
ンピーダンスが高く、よって論理信号入力回路を論理回
路３から切離すことができる。
理信号入力回路の第２の実施例を述べよう。 第５図において、第４図との対応部分には同一符号を
付し詳細説明を省略する。 第５図に示す本願第３番目の発明による論理信号入力
回路の第２の実施例は、次の事項を除いて、第４図で上
述した本願第３番目の発明による論理信号入力回路の第
１の実施例と同様の構成を有する。 すなわち、バッファ回路２において、インバータIN2
を構成しているMISトランジスタM2及びM2′のゲート
が、インバータIN1から導出されている出力線W2に直接
的に接続されている第４図の場合に代え、MISトランジ
スタM2のゲートが、第１の入力端を、入力端を出力線W2
に接続しているインバータG1の出力端に接続し、第２の
入力端を、入力端を制御端Ｑに接続している他のインバ
ータG2の出力端に接続しているナンド回路G3の出力端に
接続され、MISトランジスタM2′のゲートが、第１の入
力端を上述したインバータG1の出力端に接続し、第２の
入力端を上述した制御端子Ｑに接続しているノア回路G2
の出力端に接続されている。 以上が、本願第３番目の発明による論理信号入力回路
の第２の実施例の構成である。 このような構成を有する本願第３番目の発明による論
理信号入力回路によれば、上述した事項を除いて、第４
図で上述した本願第３番目の発明による論理信号入力回
路の第１の実施例と同様の構成を有し、そして、いま、
制御端子Ｑに、制御電圧を２値表示で「０」をとって与
えていれば、インバータG2の出力、従ってナンド回路G3
の第２の入力端に対する入力が２値表示で「１」をと
り、また、ノア回路G2の第２の入力端に対する入力が
「０」をとっており、一方、出力線W2に得られる論理信
号S2′が２値表示で「１」をとるとき、インバータG1の
出力、従ってナンド回路G3及びノア回路G4の第１の入力
端に対する入力がともに「０」をとり、また、論理信号
S2′が「０」をとるとき、インバータG1の出力、従って
ナンド回路G3及びノア回路G4の第１の入力端に対する入
力がともに「１」をとるので、第４図で上述した本願第
３番目の発明による論理信号入力回路の第１の実施例の
場合と同様の作用・効果が得られる。 しかしながら、制御端子Ｑに、制御電圧を２値表示で
「１」をとって与えれば、インバータG2の出力、従って
ナンド回路G3の第２の入力端に対する入力が「１」をと
るので、論理信号S2′が２値表示で「１」をとるときで
も、また「０」をとるときでも、ナンド回路G3及びノア
回路G4の出力が２値表示で「１」及び「０」をそれぞれ
とるので、MISトランジスタM2及びM2′がともにオフに
なり、従って、出力端子T2からバッファ回路２をみたイ
ンピーダンスが高く、よって論理信号入力回路を論理回
路３から切離すことができる。
【実施例６】 次に、第６図を伴って、本願第３番目の発明による論
理信号入力回路の第３の実施例を述べよう。 第６図において、第４図との対応部分には同一符号を
付し詳細説明を省略する。 第６図に示す本願第３番目の発明による論理信号入力
回路の第３の実施例は、次の事項を除いて、第４図で上
述した本願第３番目の発明による論理信号入力回路の第
１の実施例と同様の構成を有する。 すなわち、出力端子T2が、バッファ回路２のインバー
タIN2の出力端に直接的に接続されている第４図の場合
に代え、入力端を出力線W2に接続し、対の電源端子を出
力線W2及び接地にそれぞれ接続しているｐチャンネル型
のMISトランジスタM3とｎチャンネル方のM3′とを用い
て構成されたインバータIN3の出力端に接続されている
とともに、ベースをインバータIN2の出力端に接続し、
コレクタを電源端子E2に接続しているnpn型のバイポー
ラトランジスタQ2のエミッタに接続されている。 以上が、本願第３番目の発明による論理信号入力回路
の第３の実施例の構成である。 このような構成を有する本願第３番目の発明による論
理信号入力回路の第３の実施例によれば、上述した事項
を除いて、第４図で上述した本願第３番目の発明による
論理信号入力回路の第１の実施例と同様の構成を有し、
そして、入力端子T1に与えられる論理信号S1が２値表示
で「０」をとるとき、バイポーラトランジスタQ2がオ
フ、MISトランジスタM3及びM3′がそれぞれオフ及びオ
ンであるので、出力端子T2に得られる論理信号S3が
「０」をとり、また、入力端子T1に与えられる論理信号
S1が２値表示で「１」をとるとき、バイポーラトランジ
スタQ2がオン、MISトランジスタM3及びM3′がそれぞれ
オン及びオフであるので、出力端子T2に得られる論理信
号S3が電源端子E2の電圧による２値表示の「１」で得ら
れるので、論理信号S3の２値表示の「１」が、DC−DCコ
ンバータＨの出力線W3に得られる電圧ではなく、電源端
子E2に与えられる電圧であることを除いて、第４図で上
述した本願第３番目の発明による論理信号入力回路の第
１の実施例の場合と同様の作用・効果が得られる。 しかしながら、第６図に示す本願第３番目の発明によ
る論理信号入力回路の第３の実施例の場合、上述したよ
うに論理信号S3の２値表示の「１」がDC−DCコンバータ
Ｈの出力線W3に得られる電圧ではなく、電源端子E2に与
えられる電圧であるので、論理信号S3が２値表示で
「１」をとるときの電圧を、第４図の場合に比し高くす
ることができる。
理信号入力回路の第３の実施例を述べよう。 第６図において、第４図との対応部分には同一符号を
付し詳細説明を省略する。 第６図に示す本願第３番目の発明による論理信号入力
回路の第３の実施例は、次の事項を除いて、第４図で上
述した本願第３番目の発明による論理信号入力回路の第
１の実施例と同様の構成を有する。 すなわち、出力端子T2が、バッファ回路２のインバー
タIN2の出力端に直接的に接続されている第４図の場合
に代え、入力端を出力線W2に接続し、対の電源端子を出
力線W2及び接地にそれぞれ接続しているｐチャンネル型
のMISトランジスタM3とｎチャンネル方のM3′とを用い
て構成されたインバータIN3の出力端に接続されている
とともに、ベースをインバータIN2の出力端に接続し、
コレクタを電源端子E2に接続しているnpn型のバイポー
ラトランジスタQ2のエミッタに接続されている。 以上が、本願第３番目の発明による論理信号入力回路
の第３の実施例の構成である。 このような構成を有する本願第３番目の発明による論
理信号入力回路の第３の実施例によれば、上述した事項
を除いて、第４図で上述した本願第３番目の発明による
論理信号入力回路の第１の実施例と同様の構成を有し、
そして、入力端子T1に与えられる論理信号S1が２値表示
で「０」をとるとき、バイポーラトランジスタQ2がオ
フ、MISトランジスタM3及びM3′がそれぞれオフ及びオ
ンであるので、出力端子T2に得られる論理信号S3が
「０」をとり、また、入力端子T1に与えられる論理信号
S1が２値表示で「１」をとるとき、バイポーラトランジ
スタQ2がオン、MISトランジスタM3及びM3′がそれぞれ
オン及びオフであるので、出力端子T2に得られる論理信
号S3が電源端子E2の電圧による２値表示の「１」で得ら
れるので、論理信号S3の２値表示の「１」が、DC−DCコ
ンバータＨの出力線W3に得られる電圧ではなく、電源端
子E2に与えられる電圧であることを除いて、第４図で上
述した本願第３番目の発明による論理信号入力回路の第
１の実施例の場合と同様の作用・効果が得られる。 しかしながら、第６図に示す本願第３番目の発明によ
る論理信号入力回路の第３の実施例の場合、上述したよ
うに論理信号S3の２値表示の「１」がDC−DCコンバータ
Ｈの出力線W3に得られる電圧ではなく、電源端子E2に与
えられる電圧であるので、論理信号S3が２値表示で
「１」をとるときの電圧を、第４図の場合に比し高くす
ることができる。
【実施例７】 次に、第７図を伴って、本願第４番目の発明による論
理信号入力回路の実施例を述べよう。 第７図において、第４図との対応部分には同一符号を
付し詳細説明を省略する。 第７図に示す本願第４番目の発明による論理信号入力
回路は、第１図及び第２図で上述した本願第１番目の発
明による論理信号入力回路の第１及び第２の実施例、第
３図で上述した本願第２番目の発明による論理信号入力
回路の実施例、及び第４図〜第６図で上述した本願第３
番目の発明による論理信号入力回路の第１〜第３の実施
例中、代表して、第６図で上述した本願第３番目の発明
による論理信号入力回路の第３の実施例に適用した場合
の実施例を示し、レベル変換回路１の出力線W1と接地と
の間に接続されている、ダイオードｄを用いた電圧制限
回路Ｌを有することを除いて、第６図の場合と同様の構
成を有する。 このような本願第４番目の発明による論理信号入力回
路の実施例によれば、上述した事項を除いて、第６図で
上述した本願第３番目の発明による論理信号入力回路と
同様の構成を有し、そして、電圧制限回路Ｌのダイオー
ドの数を選定しておくことによって、出力線W1に得られ
る論理信号S2が２値表示で「１」をとるときの電圧を、
電源端子E1の電圧が不必要に上昇しても、電圧制限回路
Ｌのダイオードの数に応じた電圧以下の電圧に保つこと
ができるので、第６図で上述した本願第３番目の発明に
よる論理信号入力回路の第３の実施例の場合と同様の作
用・効果が得られるとともに、電源端子E1の電圧が不必
要に上昇しても、バッファ回路２の入力端にMISトラン
ジスタM1及びM1′を損傷するような過電圧を与えるおそ
れを有しない。 なお、上述においては、本発明のわずかな実施例を述
べたに過ぎず、
理信号入力回路の実施例を述べよう。 第７図において、第４図との対応部分には同一符号を
付し詳細説明を省略する。 第７図に示す本願第４番目の発明による論理信号入力
回路は、第１図及び第２図で上述した本願第１番目の発
明による論理信号入力回路の第１及び第２の実施例、第
３図で上述した本願第２番目の発明による論理信号入力
回路の実施例、及び第４図〜第６図で上述した本願第３
番目の発明による論理信号入力回路の第１〜第３の実施
例中、代表して、第６図で上述した本願第３番目の発明
による論理信号入力回路の第３の実施例に適用した場合
の実施例を示し、レベル変換回路１の出力線W1と接地と
の間に接続されている、ダイオードｄを用いた電圧制限
回路Ｌを有することを除いて、第６図の場合と同様の構
成を有する。 このような本願第４番目の発明による論理信号入力回
路の実施例によれば、上述した事項を除いて、第６図で
上述した本願第３番目の発明による論理信号入力回路と
同様の構成を有し、そして、電圧制限回路Ｌのダイオー
ドの数を選定しておくことによって、出力線W1に得られ
る論理信号S2が２値表示で「１」をとるときの電圧を、
電源端子E1の電圧が不必要に上昇しても、電圧制限回路
Ｌのダイオードの数に応じた電圧以下の電圧に保つこと
ができるので、第６図で上述した本願第３番目の発明に
よる論理信号入力回路の第３の実施例の場合と同様の作
用・効果が得られるとともに、電源端子E1の電圧が不必
要に上昇しても、バッファ回路２の入力端にMISトラン
ジスタM1及びM1′を損傷するような過電圧を与えるおそ
れを有しない。 なお、上述においては、本発明のわずかな実施例を述
べたに過ぎず、
【実施例７】の項で上述したところから
も明らかなように、第１図〜第６図に示す構成におい
て、その出力線W1と接地との間に、第７図で上述した電
圧制限回路Ｌを接続した構成とすることもでき、その
他、本発明の精神を脱することなしに、種々の変型、変
更をなし得るであろう。
も明らかなように、第１図〜第６図に示す構成におい
て、その出力線W1と接地との間に、第７図で上述した電
圧制限回路Ｌを接続した構成とすることもでき、その
他、本発明の精神を脱することなしに、種々の変型、変
更をなし得るであろう。
第１図及び第２図は、本願第１番目の発明による論理信
号入力回路の第１及び第２の実施例をそれぞれ示す接続
図である。 第３図は、本願第２番目の発明による論理信号入力回路
の実施例を示す接続図である。 第４図、第５図及び第６図は、本願第３番目の発明によ
る論理信号入力回路の第１第２及び第３の実施例をそれ
ぞれ示す接続図である。 第７図は、第６図に示す本願第３番目の発明による論理
信号入力回路に適用された本願第４番目の発明による論
理信号入力回路の実施例を示す接続図である。 第８図、第９図及び第10図は、従来の論理信号入力回路
を示す接続図である。 １……レベル変換回路 ２……バッファ回路 ３……論理回路 ｄ……ダイオード Ｄ……電圧降下用回路 E1、E2、E2′……電源端子 G1、G2……インバータ G3……ナンド回路 G4……ノア回路 Ｈ……DC−DCコンバータIN1、IN2、IN3 Ｌ……電圧制限回路 ……インバータ M1〜M3、M1′〜M3′……MISトランジスタ T1……入力端子 T2……出力端子 Ｑ……制御端子 Q1、Q2……バイポーラトランジスタ R1、R2……抵抗 W1、W2、W3……出力線
号入力回路の第１及び第２の実施例をそれぞれ示す接続
図である。 第３図は、本願第２番目の発明による論理信号入力回路
の実施例を示す接続図である。 第４図、第５図及び第６図は、本願第３番目の発明によ
る論理信号入力回路の第１第２及び第３の実施例をそれ
ぞれ示す接続図である。 第７図は、第６図に示す本願第３番目の発明による論理
信号入力回路に適用された本願第４番目の発明による論
理信号入力回路の実施例を示す接続図である。 第８図、第９図及び第10図は、従来の論理信号入力回路
を示す接続図である。 １……レベル変換回路 ２……バッファ回路 ３……論理回路 ｄ……ダイオード Ｄ……電圧降下用回路 E1、E2、E2′……電源端子 G1、G2……インバータ G3……ナンド回路 G4……ノア回路 Ｈ……DC−DCコンバータIN1、IN2、IN3 Ｌ……電圧制限回路 ……インバータ M1〜M3、M1′〜M3′……MISトランジスタ T1……入力端子 T2……出力端子 Ｑ……制御端子 Q1、Q2……バイポーラトランジスタ R1、R2……抵抗 W1、W2、W3……出力線
Claims (4)
- 【請求項１】レベル変換されるべき論理信号を受けるレ
ベル変換用バイポーラトランジスタを有するレベル変換
回路と、 上記レベル変換回路から出力される論理信号を受ける互
に相補性を有する２つのMISトランジスタを用いて構成
されたインバータを有し、且つ上記レベル変換されるべ
き論理信号のレベル変換された論理信号を出力するバッ
ファ回路とを有する論理信号入力回路において、 上記レベル変換回路において、上記レベル変換用バイ
ポーラトランジスタがnpn型バイポーラトランジスタで
なり、上記npn型バイポーラトランジスタのベース及
びコレクタ間に第１の抵抗が接続され、上記npn型バ
イポーラトランジスタのベースが第２の抵抗を介して第
１の電源端子に接続され、上記npn型バイポーラトラ
ンジスタのエミッタから上記レベル変換されるべき論理
信号に対する入力端子が導出され、上記npn型バイポ
ーラトランジスタのコレクタから上記バッファ回路に対
する出力線が導出され、 上記バッファ回路において、上記インバータの対の電
源接続端子の一方が、上記第１の電源端子またはそれに
与えられると同じ電源電圧が与えられる第２の電源端子
に接続され、上記インバータの上記対の電源接続端子
の他方が接地に接続されていることを特徴とする論理信
号入力回路。 - 【請求項２】レベル変換されるべき論理信号を受けるレ
ベル変換用バイポーラトランジスタを有するレベル変換
回路と、 上記レベル変換回路から出力される論理信号を受ける互
に相補性を有する２つのMISトランジスタを用いて構成
されたインバータを有し、且つ上記レベル変換されるべ
き論理信号のレベル変換された論理信号を出力するバッ
ファ回路とを有する論理信号入力回路において、 上記レベル変換回路において、上記レベル変換用バイ
ポーラトランジスタがnpn型バイポーラトランジスタで
なり、上記npn型バイポーラトランジスタのベース及
びコレクタ間に第１の抵抗が接続され、上記npn型バ
イポーラトランジスタのベースが第２の抵抗とダイオー
ドを用いた電圧降下用回路との直列回路を介して第１の
電源端子に接続され、上記npn型バイポーラトランジ
スタのエミッタから上記レベル変換されるべき論理信号
に対する入力端子が導出され、上記npn型バイポーラ
トランジスタのコレクタから上記バッファ回路に対する
出力線が導出され、 上記バッファ回路において、上記インバータの対の電
源接続端子の一方が、上記第１の電源端子に与えられる
電源電圧に比し低い電源電圧が与えられる第２の電源端
子に接続され、上記インバータの上記対の電源接続端
子の他方が接地に接続されていることを特徴とする論理
信号入力回路。 - 【請求項３】レベル変換されるべき論理信号を受けるレ
ベル変換用バイポーラトランジスタを有するレベル変換
回路と、 上記レベル変換回路から出力される論理信号を受ける互
に相補性を有する２つのMISトランジスタを用いて構成
されたインバータを有し、且つ上記レベル変換されるべ
き論理信号のレベル変換された論理信号を出力するバッ
ファ回路とを有する論理信号入力回路において、 上記レベル変換回路において、上記レベル変換用バイ
ポーラトランジスタがnpn型バイポーラトランジスタで
なり、上記npn型バイポーラトランジスタのベース及
びコレクタ間に第１の抵抗が接続され、上記npn型バ
イポーラトランジスタのベースが第２の抵抗とダイオー
ドを用いた電圧降下用回路との直列回路を介して第１の
電源端子に接続され、上記npn型バイポーラトランジ
スタのエミッタから上記レベル変換されるべき論理信号
に対する入力端子が導出され、上記npn型バイポーラ
トランジスタのコレクタから上記バッファ回路に対する
出力線が導出され、 上記バッファ回路において、上記インバータの対の電
源接続端子の一方が、入力線を上記第１の電源端子に接
続しているDC−DCコンバータの出力線に接続され、上
記インバータの上記対の電源接続端子の他方が接地に接
続されていることを特徴とする論理信号入力回路。 - 【請求項４】［請求項１］、［請求項２］または［請求
項３］記載の論理信号入力回路において、 上記レベル変換回路の出力線と接地との間に、電圧制限
回路が接続されていることを特徴とする論理信号入力回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2123496A JP2843843B2 (ja) | 1990-05-14 | 1990-05-14 | 論理信号入力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2123496A JP2843843B2 (ja) | 1990-05-14 | 1990-05-14 | 論理信号入力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0420012A JPH0420012A (ja) | 1992-01-23 |
| JP2843843B2 true JP2843843B2 (ja) | 1999-01-06 |
Family
ID=14862069
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2123496A Expired - Fee Related JP2843843B2 (ja) | 1990-05-14 | 1990-05-14 | 論理信号入力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2843843B2 (ja) |
-
1990
- 1990-05-14 JP JP2123496A patent/JP2843843B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0420012A (ja) | 1992-01-23 |
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