JP5254356B2 - 電子アセンブリ製造方法 - Google Patents

電子アセンブリ製造方法 Download PDF

Info

Publication number
JP5254356B2
JP5254356B2 JP2010540700A JP2010540700A JP5254356B2 JP 5254356 B2 JP5254356 B2 JP 5254356B2 JP 2010540700 A JP2010540700 A JP 2010540700A JP 2010540700 A JP2010540700 A JP 2010540700A JP 5254356 B2 JP5254356 B2 JP 5254356B2
Authority
JP
Japan
Prior art keywords
panel
carrier
adhesive
manufacturing
electronic assembly
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2010540700A
Other languages
English (en)
Other versions
JP2011508448A5 (ja
JP2011508448A (ja
Inventor
エイチ． ライトル、ウィリアム
エス． アムライン、クレイグ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NXP USA Inc
Original Assignee
NXP USA Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NXP USA Inc filed Critical NXP USA Inc
Publication of JP2011508448A publication Critical patent/JP2011508448A/ja
Publication of JP2011508448A5 publication Critical patent/JP2011508448A5/ja
Application granted granted Critical
Publication of JP5254356B2 publication Critical patent/JP5254356B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561—Batch processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/96—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being encapsulated in a common layer, e.g. neo-wafer or pseudo-wafer, said common layer being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68318—Auxiliary support including means facilitating the separation of a device or wafer from the auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68345—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during the manufacture of self supporting substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01015—Phosphorus [P]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01021—Scandium [Sc]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01073—Tantalum [Ta]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01075—Rhenium [Re]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3011—Impedance
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H01L2924/3511—Warping
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S269/00—Work holders
    • Y10S269/903—Work holder for electrical circuit assemblages or wiring systems
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T156/00—Adhesive bonding and miscellaneous chemical manufacture
    • Y10T156/11—Methods of delaminating, per se; i.e., separating at bonding face
    • Y10T156/1111—Using solvent during delaminating [e.g., water dissolving adhesive at bonding face during delamination, etc.]
    • Y10T156/1116—Using specified organic delamination solvent
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/49126—Assembling bases
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/4913—Assembling to base an electrical component, e.g., capacitor, etc.

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
  • Laminated Bodies (AREA)
  • Adhesives Or Adhesive Processes (AREA)

Description

本発明は、一般に、集積電子アセンブリに関し、具体的には、複数の電子ダイおよび電子ダイへの相互接続を組み込んだ電子アセンブリを形成する方法に関する。
相互接続された半導体（ＳＣ）ダイおよびその他の電子部品を含むモジュラー電子アセンブリがよく利用される。このようなアセンブリはサイズが小さいが、良好な電気的特性および熱的特性を有し、様々なタイプの半導体ダイおよびその他の電子部品を組み込むことができることが重要である。このようなアセンブリは、所望の回路のすべてを単一の半導体集積回路（ＩＣ）に組み込むことが現実的でないかあるいは可能でないときに採用される。このようなアセンブリにおいて、場合によって様々な異なるタイプのＩＣおよびその他の半導体デバイスが所望の構成で内蔵されて相互接続される必要がある。スペースを節約してアセンブリの特性全体を改善するために、アセンブリ内にパッケージ化されていない半導体ダイを取り付けた後、これらを相互接続して所望の総合的な電気的機能を提供することが有用である。このようなアセンブリの総コストは、これらの製作に採用される製造方法およびバッチサイズ、すなわち、同時に製作されうるこのようなアセンブリの数の微妙な関数である。パッケージ化されない半導体ダイおよびその他のパッケージ化されない構成部品は小型かつ脆弱であるため、特にアセンブリの寸法（たとえば、面積および厚さ）を最小化せねばならない場合、パッケージ化されないダイを用いてアセンブリを製造することは一層困難になる。たとえば、携帯電話および携帯端末（ＰＤＡ）などの家電製品において、所望の機能性を提供する電子アセンブリは、デバイスの外のり寸法、特に厚さが最小になるように、可能な限り薄くかつ小さくなければならない。さらに、このようなアセンブリは多くの場合、実験室規模で容易に製作されうるが、大量および低コストに対応する製造プロセスの規模拡大は重大な課題を提起する可能性がある。したがって、回路マザーボードまたは完成品のテープに接続するための優れた熱的特性と低接続インピーダンスを有する小型の電子アセンブリを効率的に提供できる量産方法に対する要求が常に存在する。
したがって、必要に応じて、また同時に、量産に適する複数の相互接続層および複数の電子部品を使用できる電子アセンブリの改善された製造方法を提供することが望ましい。採用される製造方法および材料は、現在の製造能力および材料に適合しており、利用可能な製造手順の実質的な変更や占有面積の著しい増加などの製造コストの増加を必要としないことがさらに望ましい。アセンブリの全厚および側面積は最小化されることがさらに望ましい。本発明の他の望ましい特徴および特性は、添付図面と前述の技術分野および背景技術を併用した以後の詳細説明および添付の特許請求の範囲から明らかになるであろう。
本発明の実施形態による、電子アセンブリのアレイの製造中に仮基材として使用するのに適したセラミック担体の簡略平面図である。 本発明の実施形態による、電子アセンブリのアレイの製造中に仮基材として使用するのに適したセラミック担体の簡略断面図である。 本発明のさらなる実施形態による、電子アセンブリのアレイが図１および２の支持担体を用いてどのように製作されるかを示す各製造段階における簡略断面図である。 本発明のさらなる実施形態による、電子アセンブリのアレイが図１および２の支持担体を用いてどのように製作されるかを示す各製造段階における簡略断面図である。 本発明のさらなる実施形態による、電子アセンブリのアレイが図１および２の支持担体を用いてどのように製作されるかを示す各製造段階における簡略断面図である。 本発明のさらなる実施形態による、電子アセンブリのアレイが図１および２の支持担体を用いてどのように製作されるかを示す各製造段階における簡略断面図である。 本発明のさらなる実施形態による、電子アセンブリのアレイが図１および２の支持担体を用いてどのように製作されるかを示す各製造段階における簡略断面図である。 本発明のさらなる実施形態による、電子アセンブリのアレイが図１および２の支持担体を用いてどのように製作されるかを示す各製造段階における簡略断面図である。 本発明のさらなる実施形態による、電子アセンブリのアレイが図１および２の支持担体を用いてどのように製作されるかを示す各製造段階における簡略断面図である。 本発明のさらなる実施形態による、電子アセンブリのアレイが図１および２の支持担体を用いてどのように製作されるかを示す各製造段階における簡略断面図である。 本発明のさらなる実施形態による、電子アセンブリのアレイが図１および２の支持担体を用いてどのように製作されるかを示す各製造段階における簡略断面図である。 本発明のさらなる実施形態による、電子アセンブリのアレイが図１および２の支持担体を用いてどのように製作されるかを示す各製造段階における簡略断面図である。 図３〜１２に示された製造方法に従って製作されてから単一化される電子アセンブリがその後どのように完成品または上位電子装置のマザーボードなどの部品に取り付けられうるかを示す簡略断面図である。 図３〜１１に示されたステップに従って図１および２の仮担体に用意される電子アセンブリのアレイが本発明のさらなる実施形態に従ってどのように図１２に示される構造を提供するかを示す。 図１４のさらなる詳細を示す。
本発明は、以後、以下の図を併用して説明され、同様の参照符号は同様の要素を示す。
以下の詳細な説明は、本来、単なる例示的なものであり、本発明または本発明の用途および使用を制限することを目的とするものではない。さらに、前述の技術分野、背景、要約、または以下の詳細な説明で提示される明示的または黙示的な見解によって制約されるものではない。
説明を簡単かつ明瞭にするために、図は一般的な構成方法および製作方法を示し、周知の特徴および手法についての説明および詳細は本発明が不必要に曖昧になることを避けるために省略される場合がある。さらに、図における要素は、必ずしも一定の縮尺で描かれていない。たとえば、図の一部における要素または領域の一部の寸法は、本発明の実施形態を理解しやすくするために同じ図または他の図の他の要素または領域と比べて誇張されている場合がある。
説明および特許請求の範囲に用語「第１の」、「第２の」、「第３の」、「第４の」などがある場合、これらは類似した要素を区別するために使用されている可能性があり、必ずしも特定の順番や時系列を記述するために使用されているものではない。本明細書に記載される本発明の実施形態が、たとえば、本明細書に図示またはその他の方法で記載される順序以外の順序で使用できるように、このように使用される用語は適当な状況下で置き換え可能であることを理解されるべきである。さらに、用語「備える」、「含む」、「有する」、およびこれらの変形は、要素のリストを備えるプロセス、方法、物品、または装置が必ずしもこれらの要素に限定されないが、明示的に示されないか、あるいはこのようなプロセス、方法、物品、または装置に固有の他の要素を含んでもよいように、非排他的包含を網羅することを目的としている。説明および特許請求に範囲に、用語「左の」、「右の」、「内へ」、「外へ」、「前の」、「後ろの」、「上へ」、「下へ」、「最上の」、「最下の」、「上に」、「下に」、「上方に」、「下方に」などがある場合、これらは相対的位置を記述するために使用され、必ずしも空間における永久的な位置を記述するために使用されるものではない。本明細書に記載される本発明の実施形態は、たとえば、図示以外の向きあるいは本明細書の記載と異なる方法で使用されてもよいことを理解されるべきである。本明細書で使用される用語「結合される」は、電気的または非電気的に直接的または間接的に接続されるものと定義される。さらに、本明細書で使用される用語「ダイ」は、様々なチップ形状の電子部品を含めることを目的としており、単数および複数の両方に言及する。
小型電子アセンブリの高効率で低コストの製造は、一般に、これらのアセンブリが複数の個別アセンブリを含むパネルの形で作られ、完成後、個別アセンブリに分離（単一化）される。また、一般的に、アセンブリに含まれる比較的脆弱な電子ダイおよび他の電子部品は、製造の初期段階で所望の相対的な位置に固定された後、たとえば、誘電体によって分離された１つまたは複数のレベルの導体によって最終回路構成に電気的に相互接続されることも事実である。これらの導体−誘電絶縁体サンドイッチは、「相互接続層」と呼ばれる。電子アセンブリの複雑さによっては複数の相互接続層が必要となる可能性がある。また、マザーボードなどの上位電子装置の端子に上位電子装置の一部である完成されたアセンブリが接続されうるように、完成されたアセンブリの表面には外部電気接点が設けられなければならない。複数の電子アセンブリを含むパネルを製造する過程において、部分的に完成されたパネルおよびそのハンドリングシステムが、たとえば、約２５０℃までの高温に耐える必要のある、様々な蒸着および硬化ステップがしばしば採用される。完成されたパネルおよびアセンブリは比較的薄くなければならないので、製造中にこれらを仮担体上で支持する必要がある。初期パネルを担体に取り付けるために使用される接着剤は、その後の製造ステップ中に担体−パネルの組合せの機械的処理に確実に耐えるほど十分に強固であること、様々な処理ステップ中に起きる高温推移中に安定していること、さらに、製造サイクルの終了間近に完成されたパネルが仮担体から分離されうるように除去できることが求められる。さらに、接着剤の選択と接着剤の付着および除去プロセスがパネルとその相互接続層、電気接続パッド、はんだコーティング、封止などに悪影響を与えてはならない。したがって、支持担体の設計と、接着剤の選択と、初期パネルが担体に形成され、完成させられ、その後接着剤からパネルを除去することによってパネルが担体から分離される製造ステップとは、効率的で低コストのパネルの製造方法に至るために一連の複雑な交換を必要とする。担体設計、接着剤選択、塗布および除去、ならびに中間製造ステップの組合せが以下で説明される。
図１は本発明の実施形態に従って電子アセンブリのアレイ、たとえば、「パネル」の製造中に仮基材として使用するのに適したセラミック担体２０の簡略平面図であり、図２はその簡略断面図である。担体２０は、アルミナセラミック製であることが好都合であるが、他のセラミックスおよび他の耐熱材料が使用されてもよい。アルミナは、比較的安価な材料であるため好ましく、アルミナを通過して延びる数多くの孔２２を有するものが低コストで容易に製作されうるし、様々な熱処理、溶媒およびその他の化学物質、ならびにその後の製作ステップで採用される処理に対して実質的に不活性であり、担体２０の表面に形成されているアセンブリのアレイの差動伸縮に起因する著しい反りなしでアセンブリが形成されうる実質的に平面的な表面を提供するように十分に堅い。数多くの孔２２の重要性は、図１４〜１５に関連して説明される。厚さ２１は、典型的に約１ｍｍであるが、担体の横寸法および材料に応じてさらに厚い担体あるいはさらに薄い担体が使用されてもよい。担体２０の横寸法（たとえば、直径）Ｄは、担体２０の表面に製作されているパネルの横寸法に少なくとも等しいことが望ましい。同時に製作されうるアセンブリの数、したがって、生産性は、パネルおよび担体２０の横寸法に依存するので、パネルおよび担体は製造中に好都合かつ安全に処理されうる範囲であることが望ましい。担体２０は円形であるものとして示されており、これはプロセスにおけるその後の他の製作ステップにとって好都合であるので好ましいが本質的な特徴ではない。「直径」Ｄまたはｄへの言及は、本明細書では、非円形の主要寸法を含むことを意図するが、円形のみに限定されるものではない。他の横方向形状も使用されうるし、本発明は担体２０の横方向形状に頼るものではない。１ｍｍ厚のパネルの場合、孔２２のサイズは横寸法が約１ｍｍ〜１０ｍｍであることが望ましく、さらに好都合には約１〜５ｍｍであり、好ましくは約１〜２ｍｍであるが、さらに大きい孔やさらに小さい孔および間隔も担体２０の直径および厚さに応じて採用されうる。つまり、孔２２の横方向サイズは担体２０の厚さ２１と少なくとも同じ大きさであることが望ましい。孔２２の横方向中心間間隔は、通常、孔サイズの約２〜７倍であり、さらに好都合には孔サイズの約３〜６倍であり、好ましくは孔サイズの約５倍である。採用された試験担体において、孔サイズは１．２７ｍｍであり、中心間間隔は６．３５ｍｍ、すなわち、孔サイズの約５倍であった。角孔の場合、これは直径ｄ内のパネル面積の約４％になり、丸孔の場合、直径ｄ内のパネル面積の約３％であった。つまり、孔２２は均一に分布されており、直径ｄ内の担体面積の２〜１０％、さらに好都合には約２〜７％、好ましくは約３〜５％であることが望ましい。横寸法ｄおよび周囲長さｐの円、すなわち、外周２３は、孔２２のパターンのすぐ外側にあるのが望ましく、図３の転写接着剤２７の横方向範囲（たとえば、寸法ｄ）に対応する。孔２２は、その主要面２０−１と２０−２の間で担体２０を貫通して延びる。担体２０の主要平面または主要面２０−１または２０−２の一方または両方は研磨されるか、または実質的に平坦に粗研磨されることが望ましいが、それは必須でない。担体２０は、周囲長さｐの外側に位置する幅（Ｄ−ｄ）／２のリム（孔なし）を有する。リム幅（Ｄ−ｄ）／２は、パネル厚の約３〜１０倍、さらに好都合には約４〜８倍、好ましくはパネル厚の約５倍であることが望ましい。つまり、パーセンテージ孔面積およびリム幅は、パーセンテージ孔面積をできる限り大きくする一方で、処理中は実質的に平坦なままとなるほどの十分な剛性と、製造中は破壊することなく必要な処理に耐えるだけの強度とを備えるパネルを提供できるように選定されることが重要である。
図３〜１２は、図１２の個別電子アセンブリ５２のアレイパネル５０が本発明のさらなる実施形態に従って図１および２の支持担体２０を用いてどのように製作されるかを示す様々な製造段階４０−１〜４０−１０における簡略断面図である。一般的な製造手順は、初期アセンブリパネル（たとえば、図９のパネル３５）を接着剤で担体２０に取り付けることである。パネル３５は、まだ製造が完了されていないので「初期パネル」と呼ばれる。換言すると、パネル３５は、初期段階パネル、または、部分的に完成されたパネルである。初期、または、部分的に完成されたパネル３５は、モールド化合物によって一緒に保持された所望アセンブリの電気的機能に必要なダイを含む。初期パネル３５と担体２０の組合せは、さらに処理されて、パネルが完成されるまでにダイの中の所望の電気的相互接続と所望の電気接点とを備える。この後、完成されたパネルは、担体から分離されて個別の電気的なアセンブリに単一化される。数多くの有望な接着剤が存在するが、限られた数の接着剤のみが、接着特性、温度安定性、他の製造ステップおよび材料との不干渉、ならびに剥離要件の適切な組合せを有することが判明している。さらに、このような接着剤は多くの手法によって担体に塗布され担体から除去される可能性がある一方、以下に記載される好ましい手法は低コストの量産に適している。
図３の製造段階４０−１を参照すると、横寸法ｄおよび周囲長さｐのサンドイッチ構造４１−１を有する転写接着剤（ＴＡ）２４が提供される。ＴＡ２４は、一般に、上側プラスチックフィルム２５（一般に「トップライナー」と呼ばれる）、中央接着剤層２７、および下側プラスチックフィルム２６（一般に「ボトムライナー」と呼ばれる）を備える３層サンドイッチである。プラスチックフィルム、すなわち、ライナー２５は、上（外側に面する）面２５−１および下（内側に面する）面２５−２を有する。プラスチックフィルム、すなわち、ライナー２６は、下（外側に面する）面２６−１および上（内側に面する）面２６−２を有する。ライナー２５、２６は、片側が他の側よりも容易に剥がれるように異なる表面エネルギーの剥離剤を有する、ＰＥＴや他の標準的なライナー材料であることが望ましいが、接着剤２７に適合しかつ接着剤から除去可能に剥離するとの条件で他の材料も使用されうる。接着剤層２７は、シリコーン材料であることが好ましい。また、他の接着材料および塗布技術は、これらがその後の製造ステップ中に初期パネルが担体に固着した状態を保つために十分に強固であること、電子アセンブリのその後の製作に必要な温度に耐えうること、初期および完成されたパネル表面の構成部品および材料に損傷を与えることなく製造プロセスのその後の段階で溶解または剥がされうることを条件として採用されうる。これは、図１４〜１５に関連してさらに詳しく説明される。
接着剤層２７は、上ライナー２５の下（内側に面する）面２５−２と接する上面２７−１と、下ライナー２６の上（内側に面する）面２６−２と接する下面２７−２とを有する。トップライナー２５の内側に面する表面２５−２およびボトムライナー２６の内側に面する表面２６−２は、これらが中央接着剤層２７に除去可能に接着するようにこれらのメーカーによって処理されている。トップおよびボトムライナー２５、２６は異なる剥離力を有しており、したがって、一方のライナーは他方のライナーよりも容易に接着剤２７から離れることが望ましい。低い剥離力を有するライナーは、「容易側（ｅａｓｙ ｓｉｄｅ）」と呼ばれ、高い剥離力を有するライナーは「困難側（ｈａｒｄ ｓｉｄｅ）」と呼ばれる。ライナー２５、２６は約０．０２５〜０．０７５ｍｍ厚であることが望ましく、接着剤層２７は典型的に約０．０２５〜０．０７５ｍｍ厚であるが、さらに厚い層もさらに薄い層も採用されうる。ライナー厚は、ライナーが以下の製造段階に記載されるように容易に除去されうるとの条件で決定的に重要でない。本明細書に記載される製造プロセスを目的として、トップライナー２５は容易側であることが望ましい。米国、カリフォルニア州、Ｇｅｌ−Ｐａｋ ｏｆ Ｈａｙｗａｒｄ社が製造するＧｅｌ−Ｐａｋ Ｔｒａｎｓｆｅｒ ＡｄｈｅｓｉｖｅタイプＧＰ−ＴＡなどの市販材料は、ＴＡ２４に適している。使用の便宜上、容易側と困難側が容易に識別されうるようにＴＡ２４にはマークが付けられることが望ましい。
ここで、図４の製造段階４０−２を参照すると、トップライナー２５は取り除かれた構造４１−２となっている。このように、接着剤２７の上面２７−１は露出されている。説明の便宜上、トップライナー２５が除去されたＴＡ２４はＴＡ２４’と呼ばれる。図５の製造段階４０−３において、ＴＡ２４’は、スプリング３３によって支持される伸縮自在のアライメントピン３２の間に位置するように、好都合に治具３０に入れられる。アライメントピン３２は、寸法ｄと小さな間隔との合計で隔てられる。ボトムライナー２６の下面２６−１は、治具３０の上面３０−１に対向するように設置される。ほぼ寸法Ｄ（に加えて小さい間隔）だけ隔てられて上方に延びるリム壁、すなわち、突起３１は、横方向にピン３２の外側にある。治具３０は、ＴＡ２４’がアライメントピン３２内の定位置に入り、担体２０がリム壁、すなわち、突起３１内の定位置に入るように設計される。ＴＡ２４’および担体２０が治具３０内に有意なスロップ（ｓｌｏｐ）なしで容易に挿入されうるように十分な間隔が設けられるべきである。トップライナー２５のないＴＡ２４’は、治具３０内で上面３０−１に対向するように設置される。ボトムライナー２６の下面２６−１と治具３０の上面３０−１との間には接着剤が不要である。構造４１−３が結果的に得られたものである。ここで、図６の製造段階４０−４を参照すると、担体２０はアライメントリムまたは突起３１内の治具３０に入れられて構造４１−４を作り出す。図７の製造段階４０−５において、担体２０は、担体２０の表面２０−１が接着剤２７の表面２７−１に接して互いに固着するまでピン３２がスプリング３３に対して後退するように押し下げられる。圧力が担体２０の表面で維持される間は、構造４１−５が得られる。解放されると、スプリング３３は、ピン３２を押し上げて担体２０とＴＡ’２４の組合せを治具３０の表面３０−１から上昇させる。治具３０の使用は好都合であるが、これは必須でなくＴＡ２４’および担体２０の相対位置は他の手段によって決定されうる。標準的なピック・アンド・プレイス装置は、担体２０と結合されるとき、ＴＡ２４’の周囲長さが周囲長さｐの円または外周２３（図１参照）の上または内部にある所望のアライメントを提供しうる。
ここで、図８の製造段階４０−６を参照すると、担体２０とＴＡ２４’の組合せが反転されて接着剤２７の表面２７−１が担体２０の表面２０−１に強固に付着されるようにするためにＴＡ２４’が回転されることが望ましい。担体２０とＴＡ２４’の組合せは、この後、担体２０の表面２０−２が治具３４の表面３４−１と接して好都合に治具３４に入れられる。構造４１−６が結果的に得られたものである。治具３４は必須でなく、担体２０および部分的に完成された（「初期の」）アセンブリアレイまたはパネル３５の位置を調整する好都合な方法にすぎない（図９参照）。量産において、これは当技術分野において周知のピック・アンド・プレイス装置によって容易に達成されうる。しかし、説明の便宜上、本明細書では治具３４の使用が前提とされる。図９の製造段階４０−７において、下ライナー２６（ここでは上方を向いている）は、接着剤２７の表面２７−２が露出されるように除去される。この後、初期アレイまたはパネル３５の表面３５−１が接着剤２７の表面２７−２に接して２つの表面結合を一緒に除去可能に結合して仮構造３７を形成するように、初期アレイまたはパネル３５は治具３４に入れられる（さもなければ、担体２０に対して位置が調整される）。
図９以降において、初期アレイまたはパネル３５は、プラスチック封止（ｐｌａｓｔｉｃ ｅｎｃａｐｓｕｌａｔｉｏｎ）４３内において端部および裏面によって保持される半導体またはその他の電子ダイ３６を備えるものと仮定される。ダイ３６の電気接点３６−１は、初期アレイまたはパネル３５の表面３５−２で露出される。これは、様々な周知の方法、たとえば、電気接点３６−１が取り付けられたダイ３６を張力がかけられた粘着テープに設置し、この後、ダイ３６の裏面および端部を従来のモールド化合物でオーバーモールドしてプラスチック封止４３を形成し、さらにこの後、張力がかけられた粘着テープを除去することによって達成されうるが、これに限定されるものではない。この手順の結果は、複数のアセンブリパネルまたはアレイを構成する個別電子アセンブリ内の所望位置に対応するグループで配置された、外側に面する電気接点３６−１を有する様々なダイ３６を含む初期アレイまたはパネル３５を自己支持している。これによって、数多くの個別電子アセンブリを同時に製作することが可能になり、製造コストが削減される。垂直切断線５３は、アレイまたはパネル３５が完成後に最終的に個別電子アセンブリに分離される位置の例である。構造４１−７が結果的に得られたものである。
図１０の製造段階４０−８において、接着剤２７によって初期アレイまたはパネル３５に取り付けられる担体２０を備える複合構造３７が治具３４から取り外される。これは、治具３４と構造３７の間には接着剤がないので容易に達成される。構造４１−８が結果的に得られたものである。構造３７は、担体２０によって支持されるアレイまたはパネル３５を有する自立構造であり、したがって、組合せは、図１２の完成されたアセンブリアレイまたはパネル５０を提供するために当技術分野で周知の手段を用いてさらに処理されてもよい。図１１の製造段階４０−９において、１つまたは複数の相互接続層３８−１、３８−２などが、ダイ３６表面の電気接点３６−１に適切に接続するように表面３５−２およびダイ３６に設けられる。最外部相互接続層、たとえば、この例では層３８−２の外面３９には、アレイまたはパネル５０における個別電子アセンブリ５２に電気接続するための電気接続パッドまたは接点３９−１が好都合に設けられる。アセンブリまたは構造３７’とも呼ばれる構造４１−９が得られる。垂直線５３は、たとえば、ソーイング（ｓａｗｉｎｇ）または当技術分野で周知のその他の従来の手段によって個別電子アセンブリ５２をアセンブリアレイまたはパネル５０から分離するおおよその切断線を示す。ここで、図１２の製造段階４０−１０を参照すると、図１４および１５に関連してさらに詳しく説明されるように、担体２０は、接着剤２７を溶解することによって完成されたアセンブリパネル５０から分離される。構造４１−１０が結果的に得られ、完成された電子アセンブリアレイまたはパネル５０は、切断線５３でまだ接合されている個別電子アセンブリ５２を備える。個別電子アセンブリ５２は、単一化され、すなわち、当技術分野で周知の手段を用いて個別アセンブリ５２に分離される。ソーイングが好ましい。図１３は、前述のように製作された個別電子アセンブリ５２がその後どのように反転させて、マザーボード６０など、完成品または上位電子装置の部品に、たとえば、マザーボード６０上のソルダーボールまたはバンプ６２を用いて取り付けられうるかを示す簡略断面図である。あるいは、ソルダーボールまたはバンプは、まだアレイまたはパネル５０の形で電子アセンブリ５２上に提供されてもよい。どちらの配置も有用である。
前述したように、アレイまたはパネル５０は、接着剤２７、たとえば、シリコーンによって担体２０に固着される。自立アセンブリアレイまたはパネル５０を得るために、パネル５０および担体２０は分離されなければならない。完成されたパネル５０に至るまでの製造プロセス中に部分的に完成されたパネル３５を平坦に保つために、接着剤２７は強固な接着剤でなければならない。さもなければ、処理中に起きる様々な温度推移（たとえば、約２５０℃またはそれ以上までの）中の差動伸縮によって、破裂して離れてしまう傾向がある。様々な温度推移のさらなる結果、一般に、接着剤２７がパネル５０および担体２０により強固に固着してしまう傾向がある。したがって、これらを剥がすだけでパネル５０に過度の破損をもたらすおそれがある。そうした状況において、接着剤２７は、担体２０とパネル５０の表面２５−１を分離するためにこれらの間から溶解されなければならない。これはパネル５０、接着剤２７、および担体２０の組合せを適切な溶媒の槽に入れるだけで行なわれうるが、特に、担体２０が孔を含まない場合、溶解は一般にきわめて遅く、このようなアプローチは量産に適さない。さらに厄介な問題として、接着剤を溶解する市販の溶媒は完成されたアセンブリアレイまたはパネル５０の様々な部分を分解するおそれもあり、たとえば、様々な金属接点、はんだバンプなどを腐食するおそれがある。これは望ましくない。接着剤２７を素早く溶解し、同時にパネル５０および担体２０を分離して、パネル５０への著しい腐食などの悪影響を回避できるようにするために、特殊な溶媒槽システムおよび担体設計が必要であることが判明した。
図１４および１５は、本発明のさらなる実施形態に従って、図１２に示される自立アレイまたはパネル５０を提供し、さらに望ましくない腐食効果を回避するために、図１１の構造３７’の電子アセンブリアレイまたはパネル５０が担体２０からどのように効率的に分離されうるかを示し、さらに詳細を示す。ここで、図１４および１５を参照すると、外槽６６と環状領域または空間７４によって外槽から分離された内層６７とを備える、溶媒槽システム６５が提供される。内槽６７内には、図１１の複合構造３７’を支持するラック６８がある。構造３７’は、図１４に示されるように、接着剤２７によって担体２０に結合されたパネル５０を備える。本発明を不明瞭にすることがないように、図１４〜１５ではパネル５０の様々な内部の詳細が省略されている。図１４〜１５の例において、ラック６８は４つの複合構造３７’を保持し、これはガイド６９によって実質的に垂直に整列されて保持される。内槽６７および外槽６６は溶媒７０を含む。溶媒再循環ポンプ７１が内槽６７と外槽６６の間の環状領域または空間７４に結合されたパイプ７５を介して吸引し、溶媒が矢印７６で示されるように再循環するようにパイプ７２を介して内槽６７に排出する。従来の温度制御マンテル（ｔｅｍｐｅｒａｔｕｒｅ ｃｏｎｔｒｏｌ ｍａｎｔｅｌ）（図示せず）は、溶媒槽システム６５を所望温度に維持するために外槽６６を取り囲む。たとえば、乾燥空気または乾燥窒素の気体８２が内槽６７内の溶媒中で泡を発生して小さい泡の流れを供給し溶媒７０を撹拌するように、外槽６６を貫通して内槽６７底部のいくつかの出口まで延びるスパージャー入口８０が設けられる。はんだ、リード、またはパネル５０のその他の部分の酸化およびその後の腐食を防止するために、乾燥窒素またはその他の実質的に非反応性の気体を用いることが好ましい。溶媒７０から酸素および／または水分を排除することに加えて、スパージャーシステムは、接着剤２７の溶解を促進するために溶媒７０の機械的撹拌を行なう。溶媒ポンプ７１によって発生される圧力下で作用する溶媒７０は、内槽６７を満たし、上方に流れ、内槽６７の上部リムによって形成される堰７３から溢流して環状領域または空間７４に入り、そこからポンプ７１に戻る。溶媒７０はできる限り水分のない状態に保たれることが望ましい。したがって、溶媒７０の表面７７の上方に乾性ガスカーテン８４を備えることが望ましい。これは、乾性ガス、たとえば、乾燥空気、または乾燥窒素、またはその他の実質的に非反応性の乾性ガスを流す流入パイプ８５を設けて矢印８６で示されるように溶媒表面７７に噴出することによって好都合に達成される。
溶媒７０が接着剤２７を溶解する重要な要件は、溶媒７０がパネル５０表面の電気接点３９−１を腐食せず、相互接続槽３８の中間層絶縁膜および導体を分解せず、パネル５０のプラスチック封止４３を分解しないことである。したがって、接着剤２７の最初の選定は、これらの全要件、すなわち、接着剤２７は著しい温度推移および機械的処理に直面して必要な接着信頼性および安定性を有することと、さらに、パネル５０に悪影響を与えずに接着剤２７を後で除去しうる、パネル５０の材料に適合する接着剤２７用の非腐食性溶媒７０が存在することとを念頭において行なわれなければならない。前に述べたように、シリコーン接着剤はこの特性の組合せを有するが、他の接着剤はそうでない。接着剤２７がシリコーンであるとき、溶媒７０はスルホン酸またはホスホン酸を含有することが望ましい。これらはいずれもシリコーンを加水分解し、適切に処理されれば、パネル５０、特に電気接点３９−１の材料が著しく分解されることはない。スルホン酸が好ましい。スルホン酸の適切な形態は、米国、インデアナ州のＤｙｎａｌｏｙ Ｃｏｍｐａｎｙ ｏｆ Ｉｎｄｅａｎａｐｏｌｉｓが市販する非極性有機塩基溶媒の約１０〜３０％のドデシルベンゼンスルホン酸である。槽６７内の温度は、約２５〜６０℃の範囲、さらに好都合には約３０〜５０℃の範囲、好ましくは約４５℃に維持されることが望ましい。しかし、他の非極性ダイジェスター溶媒（ｎｏｎ−ｐｏｌａｒ ｄｉｇｅｓｔｅｒ ｓｏｌｖｅｎｔｓ）およびその他の温度範囲が採用されてもよい。電気接点３９−１の腐食またはパネル５０表面の他の露出材料の分解を最小にするために、溶媒７０は非極性であることが重要である。スルホン酸は、それ自体が水分を容易に吸収して、望ましくない有極性かつ腐食性のものとなる。したがって、溶媒７０の表面７７の上方に乾性ガスカーテン８４が設けられる。また、スパージャーガス８２は、溶媒７０による水分吸収を阻止するために乾いた状態に保たれる。
図１５は、図１４の溶媒槽システム６５内にパネル５０および担体２０を備える構造３７’を浸漬した結果を示す。担体２０における多数の孔２２によって、溶媒７０は接着剤２７が存在するパネル５０および担体２０の実質的に全域に接着剤２７を到達させることができる。スパージャーガス８２の起泡作用は、担体２０内の孔２２に溶媒が新たに供給されるようにするものである。担体２０およびパネル５０を構成する異種材料から生じる自然な応力は、接着剤２７が軟化するにつれてパネル５０にわずかな曲がりを生じせしめて担体２０からのパネル５０の剥離を促進する。パネル５０の曲率は、分かりやすいように図１５では誇張されている。接着剤２７が溶解して分離し、パネル５０が担体２０から剥離する。パネル５０が剥離した後、パネルは溶媒槽システム６５から取り出され、残存溶媒を除去するために洗浄され乾燥された後、好ましくはソーイングによって個別アセンブリ５２に単一化される（たとえば、図１２〜１３参照）。この後、電子アセンブリ５２は使用できる状態になる。
前述の製造プロセスの結果として、集積化電子アセンブリ５２は、非常に小型になるように設計されうる。相互接続層３８−１、３８−２などは一般に比較的薄いので、完成されたアセンブリ５２の厚さは、主として、部分的に完成された（初期）アセンブリアレイまたはパネル３５を製造中に担体２０に取り付けられて処理されることに耐える十分に強固にするのに必要な封止４３の厚さと組み合わせたダイの厚さによって決定される。製造段階４０−７および４０−８におけるパネルの取付けに続いて、図１４〜１５に図示される担体分離段階に先立つその後のすべての製造ステップ中に、担体２０は初期パネル３５を支持する。したがって、初期アレイまたはパネル３５は、相互接続層絶縁膜の自然蒸着（ｕｎａｉｄｅｄ ｄｅｐｏｓｉｔｉｏｎ）、ビアホールのエッチング、ビアホールの導体めっき、ならびに相互接続層３８および接点３９−１に関連するその他の金属リードを備えることに耐えるために必要であれば、それよりもはるかに薄くされうる。さらに、所望数の被覆相互接続層を設けることができるため、他のダイまたは構成部品を上部相互接続層に追加することが可能になり、これによって完成されたアセンブリの横方向占有スペース（ｌａｔｅｒａｌ ｆｏｏｔｐｒｉｎｔ）が抑制される。したがって、図３〜１２および１４〜１５に示された方法は、大量の低コスト製造に適した製造プロセスによって作られる特に小型の電子アセンブリを提供するように適合される。
第１の実施形態によると、貫通する複数の孔を有する担体を提供すること、複数の部分的に完成された電子アセンブリを備える初期パネルを提供すること、担体または初期パネルを除去可能な接着剤でコーティングすること、結合構造を形成するために接着剤によって初期パネルを担体に取り付けること、完成された電子アセンブリのパネルを提供するために結合構造を処理すること、完成された電子アセンブリのパネルを担体から分離すること、パネルを個別電子アセンブリに単一化すること、を備える電子アセンブリを製造する方法が提供される。さらなる実施形態によると、前記取り付けるステップは、接着剤が担体内の複数の孔を実質的に覆うように初期パネルを担体に取り付けることを備える。さらに別の実施形態によると、複数の孔は接着剤と接する担体表面の領域内に実質的に均一に分布される。なおさらなる実施形態によると、複数の孔は接着剤に接する担体表面の領域の約２〜１０％を備える結合領域（ｃｏｍｂｉｎｅｄ ａｒｅａ）を有する。なおさらに別の実施形態によると、担体はセラミックを備える。なおさらに別の実施形態によると、担体はアルミナを備える。別の実施形態によると、接着剤はシリコーンを備える。なお別の実施形態によると、分離するステップは溶媒中の接着剤を溶解することを備える。さらに別の実施形態によると、溶解するステップは非極性溶媒を使用することを含む。またさらに別の実施形態によると、接着剤はシリコーンを備え、溶解するステップはスルホン酸、ホスホン酸、またはこれらの組合せを備える溶媒を採用する。さらにもう一つ別の実施形態によると、溶解するステップはスルホン酸を備える溶媒を採用する。追加の実施形態によると、溶解するステップは溶解するステップ中に乾性ガスを溶媒の表面および中に噴射することをさらに備える。さらに追加の実施形態によると、コーティングおよび取り付けるステップは、接着剤によって分離された第１および第２のプラスチックライナーを有する転写接着サンドイッチを提供すること、接着剤の第１の表面を露出させるために第１のプラスチックライナーを除去すること、接着剤の第１の表面を担体に対向するように設置すること、接着剤の第２の表面を露出させるために第２のプラスチックライナーを除去すること、接着剤の第２の表面にパネルを対向するように設置することを備える。さらに追加の実施形態によると、第１の設置ステップは、接着剤の第１の表面が担体内の複数の孔を実質的に覆うように接着剤の第１の表面を担体に対向するように設置することを備える。
第２の実施形態によると、第１の横方向範囲を有し複数の不完全な電子アセンブリを備える初期パネルを提供すること、第１の横方向範囲に少なくとも等しい第２の横方向範囲を有するセラミック担体と担体の第３の横方向範囲全域に実質的に均一に分布される複数の貫通孔とを提供すること、担体の第３の横方向範囲を接着剤でコーティングすること、接着剤を用いて初期パネルを担体に取り付けること、初期パネルの製造を終了して実質的に完成された複数の電子アセンブリのパネルにすること、実質的に完成されたパネルを担体から分離するために接着剤を溶解すること、パネルの複数の電子アセンブリを個別電子アセンブリに分離すること、を備える個別電子アセンブリを製造する方法が提供される。さらなる実施形態によると、第１および第２の横方向範囲は実質的に等しく、第３の横方向範囲は第１または第２の横方向範囲よりも小さい。さらに別の実施形態によると、接着剤はシリコーンを備え、溶解するステップでは実質的に非極性溶媒が利用される。さらに別の実施形態によると、コーティングおよび取り付けるステップでは、転写接着剤が利用される。
第３の実施形態によると、第１の横方向範囲を有し各々がプラスチック母材に保持される１つまたは複数の電子ダイを備える複数の不完全な電子アセンブリを備える初期パネルを提供することであって、ダイは初期パネルの第１の表面に露出された電気的接続点を有する、提供すること、孔のない幅（Ｄ−ｄ）／２のリムが担体の外周に存在するように、第１の横方向範囲に少なくとも等しい第２の横方向範囲の直径Ｄのセラミック担体と、第の２横方向範囲よりも小さい直径ｄの第３の横方向範囲全域に実質的に均一に分布された複数の貫通孔とを提供すること、直径ｄの第３の横方向範囲を転写接着サンドイッチから得られる接着剤で実質的にコーティングすること、第３の横方向範囲が第１の横方向範囲内の実質的に中央に位置するように、初期パネルの第２の露出された表面を接着剤表面の初期パネルの第１の露出された表面に対向するように設置して結合を形成することであって、第１の表面および第１の表面の電気的接続点が露出されている、形成すること、１つまたは複数の相互接続層および外部電気接点をダイの表面の電気的接続点に結合される初期パネルの第１の露出された表面に追加して、初期パネルの製造を実質的に終了して複数の電子アセンブリの実質的に完成されたパネルとすること、実質的に完成したパネルを担体から分離するために接着剤を溶解すること、パネルの複数の電子アセンブリを個別電子アセンブリに分離すること、を備える個別電子アセンブリを製造する方法が提供される。さらなる実施形態によると、転写接着サンドイッチはシリコーン接着剤を備える。
前述の詳細説明では少なくとも１つの例示的な実施形態が提示されているが、特に、担体２０、孔２２、接着剤２７、初期パネル３５、後続の相互接続層３８、さらなるダイなどの構成部品（図示せず）の追加、電子アセンブリ５２を備えるパネル５０の外部接点３９−１およびその他の設計特性、ならびに溶媒槽システム６５の選定に関して数多くの変種が存在することを理解されたい。また、例示的な実施形態は、単なる例であり、したがって、本発明の範囲、適用性、または構成を決して制限するものではない。むしろ、前述の詳細説明は例示的な実施形態を実施するための好都合な指針を当業者に提供するであろう。添付の特許請求の範囲およびその合法的均等物に記述される本発明の範囲から逸脱することなく要素の機能および配置に様々な変更がなされうることを理解されたい。

Claims (5)

  1. 電子アセンブリを製造する方法であって、
    複数の貫通孔を有する担体を提供すること、
    複数の部分的に完成された電子アセンブリの第１のパネルを提供すること、
    前記担体の表面または前記第１のパネルを除去可能な接着剤でコーティングすること、
    前記第１のパネル、前記担体、前記第１のパネルと前記担体との間の接着剤を含む結合構造を形成するために前記第１のパネルを前記接着剤によって前記担体に取り付けること、
    前記第１のパネルを完成された電子アセンブリの第２のパネルにするために前記結合構造の前記第１のパネルを処理すること、
    前記担体及び前記第２のパネルの主面が垂直に整列した状態に保持されるように前記第２のパネル、前記接着剤、及び前記担体を槽内に配置し、
    前記第２のパネル、前記接着剤、及び前記担体を非極性溶媒に浸漬し、
    前記非極性溶媒を前記第２のパネル、前記接着剤、及び前記担体の周囲に循環させて前記接着剤を溶解することにより前記完成された電子アセンブリの前記第２のパネルを前記担体から分離すること、
    前記第２のパネルを個別電子アセンブリに単一化すること、
    を備える、電子アセンブリを製造する方法。
  2. 前記取り付けるステップは、前記接着剤が前記担体内の前記複数の孔を実質的に覆うように前記第１のパネルを前記担体に取り付けることを備える、請求項１に記載の方法。
  3. 前記複数の孔は前記接着剤に接する前記担体上の領域内に実質的に均一に分布される、請求項２に記載の方法。
  4. 前記複数の孔は前記接着剤に接する前記担体上の前記領域の約２〜約１０％を備える結合領域を有する、請求項３に記載の方法。
  5. 前記溶解するステップは該溶解するステップ中に乾性ガスを前記非極性溶媒の表面および中に噴射することをさらに備える、請求項１に記載の方法。
JP2010540700A 2007-12-27 2008-11-21 電子アセンブリ製造方法 Expired - Fee Related JP5254356B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US11/965,519 2007-12-27
US11/965,519 US7802359B2 (en) 2007-12-27 2007-12-27 Electronic assembly manufacturing method
PCT/US2008/084268 WO2009085463A1 (en) 2007-12-27 2008-11-21 Electronic assembly manufacturing method

Publications (3)

Publication Number Publication Date
JP2011508448A JP2011508448A (ja) 2011-03-10
JP2011508448A5 JP2011508448A5 (ja) 2012-01-12
JP5254356B2 true JP5254356B2 (ja) 2013-08-07

Family

ID=40796393

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2010540700A Expired - Fee Related JP5254356B2 (ja) 2007-12-27 2008-11-21 電子アセンブリ製造方法

Country Status (5)

Country Link
US (1) US7802359B2 (ja)
JP (1) JP5254356B2 (ja)
CN (1) CN101904003B (ja)
TW (1) TWI451554B (ja)
WO (1) WO2009085463A1 (ja)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8327532B2 (en) * 2009-11-23 2012-12-11 Freescale Semiconductor, Inc. Method for releasing a microelectronic assembly from a carrier substrate
CN105690974B (zh) * 2016-01-21 2019-01-18 京东方科技集团股份有限公司 柔性薄膜贴合与剥离方法、柔性基板制备方法、衬底基板
JP7112962B2 (ja) * 2016-11-28 2022-08-04 三井金属鉱業株式会社 多層配線板の製造方法
KR102493697B1 (ko) * 2016-11-28 2023-02-01 미쓰이금속광업주식회사 다층 배선판의 제조 방법
KR102288460B1 (ko) * 2017-03-10 2021-08-10 삼성전자주식회사 부품 분리 구조를 포함하는 전자 장치
KR102536590B1 (ko) * 2020-03-27 2023-05-26 주식회사 네패스라웨 반도체 패키지 제조 방법

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5292686A (en) * 1991-08-21 1994-03-08 Triquint Semiconductor, Inc. Method of forming substrate vias in a GaAs wafer
US5268065A (en) * 1992-12-21 1993-12-07 Motorola, Inc. Method for thinning a semiconductor wafer
JPH06232532A (ja) * 1993-02-04 1994-08-19 Dainippon Toryo Co Ltd プリント配線板の製造法、プリント配線板及び機器
JPH07111383A (ja) * 1993-10-13 1995-04-25 Furukawa Electric Co Ltd:The 回路基板の製造方法
JP3534347B2 (ja) * 1993-11-04 2004-06-07 日東電工株式会社 半導体素子の製造方法，ウエハ貼付用粘着シート
JPH0831792A (ja) * 1994-07-11 1996-02-02 Dainippon Screen Mfg Co Ltd 基板処理装置
US6001888A (en) * 1994-10-26 1999-12-14 Ge Bayer Siliconesgmbh & Co.Kg Activator for the depolymerization of polysiloxanes which are crosslinked, optionally contain fillers and/or are uncrosslinked
US6076585A (en) * 1998-03-02 2000-06-20 Motorola, Inc. Method of manufacturing a semiconductor device and apparatus therefor
JP2001144037A (ja) 1999-11-17 2001-05-25 Fujitsu Ltd 半導体装置の製造方法及び製造装置
DE10022419A1 (de) * 2000-05-09 2001-11-22 Henkel Ecolab Gmbh & Co Ohg Silikon-Entferner
JP2002134440A (ja) * 2000-10-27 2002-05-10 Tokuyama Corp 基板の処理方法及びそれに用いるトレー
US6544939B1 (en) * 2000-11-13 2003-04-08 Permatex, Inc. Thickened silicone dissolving agent
US6491083B2 (en) * 2001-02-06 2002-12-10 Anadigics, Inc. Wafer demount receptacle for separation of thinned wafer from mounting carrier
JP4100936B2 (ja) * 2002-03-01 2008-06-11 Ｎｅｃエレクトロニクス株式会社 半導体装置の製造方法
US6652665B1 (en) * 2002-05-31 2003-11-25 International Business Machines Corporation Method of removing silicone polymer deposits from electronic components
US6869894B2 (en) * 2002-12-20 2005-03-22 General Chemical Corporation Spin-on adhesive for temporary wafer coating and mounting to support wafer thinning and backside processing
JP3962927B2 (ja) * 2003-05-01 2007-08-22 信越化学工業株式会社 電気電子部品を保護する封止材の除去方法
JP2005191550A (ja) * 2003-12-01 2005-07-14 Tokyo Ohka Kogyo Co Ltd 基板の貼り付け方法
US7015075B2 (en) * 2004-02-09 2006-03-21 Freescale Semiconuctor, Inc. Die encapsulation using a porous carrier
US7442581B2 (en) * 2004-12-10 2008-10-28 Freescale Semiconductor, Inc. Flexible carrier and release method for high volume electronic package fabrication
US7232770B2 (en) * 2005-05-03 2007-06-19 General Chemical Performance Products Llc High temperature and chemical resistant process for wafer thinning and backside processing

Also Published As

Publication number Publication date
WO2009085463A1 (en) 2009-07-09
TW200933855A (en) 2009-08-01
US20090165293A1 (en) 2009-07-02
CN101904003B (zh) 2012-08-08
TWI451554B (zh) 2014-09-01
US7802359B2 (en) 2010-09-28
JP2011508448A (ja) 2011-03-10
CN101904003A (zh) 2010-12-01

Similar Documents

Publication Publication Date Title
JP5254356B2 (ja) 電子アセンブリ製造方法
JP5271554B2 (ja) サポートプレート
KR20180056698A (ko) 캐리어 초박형 기판
WO2020166240A1 (ja) 陽極酸化処理方法および異方導電性部材の製造方法
CN109494182B (zh) 一种用于半导体集成工艺中超薄半导体晶圆的拿持方法
WO2019013469A1 (ko) 마이크로 엘이디 디스플레이 및 그 제작 방법
CN102165581B (zh) 引线框基板的制造方法
CN102365736A (zh) 半导体元件用基板的制造方法及半导体器件
US11876071B1 (en) System-on-wafer structure and fabrication method
KR20070059993A (ko) 박리수단 및 박리장치
TW201013889A (en) Electronic component used for wiring and method for manufacturing the same
CN102486992A (zh) 一种半导体器件的制造方法
CN1747154B (zh) 晶片支持板、薄膜晶片的保持方法和半导体器件的制造方法
CN111613579B (zh) 一种ic芯片的柔性化制造方法
TW201145450A (en) Method for producing chip stacks as well as a carrier for executing the method
JPH03178152A (ja) モールドｉｃおよびその製造方法
US20070120240A1 (en) Circuit substrate and method of manufacture
US8313947B2 (en) Method for testing a contact structure
US20200043886A1 (en) Integrated Circuit Packaging Method and Integrated Packaging Circuit
US10276487B1 (en) Semiconductor device with flexible circuit for enabling non-destructive attaching and detaching of device to system board
JP2009044010A (ja) 半導体装置の製造方法
JP2005158768A (ja) 半導体装置およびその製造方法
JP2002124527A (ja) チップ状電子部品の製造方法、及びその製造に用いる疑似ウェーハの製造方法
CN217933781U (zh) 一种布线层结构
US20230093258A1 (en) Glass patch integration into an electronic device package

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20111118

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20111118

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20120227

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20121115

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20121120

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130219

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20130319

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20130417

R150 Certificate of patent or registration of utility model

Ref document number: 5254356

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20160426

Year of fee payment: 3

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

S533 Written request for registration of change of name

Free format text: JAPANESE INTERMEDIATE CODE: R313533

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees