CN217933781U - 一种布线层结构 - Google Patents

Abstract

本实用新型提供一种布线层结构，包括：依次垂直层叠的第一介质层至第N介质层；N为大于或等于2的整数；贯通第一介质层至第N介质层的通槽；位于通槽中的特征导电柱，特征导电柱包括自第一介质层中的通槽至第N介质层中的通槽延伸的一体化的特征导电本体。本实用新型避免可靠性测试失效且提高了使用寿命。

Description

一种布线层结构

技术领域

本实用新型涉及半导体技术领域，具体涉及一种布线层结构。

背景技术

在制备多层重布线层(Re-Distribution Layer,简称RDL)时，为了实现相邻的上下介电层的最短互联，通常会采用如图1所示的固化后的聚酰亚胺光刻胶(Polyimide，简称PI)包覆堆叠导电柱设计。参照图1，每一层的重布线层制备过程都包括：(1)液态聚酰亚胺涂覆或压合聚酰亚胺基光刻胶干膜、低温烘烤以去除聚酰亚胺中的溶剂、曝光、显影、高温烘烤固化(≥200℃)；(2)电镀铜工艺。根据芯片与基板间的信号和电源供应的需求来设计多层重布线层的布线设计。以3层重布线层的走线设计为例，在制备第一层布线、第二层布线和第三层布线时均需要进行高温烘烤固化过程，在制备上一层的布线过程中下一层的布线会经历从高温烘烤固化到室温的热处理过程。聚酰亚胺光刻胶的热膨胀系数(Coefficient of Thermal Expansion，简称CTE)约为60ppm/℃，而铜的CTE为17.5ppm/℃。聚酰亚胺和铜的较大热膨胀系数差值在高温烘烤固化过程中会导致热应力，从高温降到室温的过程也是热应力释放的过程，热应力会在不同材料的界面处得到释放。

参照图1，所述不同材料的界面包括：第一堆叠导电柱2a与第二堆叠导电柱2b的界面4a、第二堆叠导电柱2b与第三堆叠导电柱2c的界面4b、第一堆叠导电柱2a、第二堆叠导电柱2b、第三堆叠导电柱2c与固化聚酰亚胺1的界面5。热应力在从高温降到室温的过程中会在所述的界面处得到释放，当释放的热应力超过材料本身的模量时，材料本身会以裂纹的形式出现。参照图2，由于铜的弹性模量为119GPa，而固化聚酰亚胺的弹性模量(2GPa-3GPa)虽然远低于铜，但固化聚酰亚胺的高分子材料固有的弹性可阻挡大部分的热应力,因此热应力所致的裂纹会优先出现在界面4a附近的第一裂纹3a以及界面4b附近的第二裂纹3b，进而导致第一堆叠导电柱2a、第二堆叠导电柱2b、第三堆叠导电柱2c所在的走线的阻抗增大，且在封装产品的可靠性试验和产品的长期服役过程中，裂纹会不断扩大，最终导致封装产品的失效或降低产品的使用寿命。

因此，如何避免可靠性测试失效且提高使用寿命是急需解决的技术问题。

实用新型内容

有鉴于此，本实用新型提供了一种布线层结构，以解决现有技术中堆叠导电柱互联结构的可靠性测试失效且使用寿命较低的问题。

本实用新型提供一种布线层结构，包括：依次垂直层叠的第一介质层至第N介质层；N为大于或等于2的整数；贯通第一介质层至第N介质层的通槽；位于通槽中的特征导电柱，特征导电柱包括自第一介质层中的通槽至第N介质层中的通槽延伸的一体化的特征导电本体。

可选的，特征导电柱还包括：位于通槽的内壁表面和特征导电本体之间的特征晶核层。

可选的，特征导电柱还包括：位于特征晶核层和通槽的内壁表面之间的应力阻挡层，应力阻挡层的弹性模量大于特征导电本体的弹性模量。

可选的，应力阻挡层包括镍应力阻挡层、钨应力阻挡层、镍基化合物应力阻挡层、钨基化合物应力阻挡层或者纳米孪晶铜应力阻挡层。

可选的，应力阻挡层的厚度为500nm-5μm。

可选的，布线层结构还包括：第一走线结构至第N走线结构，任意的第n走线结构位于部分第n介质层的上表面。

可选的，第n走线结构包括：位于部分第n介质层的上表面的第n晶核层、以及位于第n晶核层上的第n走线本体。

可选的，任意的第n介质层中具有第n通孔；任意的第n通孔与所述通槽间隔设置；任意的第n走线结构部分延伸至第n通孔中。

可选的，任意的第n晶核层的部分延伸至第n通孔中；任意的第n走线本体的部分延伸至第n通孔中且位于第n晶核层上。

本实用新型提供的技术方案，具有如下有益效果：

1.本实用新型提供的布线层结构中，特征导电柱包括自第一介质层中的通槽至第N介质层中的通槽延伸的一体化的特征导电本体。所述一体化的特征导电本体的内部不存在界面，可减少在特征导电本体中的热应力释放，避免在特征导电柱中产生裂纹，从而避免芯片封装体在可靠性测试中的失效问题，也可提高芯片产品在长期服役过程中的寿命。

2.本实用新型的特征导电柱还包括位于特征晶核层和通槽的内壁表面之间的应力阻挡层，应力阻挡层的弹性模量大于特征导电本体的弹性模量。应变阻挡层能作为热应力的缓冲层，应力阻挡层能阻挡热应力，减少在特征导电本体附近产生裂纹，应力阻挡层的热应力缓冲作用也能进一步缓解在可靠性测试和产品长期服役过程中的裂纹扩张现象，从而进一步避免芯片封装体在可靠性测试中的失效问题，并且进一步提高芯片产品在长期服役过程中的寿命。

附图说明

为了更清楚地说明本实用新型具体实施方式或现有技术中的技术方案，下面将对具体实施方式或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本实用新型的一些实施方式，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1是堆叠导电柱互联结构的一种结构示意图；

图2是堆叠导电柱互联结构的另一种结构示意图；

图3是本实用新型的布线层结构的结构示意图；

图4是图3中的虚线框的一个结构示意图的放大图；

图5是图3中的虚线框的另一个结构示意图的放大图；

图6至图16为本实用新型的布线层结构在制备过程的结构示意图。

附图标记说明：

1-固化聚酰亚胺；2a-第一堆叠导电柱；2b-第二堆叠导电柱；2c-第三堆叠导电柱；3a-第一裂纹；3b-第二裂纹；4a-界面；4b-界面；5-界面；C1-载板；F1-键合胶层；F2-掩模层；M1-金属识别点；11-第一介质层；12-第二介质层；13-第三介质层；21-第一走线结构；21a-第一晶核层；21b-第一走线本体；22-第二走线结构；22a-第二晶核层；22b-第二走线本体；23-第三走线结构；23a-第三晶核层；23b-第三走线本体；24-特征导电柱；24a-特征晶核层；24b-特征导电本体；24'-特征导电柱；24a'-缓冲结构；24a-1-应力阻挡层；24a-2-特征晶核层；30-通槽；31-第四牺牲层。

具体实施方式

在制备多层重布线层时，为了实现相邻的上下介电层的最短互联，通常会采用如图1所示的固化后的聚酰亚胺光刻胶包覆堆叠导电柱设计。热应力所致的裂纹会优先出现在界面4a附近的第一裂纹3a以及界面4b附近的第二裂纹3b，原因在于：第一堆叠导电柱2a、第二堆叠导电柱2b、第三堆叠导电柱2c的材料为铜，形成第一堆叠导电柱2a之后，第一堆叠导电柱2a表面的铜原子非常容易被氧化，即便采用了去氧化铜的清洗工艺，但在完成所述清洗工艺及进行下一步涂覆光刻胶的过程中必然存在工艺滞留时间，并且即便将具有第一堆叠导电柱2a的布线层结构置放在高纯氮气存储柜中，依然有少量的氧气会与所述第一堆叠导电柱2a表面的铜原子反应生成一层氧化铜层，而氧化铜的晶体结构与第二堆叠导电柱2b中的磁控溅射铜的晶体结构不同，而这些不匹配的铜原子价键连接处也成为应力最容易集中的区域，因此界面4a为较为脆弱的界面，界面4a成为热应力释放的区域。基于类似的理由，界面4b为较为脆弱的界面，界面4b成为热应力释放的区域。热应力释放会导致界面附近的在堆叠铜柱结构产生裂纹，这些裂纹会导致堆叠铜柱结构所在的走线的阻抗增大，且在封装产品的可靠性试验和产品的长期服役过程中，裂纹会不断扩大，最终导致封装产品的失效或降低产品的使用寿命。

为了克服上述技术问题，本实用新型提供了一种布线层结构，以避免可靠性测试失效且提高了使用寿命。

下面将结合附图对本实用新型的技术方案进行清楚、完整地描述，显然，所描述的实施例是本实用新型一部分实施例，而不是全部的实施例。基于本实用新型中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本实用新型保护的范围。

在本实用新型的描述中，需要说明的是，术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本实用新型和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本实用新型的限制。此外，术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相对重要性。

在本实用新型的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，还可以是两个元件内部的连通，可以是无线连接，也可以是有线连接。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本实用新型中的具体含义。

此外，下面所描述的本实用新型不同实施方式中所涉及的技术特征只要彼此之间未构成冲突就可以相互结合。

本实施例提供一种布线层结构，包括：

依次垂直层叠的第一介质层至第N介质层；N为大于或等于2的整数；

贯通第一介质层至第N介质层的通槽；

位于通槽中的特征导电柱，特征导电柱包括自第一介质层中的通槽至第N介质层中的通槽延伸的一体化的特征导电本体。

本实施例中，所述一体化的特征导电本体的内部不存在界面，可减少在特征导电本体中的热应力释放，避免在特征导电柱中产生裂纹，从而避免芯片封装体在可靠性测试中的失效问题，也可提高芯片产品在长期服役过程中的寿命。

任意的第n介质层的材料包括聚酰亚胺。所述特征导电本体的材料包括铜。

在本实用新型的一实施例中，特征导电柱还包括：位于通槽的内壁表面和特征导电本体之间的特征晶核层。所述特征晶核层作为生长特征导电本体的种子层。

所述特征晶核层的材料包括铜。

在本实用新型的一实施例中，特征导电柱还包括：位于特征晶核层和通槽的内壁表面之间的应力阻挡层，应力阻挡层的弹性模量大于特征导电本体的弹性模量。由于应力阻挡层的弹性模量较大，因此应力阻挡层能较好的阻挡材料热失配所致的热应力，同时可阻挡热应力向特征导电本体的扩张。

需要说明的是，在其他实施例中，特征导电柱还可以不包括特征晶核层，应力阻挡层和特征导电本体接触。

在本实用新型的一实施例中，应力阻挡层包括镍应力阻挡层、钨应力阻挡层、镍基化合物应力阻挡层、钨基化合物应力阻挡层或者纳米孪晶铜应力阻挡层。

具体的，用作特征导电本体的材料的为铜，铜的弹性模量是119GPa，应力阻挡层能选择弹性模量为207GPa的镍或弹性模量为344GPa的钨。

在本实用新型的一实施例中，应力阻挡层的厚度为500nm-5μm。应力阻挡层过厚会导致特征导电柱的总电阻过大；若应力阻挡层过薄，应力阻挡层阻挡材料热失配所致的热应力较少。应力阻挡层的厚度在此范围内，能使得导电柱的总电阻相对较小且较好的阻挡材料热失配所致的热应力。

在本实用新型的一实施例中，布线层结构还包括：第一走线结构至第N走线结构，任意的第n走线结构位于部分第n介质层的上表面。

在本实用新型的一实施例中，第n走线结构包括：位于部分第n介质层的上表面的第n晶核层、以及位于第n晶核层上的第n走线本体。任意的第n晶核层作为生长第n走线本体的种子层。

在本实用新型的另一实施例中，任意的第n介质层中具有第n通孔；任意的第n通孔与所述通槽间隔设置；任意的第n走线结构部分延伸至第n通孔中。

在本实用新型的另一实施例中，任意的第n晶核层的部分延伸至第n通孔中；任意的第n走线本体的部分延伸至第n通孔中且位于第n晶核层上。

任意的第n晶核层的材料包括铜。任意的第n走线本体的材料包括铜。

需要说明的是，在其他实施例中，任意的第n走线结构还包括位于第n通孔的内壁表面与第n晶核层之间的第n应力阻挡层。任意的第n应力阻挡层的弹性模量大于第n走线本体的弹性模量。由于第n应力阻挡层的弹性模量较大，因此第n应力阻挡层能较好的阻挡材料热失配所致的热应力，同时可阻挡热应力向第n走线本体的扩张。

在本实用新型的一实施例中，任意的第n应力阻挡层包括镍应力阻挡层、钨应力阻挡层、镍基化合物应力阻挡层、钨基化合物应力阻挡层或者纳米孪晶铜应力阻挡层。

具体的，用作任意的第n走线本体的材料的为铜，铜的弹性模量是119GPa，第n应力阻挡层能选择弹性模量为207GPa的镍或弹性模量为344GPa的钨。

特征导电柱用于电连接芯片的部分引脚。特征导电柱的数量为一个或若干个。第一走线结构至第N走线结构用于与芯片的另一部分引脚电连接。

参照图3，并结合图4，在本实用新型的一实施例中，布线层结构包括：依次垂直层叠的第一介质层11、第二介质层12和第三介质层13；贯通第一介质层11、第二介质层12和第三介质层13的通槽；位于通槽中的特征导电柱24，特征导电柱24包括自第一介质层11中的通槽至第三介质层13中的通槽延伸的一体化的特征导电本体24b。第一介质层11、第二介质层12和第三介质层13的材料包括聚酰亚胺。特征导电本体24b的材料包括铜。

参照图4，在本实用新型的一个实施例中，特征导电本体24b还包括位于通槽的内壁表面和特征导电本体24b之间的特征晶核层24a。特征晶核层24a的材料包括铜。

参照图5，在本实用新型的另一个实施例中，特征导电柱24'还包括位于通槽的内壁表面和特征导电本体24b之间的缓冲结构24a'，缓冲结构24a'包括位于通槽的内壁表面和特征导电本体24b之间的应力阻挡层24a-1、以及位于应力阻挡层24a-1与特征导电本体24b之间的特征晶核层24a-2。特征晶核层24a-2的材料包括铜。

在本实用新型的一实施例中，应力阻挡层24a-1的材料为具有高弹性模量的导电材料，例如为具有高弹性模量的金属材料。应力阻挡层24a-1的弹性模量大于特征导电本体24b的弹性模量。应力阻挡层24a-1的材料包括镍、钨、镍基化合物、钨基化合物或者纳米孪晶铜。

在本实用新型的一个具体的示例中，特征导电本体24b的材料为铜，弹性模量为119GPa；应力阻挡层24a-1的材料为镍，弹性模量为207Gpa；或者，应力阻挡层24a-1的材料为钨，弹性模量为344Gpa。

在本实用新型的一实施例中，应力阻挡层24a-1的厚度为500nm-5μm。示例性的，应力阻挡层24a-1的厚度为500nm、1μm、2μm、3μm、4μm或5μm。

参照图3，在本实用新型的一实施例中，布线层结构还包括：载板C1；位于载板C1的一侧表面上的键合胶层F1；第一介质层11位于键合胶层F1背离载板C1的一侧表面上。

参照图3，在本实用新型的一实施例中，第一介质层11中具有第一通孔，第二介质层12中具有第二通孔，第三介质层13中具有第三通孔；第一通孔、第二通孔和第三通孔与前述通槽间隔设置；布线层结构还包括：第一走线结构21，第一走线结构21位于部分第一介质层11的上表面且部分延伸至第一通孔中；第二走线结构22，第二走线结构22位于部分第二介质层12的上表面且部分延伸至第二通孔中；第三走线结构23，第三走线结构23位于部分第三介质层13的上表面且部分延伸至第三通孔中。

在本实用新型的一实施例中，第一走线结构21包括位于第一通孔的内壁表面的第一晶核层、以及位于第一晶核层上的第一走线本体。第二走线结构22包括位于第二通孔的内壁表面的第二晶核层、以及位于第二晶核层上的第二走线本体。第三走线结构23包括位于第三通孔的内壁表面的第三晶核层、以及位于第三晶核层上的第三走线本体。第一晶核层、第二晶核层和第三晶核层的材料包括铜。第一走线本体、第二走线本体和第三走线本体的材料包括铜。

本实施例中关于一种布线层结构的制备方法包括：形成依次垂直层叠的第一介质层至第N介质层；N为大于或等于2的整数；在第一介质层至第N介质层中形成通槽；在通槽中形成特征导电柱，形成特征导电柱的步骤包括：形成自第一介质层中的通槽至第N介质层中的通槽延伸的一体化的特征导电本体。

在本实用新型的一实施例中，形成特征导电柱的步骤还包括：在形成特征导电本体之前，在通槽的内壁表面形成特征晶核层，形成特征晶核层的方法包括磁控溅射；在特征晶核层上形成特征导电本体；形成特征导电本体之后，特征晶核层位于通槽的内壁表面和特征导电本体之间。所述特征晶核层作为生长特征导电本体的种子层。

在本实用新型的一实施例中，形成特征导电柱的步骤还包括：在形成特征导电本体之前，在通槽的内壁表面形成应力阻挡层；在应力阻挡层的表面形成特征晶核层；在形成特征导电本体之后，特征晶核层位于应力阻挡层和特征导电本体之间。

需要说明的是，在其他实施例中，形成特征导电柱的步骤可以不包括形成特征晶核层，应力阻挡层和特征导电本体接触。

在本实用新型的一实施例中，布线层结构的制备方法还包括：形成第一走线结构至第N走线结构，任意的第n走线结构位于部分第n介质层的上表面。

在本实用新型的一实施例中，形成第n走线结构的步骤包括：在部分第n介质层的上表面上形成第n晶核层；在第n晶核层上形成第n走线本体。任意的第n晶核层作为生长第n走线本体的种子层。

在本实用新型的另一实施例中，布线层结构的制备方法还包括：在任意的第n介质层中形成第n通孔；任意的第n通孔与通槽间隔设置；任意的第n走线结构位于部分第n介质层的上表面且部分延伸至第n通孔中。

在本实用新型的另一实施例中，形成第n走线结构包括：在部分第n介质层的上表面和第n通孔的内壁表面形成第n晶核层、以及在第n晶核层上形成第n走线本体。

任意的第n晶核层的材料包括铜。任意的第n走线本体的材料包括铜。

需要说明的是，在其他实施例中，形成任意的第n走线结构的步骤还包括在第n通孔的内壁表面与第n晶核层之间形成第n应力阻挡层。任意的第n应力阻挡层的弹性模量大于第n走线本体的弹性模量。

下面参照图6至图16，详细的介绍布线层结构的制备方法。

参照图6，提供载板C1；在载板C1的一侧表面上形成键合胶层F1；在键合胶层F1背离载板C1的一侧表面上形成若干金属识别点M1。

参照图7，在键合胶层F1背离载板C1的一侧表面形成第一介质层11，所述第一介质层11包围金属识别点M1；在第一介质层11中形成第一通孔。

具体的，形成第一介质层11的步骤包括：在键合胶层F1背离载板C1的一侧表面涂覆第一初始介质膜，第一初始介质膜包围金属识别点M1；对第一初始介质膜固化以形成第一介质层11。在第一介质层11中形成第一通孔的步骤中，第一通孔与金属识别点M1横向错位。形成第一初始介质膜的材料包括光刻胶。

参照图7至图8，在部分第一介质层11的上表面形成第一走线结构21，第一走线结构21的部分延伸至第一通孔中。

具体的，参照图7，在第一介质层11的上表面、以及第一通孔的内壁表面形成第一晶核层21a；参照图8，在第一通孔中形成位于第一晶核层21a上的第一走线本体21b；清洗去除第一介质层11的部分上表面的第一晶核层21a。形成第一晶核层21a的工艺包括磁控溅射工艺。

还包括：在形成第一走线本体21b之前，在第一通孔周围的第一晶核层21a上形成第一牺牲层，所述第一牺牲层的材料包括光刻胶，第一牺牲层暴露出第一通孔中的第一晶核层21a；以第一牺牲层为电镀金属的晶核沉积的阻挡层，电镀形成第一走线本体21b；去除第一牺牲层及第一牺牲层覆盖的第一晶核层21a。

参照图9，在第一介质层11背离载板C1的一侧表面形成第二介质层12，第一介质层11包围第一走线结构21；在第二介质层12中形成第二通孔。

具体的，形成第二介质层12的步骤包括：在第一介质层11背离载板C1的一侧表面涂覆第二初始介质膜；对第二初始介质膜固化以形成第二介质层12。在第二介质层12中形成第二通孔的步骤中，第二通孔与金属识别点M1横向错位。第二初始介质膜的材料包括光刻胶。

参照图9至图10，在部分第二介质层12的上表面形成第二走线结构22，第二走线结构22的部分延伸至第二通孔中。

具体的，参照图9，在第二介质层12的上表面、以及第二通孔的内壁表面形成第二晶核层22a；参照图10，在第二通孔中形成位于第二晶核层22a上的第二走线本体22b；清洗去除第二介质层12的部分上表面的第二晶核层22a。形成第二晶核层22a的工艺包括磁控溅射工艺。

还包括：在形成第二走线本体22b之前，在第二通孔周围的第二晶核层22a上形成第二牺牲层，所述第二牺牲层的材料包括光刻胶，第二牺牲层暴露出第二通孔中的第二晶核层22a；以第二牺牲层为电镀金属的晶核沉积的阻挡层，电镀形成第二走线本体22b；去除第二牺牲层及第二牺牲层覆盖的第二晶核层22a。

参照图11，在第二介质层12背离第一介质层11的一侧表面形成第三介质层13，第三介质层13包围第二走线结构22；在第三介质层13中形成第三通孔。

具体的，形成第三介质层13的步骤包括：在第二介质层12背离第一介质层11的一侧表面涂覆第三初始介质膜；对第三初始介质膜固化以形成第三介质层13。在第三介质层13中形成第三通孔的步骤中，第三通孔与金属识别点M1横向错位。第三初始介质膜的材料包括光刻胶。

参照图11至图12，在部分第三介质层13的上表面形成第三走线结构23，第三走线结构23的部分延伸至第三通孔中。

具体的，参照图11，在第三介质层13的上表面、以及第三通孔的内壁表面形成第三晶核层23a；参照图12，在第三通孔中形成位于第三晶核层23a上的第三走线本体23b；清洗去除第三介质层13的部分上表面的第三晶核层23a。形成第三晶核层23a的工艺包括磁控溅射工艺。

还包括：在形成第三走线本体23b之前，在第三通孔周围的第三晶核层23a上形成第三牺牲层，所述第三牺牲层的材料包括光刻胶，第三牺牲层暴露出第三通孔中的第三晶核层23a；以第三牺牲层为电镀金属的晶核沉积的阻挡层，电镀形成第三走线本体23b；去除第三牺牲层及第三牺牲层覆盖的第三晶核层23a。

参照图13，在第三介质层13背离第二介质层12的一侧表面形成掩模层F2，掩模层F2包围第三走线结构23；在掩模层F2、第三介质层13、第二介质层12和第一介质层11中形成通槽30。

具体的，参照图13，在形成掩模层F2的步骤包括：在第三介质层13背离第二介质层12的一侧表面贴敷或涂敷制备掩模层F2，掩模层F2为胶膜。在掩模层F2中形成通槽30的步骤包括：根据金属识别点M1来定位刻蚀的位置；刻蚀去除部分掩模层F2、部分第三介质层13、部分第二介质层12和部分第一介质层11；之后，去除金属识别点M1，形成通槽30。刻蚀去除部分掩模层F2、部分第三介质层13、部分第二介质层12和部分第一介质层11的方法包括等离子体刻蚀。

参照图14至图16，在通槽30中形成特征导电柱24，所述特征导电柱24包括自第一介质层11、第二介质层12和第三介质层13中的通槽30延伸的一体化的特征导电本体24b。

具体的，参照图14，在掩模层F2的上表面、以及通槽30的内壁表面形成特征晶核层24a；参照图15，在通槽30周围的特征晶核层24a上形成第四牺牲层31，第四牺牲层31具有开口，且开口与通槽30贯通；第四牺牲层31的开口的宽度大于或等于通槽30的宽度，第四牺牲层31中的开口的宽度为在垂直于通槽30的深度方向上的尺寸，通槽30的宽度为在垂直于通槽30的深度方向上的尺寸；参照图16，在第四牺牲层31的开口以及通槽30中形成特征导电本体24b；之后，去除第四牺牲层31以及第四牺牲层31覆盖的特征晶核层24a；之后，去除掩模层F2；研磨去除部分特征导电柱24，使得特征导电柱24的上表面与第三走线结构23的上表面齐平。

特征晶核层24a的形成工艺包括磁控溅射工艺。形成特征导电本体24b的工艺包括电镀工艺。

在本实用新型的另一实施例中，在掩模层F2的上表面、以及通槽30的内壁表面形成缓冲结构24a'；形成缓冲结构24a'的步骤包括：在掩模层F2的上表面、以及通槽30的内壁表面形成应力阻挡层24a-1；在应力阻挡层24a-1上形成特征晶核层24a-2；在通槽30周围的特征晶核层24a-2上形成第四牺牲层，第四牺牲层具有开口，且开口与通槽30贯通；第四牺牲层的开口的宽度大于或等于通槽30的宽度；在第四牺牲层的开口以及通槽30中形成特征导电本体24b；之后，去除第四牺牲层以及第四牺牲层覆盖的缓冲结构24a'；之后去除掩模层F2；研磨去除部分特征导电柱24'，使得特征导电柱24'的上表面与第三走线结构23的上表面齐平。

显然，上述实施例仅仅是为清楚地说明所作的举例，而并非对实施方式的限定。对于所属领域的普通技术人员来说，在上述说明的基础上还可以做出其它不同形式的变化或变动。这里无需也无法对所有的实施方式予以穷举。而由此所引伸出的显而易见的变化或变动仍处于本实用新型创造的保护范围之中。

Claims (8)

1.一种布线层结构，其特征在于，包括：

依次垂直层叠的第一介质层至第N介质层；N为大于或等于2的整数；

贯通所述第一介质层至第N介质层的通槽；

位于所述通槽中的特征导电柱，所述特征导电柱包括自第一介质层中的通槽至第N介质层中的通槽延伸的一体化的特征导电本体。

2.根据权利要求1所述的布线层结构，其特征在于，所述特征导电柱还包括：位于所述通槽的内壁表面和所述导电本体之间的特征晶核层。

3.根据权利要求2所述的布线层结构，其特征在于，所述特征导电柱还包括：位于所述特征晶核层和所述通槽的内壁表面之间的应力阻挡层，所述应力阻挡层的弹性模量大于所述特征导电本体的弹性模量。

4.根据权利要求3所述的布线层结构，其特征在于，所述应力阻挡层包括镍应力阻挡层、钨应力阻挡层、镍基化合物应力阻挡层、钨基化合物应力阻挡层或者纳米孪晶铜应力阻挡层。

5.根据权利要求3所述的布线层结构，其特征在于，所述应力阻挡层的厚度为500nm-5μm。

6.根据权利要求1-5中任一项所述的布线层结构，其特征在于，所述布线层结构还包括：第一走线结构至第N走线结构，任意的第n走线结构位于部分第n介质层的上表面。

7.根据权利要求6所述的布线层结构，其特征在于，第n走线结构包括：位于部分第n介质层的上表面的第n晶核层、以及位于第n晶核层上的第n走线本体。

8.根据权利要求6所述的布线层结构，其特征在于，任意的第n介质层中具有第n通孔；任意的第n通孔与所述通槽间隔设置；

任意的第n走线结构部分延伸至第n通孔中。

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