JP5948631B2 - チップのカプセル化を行う間にチップの支持部により再構成ウェーハを形成する方法 - Google Patents

チップのカプセル化を行う間にチップの支持部により再構成ウェーハを形成する方法 Download PDF

Info

Publication number
JP5948631B2
JP5948631B2 JP2014509684A JP2014509684A JP5948631B2 JP 5948631 B2 JP5948631 B2 JP 5948631B2 JP 2014509684 A JP2014509684 A JP 2014509684A JP 2014509684 A JP2014509684 A JP 2014509684A JP 5948631 B2 JP5948631 B2 JP 5948631B2
Authority
JP
Japan
Prior art keywords
chip
layer
electrode
support
rdl
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2014509684A
Other languages
English (en)
Other versions
JP2014517515A (ja
Inventor
ヴァル、クリスチャン
Original Assignee
スリーディー プラス
スリーディー プラス
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by スリーディー プラス, スリーディー プラス filed Critical スリーディー プラス
Publication of JP2014517515A publication Critical patent/JP2014517515A/ja
Application granted granted Critical
Publication of JP5948631B2 publication Critical patent/JP5948631B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/224—Housing; Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/96—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being encapsulated in a common layer, e.g. neo-wafer or pseudo-wafer, said common layer being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/22—Secondary treatment of printed circuits
    • H05K3/28—Applying non-metallic protective coatings
    • H05K3/284—Applying non-metallic protective coatings for encapsulating mounted components
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B05—SPRAYING OR ATOMISING IN GENERAL; APPLYING FLUENT MATERIALS TO SURFACES, IN GENERAL
    • B05D—PROCESSES FOR APPLYING FLUENT MATERIALS TO SURFACES, IN GENERAL
    • B05D1/00—Processes for applying liquids or other fluent materials
    • B05D1/02—Processes for applying liquids or other fluent materials performed by spraying
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B05—SPRAYING OR ATOMISING IN GENERAL; APPLYING FLUENT MATERIALS TO SURFACES, IN GENERAL
    • B05D—PROCESSES FOR APPLYING FLUENT MATERIALS TO SURFACES, IN GENERAL
    • B05D5/00—Processes for applying liquids or other fluent materials to surfaces to obtain special surface effects, finishes or structures
    • B05D5/10—Processes for applying liquids or other fluent materials to surfaces to obtain special surface effects, finishes or structures to obtain an adhesive surface
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C14/00—Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material
    • C23C14/06—Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material characterised by the coating material
    • C23C14/08—Oxides
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/01—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes on temporary substrates, e.g. substrates subsequently removed by etching
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/22—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of inorganic material, other than metallic material
    • C23C16/30—Deposition of compounds, mixtures or solid solutions, e.g. borides, carbides, nitrides
    • C23C16/40—Oxides
    • C23C16/401—Oxides containing silicon
    • C23C16/402—Silicon dioxide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68368—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used in a transfer process involving at least two transfer steps, i.e. including an intermediate handle substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/24221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/24225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/24227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the HDI interconnect not connecting to the same level of the item at which the semiconductor or solid-state body is mounted, e.g. the semiconductor or solid-state body being mounted in a cavity or on a protrusion of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73267—Layer and HDI connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01058—Cerium [Ce]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01061—Promethium [Pm]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/146—Mixed devices
    • H01L2924/1461—MEMS
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1515—Shape
    • H01L2924/15153—Shape the die mounting substrate comprising a recess for hosting the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/11—Printed elements for providing electric connections to or between printed circuits
    • H05K1/115—Via connections; Lands around holes or via connections
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H05K1/181—Printed circuits structurally associated with non-printed electric components associated with surface mounted components

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Container, Conveyance, Adherence, Positioning, Of Wafer (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Wire Bonding (AREA)
  • Semiconductor Integrated Circuits (AREA)

Description

本発明の分野は、樹脂にカプセル化された、一般に予め試験済みのチップを含む再構成ウェーハの形成に関する。
再構成ウェーハを形成するために最も一般的に実装された解決策は第１に、複数のチップが形成された複数のウェーハをスライスして、あるウェーハから第１の種類の互いに同一なチップが得られ、別のウェーハから別の種類のチップが得られるように、個別のチップを得ることなどを含む。チップという用語は、ベアチップまたは受動素子（コンデンサ、抵抗、トランスフォーマまたはインダクタなど）などの能動電子素子、またはＭＥＭＳ（「微小電気機械システム（Ｍｉｃｒｏ Ｅｌｅｃｔｒｏ Ｍｅｃｈａｎｉｃａｌ Ｓｙｓｔｅｍ）」の略語）を指す。一般に、これらのチップは試験された後で選択され、多くの場合「良品保証ダイ（Ｋｎｏｗｎ Ｇｏｏｄ Ｄｉｅ）」と称される。
試験された様々な形のチップ１は、能動面または前面と称する面に接続パッド１４が設けられており、次いで互いにほぼ類似のチップのパターンを形成すべく例えば「ピックアンドプレース」機械によりピックアップされて図２ａに示すような接着支持部１３の前面に配置される。チップパターンという用語は、電子素子の形成を意図された各種チップのグループを指す。
この接着支持部１３は典型的には、自身が剛性支持部に固着された粘着スキンである。次に、チップは結合のためにエポキシ型のポリマー樹脂１２内にカプセル化される。
着性支持部１３および粘着スキンを除去した後で、再配線層すなわちＲＤＬ（「ＲｅＤｉｓｔｒｉｂｕｔｉｏｎ Ｌａｙｅｒ」の略語）が、任意選択で複数の段階で、前面に形成される。当該ＲＤＬ層は、例えばＴｉＷ／ＣｕまたはＴｉＰｄ／Ａｕで作られたトラックを含んでいて、図３、４および５に示すように、浸漬または遠心分離により接着支持部の代わりに蒸着された誘電層１１の上に形成される。このように再構成され欠陥チップを含まないウェーハは次いでスライスされて、プラスチックマイクロパッケージが得られる。これはまた、他の再構成ウェーハに積層されて、各種の公知な方法により電気的にこれらのウェーハに接続することができ、その後当該積層がスライスされて３次元または３Ｄ電気モジュールが得られる。
チップのカプセル化は、
− チップ間空間を埋めるべく接着支持部に固着したチップの周囲および任意選択でチップ上に（所謂圧縮鋳造または成型により）樹脂を蒸着させるステップと、
− 樹脂をポリマー化して硬化させることによりチップが固定された剛性且つ扱い易い基板を形成し、次いで粘着性の基板を除去可能にするステップとを含んでいる。
上記の明らかな短所は、樹脂を蒸着する間および／またはポリマー化する間におけるチップの位置ずれであり、これによりチップのパッドが再配線層（ＲＤＬ層）のトラックと一致しなくなる。図１に示す予定位置とのチップの微細な位置ずれの原因は、
− 接着支持部上でのチップの配置の不正確さが、高速動作する最新の「ピックアンドプレース」機器では５μｍ程度であり、
− 矢印Ｃで示す、１００ｐｐｍ／°Ｃ近辺での接着支持部の膨張率が可逆的ではあるが極めて高く、
− 矢印Ａで示す、ポリマー化を行う間における樹脂の不可逆的な収縮が数１０００ｐｐｍ／°Ｃ程度であり、
− 矢印Ｂで示す、ポリマー化後の樹脂の可逆的膨張が約１６〜１７ｐｐｍ／°Ｃであるためである。
この結果、典型的には数μｍ〜数十μｍである等方性且つ予見不可能な微細な位置ずれが生じ、これは恐らく成型後に必要とされる典型的には１０μｍ程度である（ＲＤＬ層に対する）配置許容範囲を上回る。
解決策としては、これらの微細な位置ずれ予め調査および記録し、次いでチップを接着支持部に重ね合わせた際にチップの位置決めを行う間、それらの微細な位置ずれを予想することを含む。この技術の限界の一つは、特に全く同一のパターンの様々な種類のチップの微細な位置ずれの全てを予見することはできないという事実から生じる。
別の既存の解決策は、接着支持部の上に寸法が約１〜１．５ｍｍよりも大きいチップの矩形メッシュセルを有する銅製格子を置き、次いでチップを、格子の縦横に交差するバーの間に配置された空腔内の支持部の上に重ね合わせることを含む。この格子をチップが配置されたテンプレートとして用いて、チップを囲む樹脂の量を制限することができ、従ってポリマー化後の収縮を局所的に制限することが可能になる。この方法ではチップの拡張、従って位置ずれの抑制が可能になるが、同様に移動する粘着スキンの問題を解決しないため、その除去は可能にならない。全ての場合において、再配線層を形成可能にするマスクは修正される。最初の３〜４個のウェーハが形成された後、チップのドリフトの測定が実行されてマスクが相応に修正される。その後は、ドリフトは常に同一且つ再生可能でなければならない。これにより更に以下の短所が生じる。
− 格子は、樹脂内で鋳造されたならば除去できないため、必然的に最終パッケージ内に残り、
− このため、格子が占める主要な空間を考慮すればウェーハ上のチップの数が制限され、
− このため、格子のバーを除去するために２回のスライシングが必要となり、
− マスク、従って再配線層の導電トラックの位置の修正により、構築に際して厳密に一定の間隔を要する再構成ウェーハの後続スタッキングが妨げられる恐れがある。
また、「ピックアンドプレース」機械上での配置間隔を修正することにより、粘着スキンに重ね合わせる際のチップおよびＲＤＬに使用するマスクの位置を１回且つ同時に修正することが知られている。最も重大な場合において、１チップ毎の照射が実行されるが、これは極めて高価であり、且つ積層ステップ用の間隔を保証することができなくなる。
本願出願人は、特許出願第ＷＯ２０１０／１０２９９６号パンフレットに解決策を記述している。これは、成型ステップに続いてポリマー化を行う前に、後者を固定され且つ修正不可能な「位置」に固定すべくチップの周囲ではなくチップ上の格子を使用することに基づいている。例えば銅製の仮設グリッドが、周囲温度でチップの後面全体に固着している。周囲温度で、または所謂ＵＶ接着剤の場合は紫外線下でポリマー化を行った後、鋳造およびポリマー化をチップの位置ずれ無しに実行することができる。銅製の格子はその後化学的に分解されるか、または再構成ウェーハの後面全体が機械的に研磨される。この技術の唯一の短所は、仮設格子を固着および破壊する追加的なステップが必要であるという事実に起因する。
本発明の目的は、格子を固着および破壊するこれらのステップに依ることなく、樹脂内へのカプセル化を行う間におけるチップの位置ずれの上記短所を軽減することである。
本発明によれば、電気絶縁鉱物材料の周囲温度での蒸着により、「ピックアンドプレース」配置ステップの後でチップを保持することができる。当該蒸着は、再構成ウェーハの形成処理全体を通じて残すことも、あるいは一部を化学的に溶解することもできる。
この所謂「大気圧プラズマ蒸着」技術にはいくつかの利点がある。これは、（大気圧での）および低温（周囲）での化学蒸着の非真空技術である。更に、使用するプラズマにより蒸着前に表面を「洗浄」できるため、粘着性に優れている。
より正確には、本発明の主題は、前面と称するチップの面に接続パッドが設けられたチップを含む再構成ウェーハを集合的に形成する方法であって、
Ａ）チップを初期接着支持部の上に、当該支持部に前面を向けて配置するステップを含み、
以下のステップ、すなわち
Ｂ）初期支持部およびチップの上に電気絶縁層を大気圧および周囲温度で蒸着するステップと、
Ｃ）鉱物層で覆われたチップを仮設接着支持部の上に、チップの後面が当該仮設接着支持部の方を向く状態で転写するステップと、
Ｄ）初期接着支持部を除去するステップと、
Ｅ）チップを「チャック」型支持部の上に、チップの前面が当該支持部の方を向く状態で重ね合わせるステップと、
Ｆ）仮設接着支持部を除去するステップと、
Ｇ）「チャック」型支持部の上に樹脂を蒸着してチップをカプセル化し、次いで樹脂をポリマー化するステップと、
Ｈ）「チャック」型支持部を除去するステップと、
Ｉ）ＲＤＬ層能動面側を形成するステップを順に含んでいることを特徴とする。
電気絶縁層は、チップを保持する機械的役割を有している。
任意選択で、接着支持部に絶縁層を蒸着するステップＢ）は更に、電気絶縁層と接触する第１の導電層を大気圧および周囲温度で蒸着して、コンデンサの第一電極を形成するステップを含み、
ＲＤＬステップは予め以下の工程、すなわち
− チップの能動面のみと接触する絶縁層、および第１電極の反対側のチップの能動面から離れた第２導電層を、当該第２層がコンデンサの第２電極を形成するように蒸着するステップと、
− 第１電極をチップの第１電源パッドに、および第２電極をチップの別の電源パッドに接続すべく導電トラックを形成するステップとを含んでいる。
「ＲＤＬ」電極はいくつかの電極に分割して、各部分が絶縁体の穿設されたビアによりチップの別の電源パッドに接続するようにできる。
本発明の他の特徴および利点は、非限定的な実施例および添付の図面に関する以下の詳細説明を精査することにより明らかになろう。
上述のように、チップがカプセル化される間に被る微細な位置ずれを模式的に示す。 電気絶縁層をウェーハ上に蒸着し（図２ｂ）、およびチップをカプセル化する（図２ｃ）本発明による主要ステップを模式的に示す。 本発明による、２個の鉱物層の連続的な蒸着に基づく、典型的なコンデンサの形成モードを断面（図３ａ）で、および下側（図３ｂ）から示し、但し下側の図はＲＤＬ絶縁層無しで示す。
各図面を通じて、同一要素には同一参照符号が付与されている。
「ピックアンドプレース」配置ステップ後のチップの保持は、電気絶縁鉱物材料の大気圧および周囲温度での１回（または複数）の蒸着により得られ、当該蒸着は、以下で分かるように形成処理全体を通じて残すことも、あるいは一部を化学的に溶解することもできる。
本方法の主要なステップを図２と合わせて示す。
従来方式では、チップ１は、「粘着スキン」を含む接着支持部１３に重ね合わされて配置され、前面が当該接着支持部（図２ａ）に存在する接続パッド１４（能動面とも称する）を含んでいる。
本発明によれば、数ミクロン（１μｍ〜１０μｍ）の電気絶縁層２が、再構成ウェーハの全体に、すなわちチップ１および支持部１３の上に、周囲温度および大気圧（図２ｂ）で蒸着される。
第１の形成モードによれば、例えばＳｉＯ２の層のような、単一の電気絶縁層２が蒸着される。これは、以下の利点をもたらす。すなわち、
− 当該層２は残り、従ってシリコンチップとのより良好な機械的連続性が得られ、
− 一般に銅製の「ＲＤＬ」再配線層の相互接続導電トラックは、約４．５〜５のＲＤＬレベルを得ることが可能なポリマーと比較してシリカの誘電率が約３．８であるため、（誘電体に用いる）ポリマー材への蒸着の場合よりも良好な電気的特性を有し、
− 更に、熱的に結合を切り離す必要がある積層チップの場合、シリカなど、同様に断熱材料の数ミクロンの層により２個の重ね合わされたチップ間での熱交換を減少させることが可能になる。
チップ１がこのように当該層２により所定の位置に保持された状態で、成型に続いて樹脂１２のポリマー化ステップが生起できる（図２ｃ）。樹脂を圧縮鋳造または成型する標準的な方法が用いられる。次いで接着支持部１３が分離される。
樹脂１２のポリマー化温度が、一般にそれらの熱機械的挙動を決定することが知られている。従って、エポキシ型の樹脂をポリマー化する温度が高いほど（例えば１４０°Ｃよりも２２０°Ｃ）、そのガラス転移温度（Ｔｇ）が高くなる。さて、鉱物層はこれらのより高い温度に耐えられるが、これは接着支持部のような有機層ではそうではない。この接着支持部は従って、これらの高温に耐えられる従来の非接着支持部（「キャリア」）で代替され、典型的には穴が穿設された鋼鉄ウエハ支持部（または「ウェーハチャック」）が用いられる。以下のように処理が進む。チップの後面を仮設接着支持部の上に転写することにより、能動面の初期接着支持部の除去、従って再構成ウェーハ周辺の真空を「チャック」型の支持部の上に（能動面が「チャック」の方を向く）再確立することが可能になる。仮設接着支持部を除去した後で、高温で樹脂を鋳造し、次いでポリマー化することが可能である。次いで「チャック」型支持部を除去する。
本方法は、所謂ＲＤＬ層の形成へと続く。
別の形成モードによれば、連続的に蒸着された２個の鉱物層を結合することにより、特にチップの所定位置への保持を強化することが可能になる。例えば電気絶縁層２と銅製導電層３のこの順序での重なりは、これら二つを蒸着させることにより、コンデンサの形成を更に可能にする。実際、高速回路（マイクロプロセッサ、メモリなど）に関する主な問題が、これらの回路への電力供給の遅延につながる導電トラックのインダクタンスを最小化すべくエネルギーの分配を需要側（この例ではチップ）のなるべく近くで行うことが知られている。
電気絶縁層および導電層の連続的な蒸着により、各チップの外周面全体（または後者の一部：コンデンサはチップの４面を囲むのが好適であるが、１、２または３面だけを囲んでいてもよい）を利用して、図３に示すように１個以上のコンデンサを形成すべく所謂ＲＤＬ相互接続用の支持部として機能することが可能になる。コンデンサはチップの４面を囲むのが好適であるが、１、２または３面だけを囲んでいてもよい。
上述の形成モードによれば、電気絶縁層２の後面側の大気プラズマ蒸着ステップの後で、当該層２（後面側）の上に導電層３の第２の大気プラズマ蒸着を行えば、当該コンデンサの第１電極３を構成することが可能になる。樹脂を成型してポリマー化するステップの後、且つ最初に考察したＲＤＬを形成する前に、導電層４をウェーハの能動面側に、但しチップの能動面から離れた箇所に蒸着することで、第１電極の反対側に第２電極４を形成し、同図に見られるようにＲＤＬ絶縁体と称する電気絶縁層１１がチップの能動面と接触するように蒸着されている。導電部４と電気絶縁第１１部の異成分層がこのようにして得られる。
コンデンサの２個の電極３と４を接続すべく、穴または「ビア」がＲＤＬ絶縁体１１に、一方ではチップの電源（この例では、チップの電源パッド１４を含む）の、他方ではコンデンサの外部電源のなるべく近くに形成されている。
第２電極４は第１導電トラック６に接続されていて、ＲＤＬ絶縁体の上に形成された当該トラックは、チップの電源に対応するチップのパッド１４に第１ビア８により結合されている。図３ｂに見られるように、当該第２電極は、３Ｄモジュールの横方向相互接続（スタックの寸法に応じた）を想定してスライス線５０までトラックの形状で延在している。あるいは、スライス線までトラックがＲＤＬ絶縁体の上に形成されている。第２電極４およびＲＤＬ絶縁体１１を含む異成分層に別の電気絶縁層が蒸着されている場合、当該第２電極４は、図４に示すように、当該他層を通過する第２ビア５により、第１導電トラック６に接続されていて、第１ビア８もまた当該他層を通過する。
第３ビア７により、導電層３により形成された第１電極３を、第４ビア１０を連結する第２導電トラック９により接続することが可能になり、当該トラックはチップ１の第２電源パッド１４に結合されている。当該第１電極は、３Ｄモジュールの横方向相互接続（スタックの寸法に応じた）を想定して別のスライス線５０までトラックの形状で延在している。あるいは、スライス線までトラックがＲＤＬ絶縁体の上に形成されている。
ＲＤＬ絶縁体と称する電気絶縁層１１がウェーハ能動面側の表面全体に蒸着され、次いで、一方ではチップの電源パッド１４、他方では外部電源との２個の電極３、４の相互接続が形成される。第１電極３はビア１５により、自身がビア２２により電源パッド１４に連結された導電トラック１６に連結される。当該電極３は、３Ｄモジュールの横方向相互接続（スタックの寸法に応じた）を想定して将来のスライス経路５０までトラック２３の形状で延在している。あるいは、スライス線までトラックがＲＤＬ絶縁体の上に形成されている。同様に、第２電極４は別のビア２０により、自身がビア１９により別の電源パッド１４に連結された別の導電トラック２１に連結されている。当該電極４もまた、３Ｄモジュールの横方向相互接続（スタックの寸法に応じた）を想定して別の将来のスライス経路５０までトラック２４の形状で延在している。あるいは、スライス線までトラックがＲＤＬ絶縁体の上に形成されている。これらのビアは、任意選択で複数の層１１、１７として蒸着されたＲＤＬ絶縁体１１を通過する。
トラック２１、１６を覆うようにＲＤＬ絶縁層１８が能動面側に蒸着され得る。
複数の電圧が必要とされる場合、コンデンサの電極を２、３または「ｎ個」の部分に分割して、この目的のために想定されたチップの他の電源パッドに他のビアにより接続されたコンデンサをなるべく多く形成することができる。
コンデンサの電極３、４が、チップの電源、および将来の外部電源にこのように接続されているため、最初に想定したＲＤＬの形成を実行することができ、その第１のまたは唯一の段階が導電トラック６および９、または１６および２１のレベルで形成されている。

Claims (4)

  1. 前面と称するチップの面に接続パッド（１４）が設けられたチップ（１）を含む再構成ウェーハを集合的に形成する方法であって、
    Ａ）前記チップ（１）を初期接着支持部（１３）の上に、前記支持部に前面を向けて配置するステップを含み、
    以下のステップ、すなわち
    Ｂ）前記初期支持部（１３）および前記チップ（１）の上に、前記チップを保持する機械的役割を有する電気絶縁鉱物層（２）を大気圧および周囲温度で蒸着するステップと、
    Ｃ）電気絶縁鉱物層で覆われた前記チップを仮設接着支持部の上に、前記チップの後面が前記仮設接着支持部の方を向く状態で転写するステップと、
    Ｄ）前記初期接着支持部（１３）を除去するステップと、
    Ｅ）前記チップを「チャック」型支持部の上に、前記チップの前面が前記支持部の方を向く状態で重ね合わせるステップと、
    Ｆ）前記仮設接着支持部を除去するステップと、
    Ｇ）前記「チャック」型支持部の上に樹脂（１２）を蒸着して前記チップをカプセル化し、次いで前記樹脂をポリマー化するステップと、
    Ｈ）前記「チャック」型支持部を除去するステップと、
    Ｉ）ＲＤＬ層能動面側を形成するステップとを含むことを特徴とする方法。
  2. 前記電気絶縁鉱物層（２）がＳｉＯ２の層であることを特徴とする、請求項１に記載の再構成ウェーハの集合的形成方法。
  3. 前記ステップＢが更に、
    − 前記電気絶縁鉱物層（２）と接触する第１の導電鉱物層（３）を大気圧および周囲温度で蒸着して、コンデンサの第一電極を形成するステップを含むことと、
    前記ＲＤＬステップが予め以下の工程、すなわち
    − 前記チップ（１）の能動面のみと接触する絶縁層（１１）、および前記第１電極の反対側の前記チップ（１）の能動面から離れた第２導電層（４）を、前記第２層（４）が前記コンデンサの第２電極を形成するように蒸着するステップと、
    − 前記第１電極を前記チップの第１電源パッドに、および前記第２電極を前記チップの別の電源パッドに接続すべく導電トラック（６、９）を形成するステップとを含むこととを特徴とする、請求項１または２に記載の再構成ウェーハの集合的形成方法。
  4. 電極が複数の電極に分割されていて、各部分が前記チップの別の電源パッドに接続されていることを特徴とする、請求項３に記載の再構成ウェーハの集合的形成方法。
JP2014509684A 2011-05-06 2012-05-04 チップのカプセル化を行う間にチップの支持部により再構成ウェーハを形成する方法 Active JP5948631B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
FR1153902 2011-05-06
FR1153902A FR2974942B1 (fr) 2011-05-06 2011-05-06 Procede de fabrication de plaques reconstituees avec maintien des puces pendant leur encapsulation
PCT/EP2012/058195 WO2012152672A2 (fr) 2011-05-06 2012-05-04 Procede de fabrication de plaques reconstituees avec maintien des puces pendant leur encapsulation

Publications (2)

Publication Number Publication Date
JP2014517515A JP2014517515A (ja) 2014-07-17
JP5948631B2 true JP5948631B2 (ja) 2016-07-06

Family

ID=46025739

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2014509684A Active JP5948631B2 (ja) 2011-05-06 2012-05-04 チップのカプセル化を行う間にチップの支持部により再構成ウェーハを形成する方法

Country Status (8)

Country Link
US (1) US9111688B2 (ja)
EP (1) EP2705531B1 (ja)
JP (1) JP5948631B2 (ja)
KR (1) KR101965460B1 (ja)
CN (1) CN104081521B (ja)
FR (1) FR2974942B1 (ja)
PT (1) PT2705531T (ja)
WO (1) WO2012152672A2 (ja)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104425327B (zh) * 2013-08-24 2017-08-25 英属维京群岛爱邦卡司有限公司 晶片卡组合结构及其方法
CN108701680B (zh) * 2016-03-31 2023-05-30 英特尔公司 带有使用金属层和通孔的电磁干扰屏蔽的半导体封装
TWI756311B (zh) * 2016-11-29 2022-03-01 新加坡商Ｐｅｐ創新私人有限公司 晶片封裝方法及封裝結構
WO2022024369A1 (ja) * 2020-07-31 2022-02-03 国立大学法人東北大学 半導体装置の製造方法、半導体装置を備えた装置の製造方法、半導体装置、半導体装置を備えた装置

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5940542A (ja) * 1982-08-30 1984-03-06 Hitachi Tobu Semiconductor Ltd 半導体装置の製造方法
FR2843485A1 (fr) * 2002-08-06 2004-02-13 Thales Sa Procede de fabrication d'un module de circuits integres et module correspondant
JP5318324B2 (ja) * 2005-12-06 2013-10-16 東京応化工業株式会社 サポートプレートの貼り合わせ方法
DE102007020656B4 (de) * 2007-04-30 2009-05-07 Infineon Technologies Ag Werkstück mit Halbleiterchips, Halbleiterbauteil und Verfahren zur Herstellung eines Werkstücks mit Halbleiterchips
US7687895B2 (en) * 2007-04-30 2010-03-30 Infineon Technologies Ag Workpiece with semiconductor chips and molding, semiconductor device and method for producing a workpiece with semiconductors chips
US8390107B2 (en) * 2007-09-28 2013-03-05 Intel Mobile Communications GmbH Semiconductor device and methods of manufacturing semiconductor devices
US7981730B2 (en) * 2008-07-09 2011-07-19 Freescale Semiconductor, Inc. Integrated conformal shielding method and process using redistributed chip packaging
FR2934082B1 (fr) * 2008-07-21 2011-05-27 Commissariat Energie Atomique Dispositif multi composants integres dans une matrice
US8178953B2 (en) * 2008-09-30 2012-05-15 Infineon Technologies Ag On-chip RF shields with front side redistribution lines
FR2943176B1 (fr) 2009-03-10 2011-08-05 3D Plus Procede de positionnement des puces lors de la fabrication d'une plaque reconstituee
TWI485825B (zh) * 2009-07-28 2015-05-21 Xintec Inc 晶片封裝體及其形成方法
JP2009246404A (ja) * 2009-07-30 2009-10-22 Casio Comput Co Ltd 半導体装置の製造方法
JP5325736B2 (ja) * 2009-10-06 2013-10-23 新光電気工業株式会社 半導体装置及びその製造方法
US8258012B2 (en) * 2010-05-14 2012-09-04 Stats Chippac, Ltd. Semiconductor device and method of forming discontinuous ESD protection layers between semiconductor die
US8501544B2 (en) * 2010-08-31 2013-08-06 Stats Chippac, Ltd. Semiconductor device and method of forming adhesive material over semiconductor die and carrier to reduce die shifting during encapsulation
US8648470B2 (en) * 2011-01-21 2014-02-11 Stats Chippac, Ltd. Semiconductor device and method of forming FO-WLCSP with multiple encapsulants
US8389333B2 (en) * 2011-05-26 2013-03-05 Stats Chippac, Ltd. Semiconductor device and method of forming EWLB package containing stacked semiconductor die electrically connected through conductive vias formed in encapsulant around die

Also Published As

Publication number Publication date
EP2705531A2 (fr) 2014-03-12
FR2974942A1 (fr) 2012-11-09
WO2012152672A3 (fr) 2013-05-30
EP2705531B1 (fr) 2018-11-14
KR101965460B1 (ko) 2019-04-03
WO2012152672A4 (fr) 2013-07-25
FR2974942B1 (fr) 2016-07-29
CN104081521B (zh) 2017-03-08
WO2012152672A2 (fr) 2012-11-15
US20140349008A1 (en) 2014-11-27
CN104081521A (zh) 2014-10-01
JP2014517515A (ja) 2014-07-17
PT2705531T (pt) 2019-02-07
US9111688B2 (en) 2015-08-18
KR20140106386A (ko) 2014-09-03

Similar Documents

Publication Publication Date Title
US8567051B2 (en) Process for the vertical interconnection of 3D electronic modules by vias
US9978720B2 (en) Insulated die
US6506664B1 (en) Method of transferring ultra-thin substrates and application of the method to the manufacture of a multi-layer thin film device
US7951649B2 (en) Process for the collective fabrication of 3D electronic modules
KR101695047B1 (ko) 재구성된 웨이퍼의 제조 동안 칩들을 포지셔닝하는 방법
US20200258849A1 (en) Method for manufacturing semiconductor package structure
JP5948631B2 (ja) チップのカプセル化を行う間にチップの支持部により再構成ウェーハを形成する方法
JP2009246367A (ja) ウェーハ・スケール・パッケージを形成するシステム及び方法
WO2014078130A1 (en) Semiconductor device package with a die to interposer wafer first bond
JP2005005632A (ja) チップ状電子部品及びその製造方法、並びにその実装構造
CN114203690A (zh) 扇出式堆叠芯片的封装方法及封装结构
CN113471160A (zh) 芯片封装结构及其制作方法
CN114446918A (zh) Mcm封装结构及其制作方法
CN217933781U (zh) 一种布线层结构
US10863631B2 (en) Layer stack of component carrier material with embedded components and common high temperature robust dielectric structure
CN113192850B (zh) 一种扇出型芯片的封装方法
JP5834907B2 (ja) 半導体装置、半導体装置の製造方法及び電子装置
US20040099955A1 (en) Semiconductor device with improved design freedom of external terminal
CN114446919A (zh) Mcm封装结构及其制作方法
CN114446921A (zh) Mcm封装结构及其制作方法
JP2005011856A (ja) チップ状電子部品及びその製造方法、並びにその実装構造
KR20160149733A (ko) 칩 내장형 인쇄회로기판 및 그 제조 방법

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20150326

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20150528

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20151224

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20160126

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20160202

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20160512

R150 Certificate of patent or registration of utility model

Ref document number: 5948631

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250