KR20140106386A - 칩들의 인캡슐레이션 동안 칩들의 서포트를 갖는 재구성된 웨이퍼들을 생성하는 방법 - Google Patents

칩들의 인캡슐레이션 동안 칩들의 서포트를 갖는 재구성된 웨이퍼들을 생성하는 방법 Download PDF

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KR20140106386A
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Abstract

본 발명은 전방 면으로 지칭되는 칩의 면 상에 접속 패드들을 나타내는 칩들을 포함하는 재구성된 웨이퍼를 집합적으로 제조하기 위한 방법에 관한 것이며, 그 방법은:
A) 초기 점착성 서포트 상에 칩들을 위치시키는 단계로서, 전방 면이 서포트 상에 있는, 상기 위치시키는 단계를 포함하고,
방법은 다음의 단계들을 포함하는 것을 특징으로 한다:
B) 초기 서포트 및 칩들 상의 전기 절연 층의, 대기 압력에서 그리고 주위 온도에서의 기상 증착 단계,
C) 잠정적인 점착성 서포트 상으로 미네랄 층으로 커버된 칩들의 이송 단계로서, 칩들의 후방 면이 이러한 잠정적인 점착성 서포트를 향하는, 상기 칩들의 이송 단계,
D) 초기 점착성 서포트의 제거 단계
E) "척" 타입의 서포트 상으로의 칩들의 오버레이 단계로서, 칩들의 전방 면들이 이러한 서포트를 향하는, 상기 오버레이 단계,
F) 잠정적인 점착성 서포트의 제거 단계,
G) 칩들을 인캡슐레이트하기 위해 "척" 타입의 서포트 상의 수지의 증착 단계 및 그 후 수지의 중합 단계,
H) "척" 타입의 서포트의 제거 단계,
I) 활성 면 측에 RDL 층의 생성 단계.

Description

칩들의 인캡슐레이션 동안 칩들의 서포트를 갖는 재구성된 웨이퍼들을 생성하는 방법{METHOD FOR PRODUCING RECONSTITUTED WAFERS WITH SUPPORT OF THE CHIPS DURING THEIR ENCAPSULATION}
본 발명의 분야는 일반적으로 미리 테스트된, 수지 내에 인캡슐레이트된 칩들을 포함하는 재구성된 웨이퍼들의 제조의 분야이다.
재구성된 웨이퍼를 생성하기 위해 가장 통상적으로 구현되는 솔루션은 먼저 개개의 칩들을 획득하기 위해 칩들이 제조된 웨이퍼들을 슬라이싱하는데 있으며, 하나의 웨이퍼는 제 1 타입의 서로 동일한 칩들을 생성하고, 다른 웨이퍼는 다른 타입의 칩들을 생성하는 등이다. 용어 칩은 베어 칩과 같은 능동 전자 컴포넌트 또는 수동 컴포넌트 (커패시터들, 저항기들, 변압기들 또는 인덕터들 등) 또는 "Micro Electro Mechanical System" 을 나타내는 MEMS 를 지칭한다. 일반적으로, 이들 칩들은 그 후 테스트 된 후 선택되고 종종 "Known Good Die" 로 칭해진다.
활성 면 또는 전방 면으로 칭해지는 면 상에 접속 패드들 (14) 을 나타내는, 테스트된 여러 타입들의 칩들 (1) 은 그 후 대략적으로 서로 유사한 칩들의 패턴들을 형성하기 위해 예를 들어 "픽-앤드-플레이스" 머신에 의해, 픽업되고 도 2a 에 도시된 바와 같이 점착성 서포트 (13) 상에 전방 면이 위치된다. 용어 칩들의 패턴은 전자 엘리먼트를 형성하도록 의도된 여러 칩들의 그룹을 나타낸다.
이러한 점착성 서포트 (13) 는 통상 진득진득한 스킨이며, 그 자신은 강성 서포트에 부착된다. 다음에 칩들은 그들을 바인딩하기 위해 에폭시 타입의 폴리머 수지 (12) 내에 인캡슐레이트된다.
선택적으로 수개의 스테이지들을 갖는 재배선 층 또는 "ReDistribution Layer" 를 나타내는 RDL 이 그 후 점착성 서포트 (13) 및 진득진득한 스킨의 제거 후, 전방 면 측에 형성된다; 예를 들어 TiW/Cu 또는 TiPd/Au 로 제조된 트랙들을 포함하는 이러한 RDL 층은 디핑 (dipping) 에 의해 또는 원심 분리에 의해 점착성 서포트 대신에 성막되고, 도 3, 도 4 및 도 5 에 나타낸 유전체 층 (11) 상에 형성된다. 임의의 결함성 칩들을 포함하지 않는, 이렇게 재구성된 웨이퍼는 그 후 플라스틱 마이크로 패키지들을 획득하기 위해 슬라이싱될 수 있다; 그것은 또한 다른 재구성된 웨이퍼들 상에 적층되고, 여러 기지의 방법들에 따라 이들 웨이퍼들에 전기적으로 접속될 수 있으며, 그 스택은 그 후 3 차원 또는 3D 전자 모듈들을 획득하기 위해 슬라이싱된다.
칩들의 인캡슐레이션은:
- 칩간 공간들을 채우기 위해 점착성 서포트 상에 부착된 칩들 주위 및 선택적으로 칩들 상에 (소위 압축 캐스팅 또는 몰딩에 의해) 수지를 성막하는 단계,
- 수지를 경화하여 (harden) 칩들이 내부에 고정된 강성의 조작가능한 기판을 형성하기 위해 수지를 중합시키는 단계로서, 점착성 기판이 제거되는 것이 가능한, 상기 수지를 중합시키는 단계를 포함한다.
명백한 단점은 수지의 성막 동안 및/또는 그것의 중합 동안의 칩들의 변위이며, 칩들의 패드들은 그 후 재배선 층 (RDL 층) 의 트랙들과 더 이상 일치하지 않는다. 도 1 에 도시된, 예상된 포지션에 대한 칩들의 마이크로 변위들은:
- 고속으로 동작하는 최근의 "픽-앤드-플레이스" 장비를 사용하여 5 ㎛ 정도인, 점착성 서포트 상의 칩들의 포지셔닝의 부정확성,
- 화살표들 (C) 에 의해 도시된, 100 ppm/℃ 전후의 점착성 서포트의 가역적이지만 매우 높은 팽창,
- 화살표들 (A) 에 의해 도시된, 수 1000 ppm/℃ 정도의 중합 동안의 수지의 비가역적인 수축,
- 화살표들 (B) 에 의해 도시된, 약 16 내지 17 ppm/℃ 의 중합 후의 수지의 가역적인 팽창에 기인한다.
이것은 통상 수 ㎛ 와 수 십 ㎛ 사이의 다소 등방성이며 예상 불가능한 마이크로 변위들을 초래하며, 이것은 가능하게는 통상 10 ㎛ 정도인, 몰딩 후에 요구되는 (RDL 층에 대한) 포지셔닝 허용오차들을 초과한다.
솔루션은 이들 마이크로 변위들을 미리 연구 및 기록하고, 그 후 칩들이 점착성 서포트 상에 오버레이될 때 칩들의 포지셔닝 동안 그것들을 예상하는 데 있다. 이러한 기법의 한계들 중 하나는 마이크로 변위들, 특히 동일한 패턴 내의 여러 타입들의 칩들의 마이크로 변위들이 전혀 예상가능하지 않다는 사실로부터 유래한다.
다른 현존하는 솔루션은 약 1 내지 1.5 mm 의 칩보다 큰 치수들의 직사각형 메시 셀들을 갖는 구리 격자를 점착성 서포트 상에 놓고, 그 후 격자의 십자형으로 교차된 바들 사이에 위치된 캐비티들 내 점착성 서포트 상에 칩들을 오버레이하는 데 있다; 이리하여 이러한 격자는 칩들이 배치되는 템플릿으로서 사용되고, 칩을 둘러싸는 수지의 볼륨을 제한하고 따라서 중합 후의 수축을 국부적으로 제한하는 것을 가능하게 한다. 이러한 방법은 팽창 및 따라서 칩들의 변위를 감소시키는 것을 가능하게 하지만, 이것이 마찬가지로 이동하는 진득진득한 스킨의 문제를 해결하지 않기 때문에 그것을 제거하는 것을 가능하게 하지는 않는다. 모든 경우들에서, 재배선 층들을 생성하는 것을 가능하게 하는 마스크들이 보정된다. 제 1 의 3 또는 4 개의 웨이퍼들의 생성 후에, 칩들의 드리프트의 측정들이 수행되고, 마스크들은 이에 따라 보정된다. 이 후에, 드리프트들이 항상 동일하고 재생가능한 것이 필요하다. 그것은 또한 다음의 단점들을 나타낸다:
- 일단 수지 내에 몰딩되면 더 이상 제거될 수 없기 때문에, 격자는 최종 패키지에 반드시 유지된다,
- 이것은 격자에 의해 차지되는 상당한 공간으로 인해 웨이퍼 상의 칩들의 수를 제한한다,
- 이것은 격자의 바들을 제거하기 위해 이중 슬라이싱을 요구한다,
- 마스크들 및 따라서 재배선 층들의 도전성 트랙들의 포지션의 보정은 구성 (construction) 에 의한 철저하게 일정한 간격을 요구하는 재구성된 웨이퍼들의 후속하는 적층을 방해할 수 있다.
RDL 을 위해 사용되는 마스크들, 및 "픽 앤드 플레이스" 머신들 상의 배치 간격을 변경함으로써 진득진득한 스킨 상에 격자를 오버레이할 때의 칩들의 위치를 동시에 보정하는 것이 알려져 있다. 가장 임계적인 케이스들의 경우, 칩-바이-칩 조사가 수행되며, 이것은 매우 고가이고, 적층 단계들을 위한 간격을 보증하는 것을 가능하게 하지 않는다.
출원인은 특허 출원 WO2010/102996 에서 솔루션을 기술했다. 그것은 중합이 후속하는 몰딩의 단계들 전에 고정된 비변경가능 "포지션" 에 격자를 고정하기 위해 칩들 주위가 아니라 칩들 상의 그리드의 사용에 기초한다. 예를 들어 구리의 잠정적인 그리드는 칩들의 후방 면들 전체에 주위 온도에서 적층된다. 소위 UV 접착제들에 대한 주위 온도에서의 또는 자외선 하에서의 중합 후에, 캐스팅 및 중합이 칩들의 변위 없이 수행될 수 있다. 구리 그리드는 그 후 화학적으로 용해되거나 재구성된 웨이퍼의 후방 면 전체가 기계적으로 연마된다. 이러한 기법의 유일한 단점들은 잠정적인 그리드의 부착 및 파괴의 추가적인 단계들이 필요하다는 사실에 기인한다.
본 발명의 목적은 그리드의 부착 및 파괴의 이들 단계들에 의지하지 않고, 수지 내의 인캡슐레이션 동안 칩들의 변위의 이러한 단점을 경감시키는 것이다.
본 발명에 따르면, "픽 앤드 플레이스" 배치 단계 후의 칩들의 홀딩은 전기 절연성 미네랄 재료들의 주위 온도에서의 기상 증착에 의해 획득된다. 이러한 증착은 재구성된 웨이퍼의 제조의 전체 방법에 걸쳐 유지될 수 있거나, 그 밖에 화학적으로 부분적으로 용해될 수 있다.
이러한 소위 "대기 플라즈마 증착" 기법은 수 개의 이점들을 나타낸다. 그것은 (대기압에서의 및 낮은 온도 (주위) 에서의) 화학 기상 층착의 비진공 기법이다. 또, 사용되는 플라즈마가 표면이 증착 전에 "세정되는" 것을 허용하기 때문에 접착이 우수하다.
더욱 상세하게는, 본 발명의 주제는 전방 면이라고 칭해지는 칩의 면 상에 접속 패드들을 나타내는 칩들을 포함하는 재구성된 웨이퍼를 집합적으로 제조하기 위한 방법이며, 그 방법은:
A) 초기 점착성 서포트 상에 칩들을 위치시키는 단계로서, 전방 면이 서포트 상에 있는, 상기 위치시키는 단계를 포함하고,
방법은 순서대로 다음의 단계들을 포함하는 것을 특징으로 한다:
B) 초기 서포트 및 칩들 상의 전기 절연 층의, 대기 압력에서 그리고 주위 온도에서의 기상 증착 단계,
C) 잠정적인 점착성 서포트 상으로 미네랄 층으로 커버된 칩들의 이송 단계로서, 칩들의 후방 면이 이러한 잠정적인 점착성 서포트를 향하는, 상기 칩들의 이송 단계,
D) 초기 점착성 서포트의 제거 단계
E) "척" 타입의 서포트 상으로의 칩들의 오버레이 단계로서, 칩들의 전방 면들이 이러한 서포트를 향하는, 상기 오버레이 단계,
F) 잠정적인 점착성 서포트의 제거 단계,
G) 칩들을 인캡슐레이트하기 위해 "척" 타입의 서포트 상의 수지의 증착 단계 및 그 후 수지의 중합 단계,
H) "척" 타입의 서포트의 제거 단계,
I) 활성 면 측에 RDL 층의 생성 단계.
전기 절연층은 칩들의 홀딩의 기계적 역할을 갖는다.
선택적으로, 점착성 서포트 상에 절연층을 증착하는 단계 B) 는 또한 전기 절연 층과 접촉하는 제 1 전기 전도층의, 대기 압력에서 그리고 주위 온도에서의 기상 증착, 및 커패시터의 제 1 전극을 형성하는 단계를 포함하고,
RDL 단계는 미리 다음의 단계들을 포함한다:
- 칩들의 활성 면과만 접촉하는 절연층 및, 제 1 전극과 반대의 칩들의 활성면들로부터 떨어진 제 2 전기 전도층의 증착 단계로서, 이러한 제 2 층은 커패시터의 제 2 전극을 형성하는, 상기 증착 단계,
- 제 1 전극을 칩의 제 1 전력 공급 패드에 접속하고 제 2 전극을 칩의 다른 전력 공급 패드에 접속하기 위한 전기 전도성 트랙들의 생성 단계.
"RDL" 전극은 수 개의 전극들로 세그먼트화될 수 있으며, 각각의 세그먼트는 절연체 내에 천공된 비아에 의해 칩의 다른 전력 공급 패드에 접속된다.
본 발명의 다른 특징들 및 이점들은 비제한적인 예를 통해 및 첨부된 도면을 참조하여 제공된, 후속하는 상세한 설명을 읽을 때 분명해질 것이다.
도 1 은 이미 기술된 바와 같이 칩들이 그들의 인캡슐레이션 동안 겪는 마이크로 변위들을 개략적으로 도시한다.
도 2 는 웨이퍼 상에 전기 절연층을 증착하고 (도 2b), 칩들을 인캡슐레이트하는 (도 2c) 본 발명에 따른 주요 단계들을 개략적으로 나타낸다.
도 3 은 본 발명에 따른 단면으로 (도 3a) 및 하측으로부터 (도 3b) 보여진, 2 개의 미네랄 층들의 연속적인 증착에 기초한 커패시터의 생성의 예시적인 모드를 개략적으로 도시하며; 하측 뷰는 RDL 절연 층(들) 없이 표현된다.
도면들에 걸쳐, 동일한 엘리먼트들은 동일한 참조 부호들에 의해 라벨링된다.
"픽 앤드 플레이스" 배치 단계 후의 칩들의 홀딩은 전기 절연성 미네랄 재료들의, 대기 압력에서 그리고 주위 온도에서의 하나의 (또는 수개의) 기상 증착(들) 에 의해 획득되며, 이러한 증착은 전체 제조 방법에 걸쳐 유지될 수 있거나, 그 밖에 알 수 있는 바와 같이 화학적으로 부분적으로 용해될 수 있다.
방법의 주요 단계들이 도 2 와 관련하여 기술된다.
종래의 방식으로, 칩들 (1) 은 "진득진득한 스킨" 을 포함하는 점착성 서포트 (13) 상에 오버레이되고 위치되며, (활성 면들로서 칭해지기도 하는) 접속 패드들 (14) 을 포함하는 전방 면들이 이러한 점착성 서포트 상에 있다.
본 발명에 따르면, 수 미크론들 (1 ㎛ 로부터 10 ㎛ 까지) 의 전기 절연층 (2) 이 주위 온도에서 및 대기 압력에서, 재구성된 웨이퍼의 전체 상에, 즉 칩들 (1) 및 서포트 (13) 상에 증착된다 (도 2b).
제 1 생성 모드에 따르면, 예를 들어 SiO2 의 층과 같은 단일의 전기 절연층 (2) 이 증착된다. 이것은 다음의 이점들을 나타낸다:
- 이러한 층 (2) 이 유지되며, 따라서 실리콘 칩들과의 더 양호한 기계적 연속성을 제공한다;
- 일반적으로 구리로 제조된 "RDL" 재배선 층의 상호연결 도전성 트랙들은, 실리카의 유전율이 폴리머들의 유전율과 비교할 때 대략 3.8 이므로 (유전체들을 위해 사용되는) 폴리머 재료들 상의 증착의 경우에 비해 더 양호한 전기적 특성들을 가질 것이며, 약 4.5 내지 5 인 RDL 레벨들을 생성하는 것을 가능하게 한다;
- 또한, 열적으로 디커플링되야 하는 적층된 칩들의 경우에, 실리카 같은 마찬가지의 열 절연성 재료의 수 미크론들의 층은 2 개의 중첩된 칩들 사이의 열 교환을 감소시키는 것이 가능하게 할 수 있다.
칩들 (1) 이 이렇게 이러한 층 (2) 에 의해 제 위치에 유지될 때, 수지 (12) 의 중합이 후속하는 몰딩의 단계가 발생할 수 있다 (도 2c). 수지를 압축 캐스팅 또는 몰딩하는 데 있는 표준 방법이 사용된다. 점착성 서포트 (13) 는 그 후 탈착된다.
수지들 (12) 의 중합 온도가 일반적으로 그들의 열 기계적 거동을 결정한다고 알려져 있다. 따라서, 에폭시 타입의 수지가 중합되는 온도가 높을수록 (140 ℃ 대신에 220 ℃), 그의 유리 전이 온도 (Tg) 는 더 높게 될 것이다. 이제, 미네랄 층은 이들 더 높은 온도들을 지원할 수 있고, 이것은 점착성 서포트들과 같은 유기층에 대해서는 그렇지 않다. 이러한 점착성 서포트는 따라서 이들 높은 온도들을 지원하는 종래의 비점착성 서포트 ("캐리어") 로 대체되 것이다; 홀들로 천공된 스틸 웨이퍼 서포트 (또는 "웨이퍼 척") 가 통상 사용된다. 하나는 다음의 방식으로 진행한다. 잠정적인 점착성 서포트 상으로의 칩들의 후방 면들의 이송은 활성 면들의 초기 점착성 서포트를 제거하고 따라서 "척" 타입의 서포트 상의 재구성된 웨이퍼 (활성면이 "척" 을 향함) 주위에 진공을 재확립하는 것을 가능하게 한다. 잠정적인 점착성 서포트의 제거 후에, 수지를 캐스팅하고 그것을 고온에서 중합하는 것이 가능하다. "척" 타입의 서포트는 그 후 제거된다.
방법은 소위 RDL 층의 생성으로 계속된다.
다른 생성 모드에 따르면, 미네랄 층의 2 개의 연속적인 증착들이 결합되며, 이에 의해 특히 칩들의 제 위치에의 홀딩을 강화하는 것을 가능하게 한다. 예를 들어 전기 절연층 (2) 및 구리 전도 층 (3) 의 순서대로의 퇴적은 또한 이 둘을 증착함으로써 커패시터를 구성하는 것을 가능하게 한다. 고속 회로들 (마이크로프로세서들, 메모리들 등) 에서의 주요한 문제들 중 하나는 이들 회로들에 대한 전력 공급에서의 지연들을 초래하는 도전성 트랙들의 인덕턴스들을 최소화하기 위해 수요 (이 경우, 칩) 에 가능한 한 가까운 에너지의 분배라는 것이 실제로 알려져 있다.
전기 절연층 및 전기 전도층의 연속적인 증착은 소위 RDL 상호접속을 위한 서포트로서 작용하고 각 칩 주위의 표면의 전체 (또는 격자의 부분: 커패시터는 칩을 바람직하게는 그의 4 측면들에서 둘러싼다; 그러나 그것은 단지 1, 2 또는 3 개의 측면들 상에서 칩을 둘러쌀 수도 있다) 를 사용하여 도 3 에 도시된 하나 이상의 커패시터들을 형성하는 것을 가능하게 한다. 바람직하게는, 커패시터는 칩을 그의 4 개의 측면들 상에서 둘러싼다; 그러나 그것은 단지 1, 2 또는 3 개의 측면들 상에서 칩을 둘러쌀 수도 있다.
이러한 생성 모드에 따르면, 후방 면 측에서 전기 절연층 (2) 의 대기 플라즈마 증착의 단계 후에, (후방 면 측에서) 이러한 층 (2) 상의 전기 전도층 (3) 의 제 2 의 대기 플라즈마 증착은 커패시터의 제 1 전극 (3) 을 구성하는 것을 가능하게 할 것이다. 수지의 몰딩 및 중합의 단계 후, 그리고 초기에 예상된 RDL 의 생성 이전에, 전기 전도층 (4) 이 웨이퍼의 활성 면 측에 그러나 칩들의 활성 면들로부터 떨어져 증착되어, 제 1 전극에 대향하는 제 2 전극 (4) 를 생성하며, RDL 절연체로 지칭되는 전기 절연층 (11) 이 도면에서 보여질 수도 있는 바와 같이 칩들의 활성 면들과 접촉하여 증착된다. 따라서 전기 전도부 (4) 및 전기 절연부 (11) 로 형성된 이질성 층이 획득된다.
홀들 또는 "비아들" 이 RDL 절연체 (11) 에 생성되어, 한편으로는 칩의 전력 공급들로 (이 경우에, 이것은 칩들의 전력 공급 패드들 (14) 을 포함한다) 그리고 다른 한편으로는 커패시터의 외부 전력 공급들로의 가능한 짧은 길로 커패시터의 2 개의 전극들 (3 및 4) 을 접속한다.
제 2 전극 (4) 은 제 1 전기 전도성 트랙 (6) 에 접속되며, RDL 절연체 상에 형성된 이러한 트랙은 제 1 비아 (8) 에 의해 후자의 전력 공급에 대응하는 칩의 패드 (14) 에 결합된다. 도 3b 에서 알 수 있는 바와 같이, 이러한 제 2 전극은 3D 모듈의 (스택의 디멘젼에 따른) 측방향 상호접속을 예상하고 슬라이싱 라인 (50) 만큼 멀리 트랙의 형태로 연장된다; 또는 트랙이 슬라이싱 라인 만큼 멀리 RDL 절연체 상에 형성된다. 다른 전기 절연층이 제 2 전극 (4) 및 RDL 절연체 (11) 를 포함하는 이질성 층 상에 증착된 경우, 이러한 제 2 전극 (4) 은 도 3 에 도시된 바와 같이 이러한 다른 층을 통과하는 제 2 비아 (5) 에 의해 제 1 도전성 트랙 (6) 에 접속되며, 제 1 비아 (8) 도 이러한 다른 층을 통과한다.
제 3 비아 (7) 는 전기 전도층 (3) 에 의해 형성된 제 1 전극 (3) 을 제 4 비아 (10) 를 연결하는 제 2 전기 전도성 트랙 (9) 과 접속하는 것을 가능하게 하며, 이러한 트랙은 칩 (1) 의 제 2 전력 공급 패드 (14) 에 결합된다. 이러한 제 1 전극은 3D 모듈의 (스택의 디멘젼에 따른) 측방향 상호접속을 예상하고 다른 슬라이싱 라인 (50) 만큼 멀리 트랙의 형태로 연장된다; 또는 트랙이 슬라이싱 라인 만큼 멀리 RDL 절연체 상에 형성된다.
RDL 절연체로 지칭되는 전기 절연층 (11) 이 활성 면 측에서 웨이퍼의 표면의 전체에 증착되고, 그 후 한편으로는 칩의 전력 공급 패드들 (14) 과 그리고 다른 한편으로는 외부 전력 공급들과 2 개의 전극들 (3 및 4) 의 상호접속들이 생성된다. 제 1 전극 (3) 은 비아 (22) 에 의해 전력 공급 패드 (14) 에 연결된 전도성 트랙 (16) 그 자체에 비아 (15) 에 의해 연결된다. 이러한 전극 (3) 은 3D 모듈의 (스택의 디멘젼에 따른) 측방향 상호접속을 예상하고 장래의 슬라이싱 경로 (50) 만큼 멀리 트랙 (23) 의 형태로 연장된다; 또는 트랙이 슬라이싱 라인 만큼 멀리 RDL 절연체 상에 형성된다. 마찬가지로, 제 2 전극 (4) 은 비아 (19) 에 의해 다른 전력 공급 패드 (14) 에 연결된 다른 도전성 트랙 (21) 그 자체에 다른 비아 (20) 에 의해 연결된다. 이러한 전극 (4) 는 또한 3D 모듈의 (스택의 디멘젼에 따른) 측방향 상호접속을 예상하고 다른 장래의 슬라이싱 경로 (50) 만큼 멀리 트랙 (24) 의 형태로 연장된다; 또는 트랙이 슬라이싱 라인 만큼 멀리 RDL 절연체 상에 형성된다. 비아들은 수개의 층들 (11, 17) 로서 선택적으로 증착된 RDL 절연체 (11) 를 통과한다.
RDL 절연층 (18) 은 트랙들 (21 및 16) 을 커버하기 위해 활성 면 측에 증착될 수 있다.
수개의 전압들이 요구되는 케이스의 경우, 커패시터의 전극은 2, 3, 또는 "n" 개의 부분들로 세그먼트화되어 다른 비아들에 의해, 이러한 목적으로 예상되는 칩의 다른 전력 공급 패드들에 접속되는 많은 커패시터들로서 구성된다.
커패시터의 전극들 (3, 4) 이 칩의 전력 공급들에 그리고 장래의 외부 전력 공급들에 이렇게 접속되면, 초기에 예상된 RDL 의 생성이 수행될 수 있고, 그의 제 1 또는 유일한 스테이지는 전도성 트랙들 (6 및 9, 또는 16 및 21) 의 레벨에서 생성된다.

Claims (4)

  1. 전방 면으로 지칭되는 칩의 면 상에 접속 패드들 (14) 을 나타내는 칩들 (1) 을 포함하는 재구성된 웨이퍼를 집합적으로 제조하기 위한 방법으로서,
    A) 초기 점착성 서포트 (13) 상에 칩들 (1) 을 위치시키는 단계로서, 전방 면이 상기 점착성 서포트 상에 있는, 상기 위치시키는 단계를 포함하고,
    상기 방법은,
    B) 상기 초기 점착성 서포트 (13) 및 상기 칩들 (1) 상의 전기 절연성 미네랄 층 (2) 의, 대기 압력에서 그리고 주위 온도에서의 기상 증착 단계,
    C) 잠정적인 점착성 서포트 상으로 상기 전기 절연성 미네랄 층으로 커버된 상기 칩들의 이송 단계로서, 상기 칩들의 후방 면이 상기 잠정적인 점착성 서포트를 향하는, 상기 칩들의 이송 단계,
    D) 상기 초기 점착성 서포트 (13) 의 제거 단계,
    E) "척" 타입의 서포트 상으로의 상기 칩들의 오버레이 단계로서, 상기 칩들의 전방 면들이 상기 서포트를 향하는, 상기 오버레이 단계,
    F) 상기 잠정적인 점착성 서포트의 제거 단계,
    G) 상기 칩들을 인캡슐레이트하기 위해 "척" 타입의 상기 서포트 상의 수지 (12) 의 증착 단계 및 그 후 상기 수지의 중합 단계,
    H) "척" 타입의 상기 서포트의 제거 단계,
    I) 활성 면 측에 RDL 층의 생성 단계를 포함하는 것을 특징으로 하는 재구성된 웨이퍼 집합 제조 방법.
  2. 제 1 항에 있어서,
    상기 전기 절연성 미네랄 층 (2) 은 SiO2 의 층인 것을 특징으로 하는 재구성된 웨이퍼 집합 제조 방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    단계 B) 는 또한,
    - 상기 전기 절연성 미네랄 층 (2) 과 접촉하는 제 1 전기 전도성 미네랄 층 (3) 의, 대기 압력에서 그리고 주위 온도에서의 기상 증착, 및 커패시터의 제 1 전극을 형성하는 단계를 포함하고,
    상기 RDL 단계는 미리:
    - 상기 칩들 (1) 의 상기 활성 면과만 접촉하는 절연층 (11) 및, 상기 제 1 전극과 반대의 상기 칩들 (1) 의 상기 활성면들로부터 떨어진 제 2 전기 전도층 (4) 의 증착 단계로서, 상기 제 2 전기 전도층 (4) 은 상기 커패시터의 제 2 전극을 형성하는, 상기 증착 단계,
    - 상기 제 1 전극을 상기 칩의 제 1 전력 공급 패드에 접속하고 상기 제 2 전극을 상기 칩의 다른 전력 공급 패드에 접속하기 위한 전기 전도성 트랙들 (6, 9) 의 생성 단계를 포함하는 것을 특징으로 하는 재구성된 웨이퍼 집합 제조 방법.
  4. 제 3 항에 있어서,
    전극이 수개의 전극들로 세그먼트화되고, 각각의 세그먼트는 상기 칩의 다른 전력 공급 패드에 접속되는 것을 특징으로 하는 재구성된 웨이퍼 집합 제조 방법.
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KR1020137032230A KR101965460B1 (ko) 2011-05-06 2012-05-04 칩들의 인캡슐레이션 동안 칩들의 서포트를 갖는 재구성된 웨이퍼들을 생성하는 방법

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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104425327B (zh) * 2013-08-24 2017-08-25 英属维京群岛爱邦卡司有限公司 晶片卡组合结构及其方法
WO2017171807A1 (en) * 2016-03-31 2017-10-05 Intel Corporation Semiconductor package with electromagnetic interference shielding using metal layers and vias
CN208045473U (zh) * 2016-11-29 2018-11-02 Pep创新私人有限公司 芯片封装结构
DE102020113106B4 (de) * 2020-05-14 2022-03-03 Heraeus Deutschland GmbH & Co. KG Hermetische Beschichtung von Bauteilen
WO2022024369A1 (ja) * 2020-07-31 2022-02-03 国立大学法人東北大学 半導体装置の製造方法、半導体装置を備えた装置の製造方法、半導体装置、半導体装置を備えた装置

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20070059995A (ko) * 2005-12-06 2007-06-12 도쿄 오카 고교 가부시키가이샤 서포트 플레이트 및 서포트 플레이트의 첩합방법
US20100006988A1 (en) * 2008-07-09 2010-01-14 Jinbang Tang Integrated Conformal Shielding Method and Process Using Redistributed Chip Packaging
US20110024894A1 (en) * 2009-07-28 2011-02-03 Baw-Ching Perng Chip package and manufacturing method thereof

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5940542A (ja) * 1982-08-30 1984-03-06 Hitachi Tobu Semiconductor Ltd 半導体装置の製造方法
FR2843485A1 (fr) * 2002-08-06 2004-02-13 Thales Sa Procede de fabrication d'un module de circuits integres et module correspondant
US7687895B2 (en) * 2007-04-30 2010-03-30 Infineon Technologies Ag Workpiece with semiconductor chips and molding, semiconductor device and method for producing a workpiece with semiconductors chips
DE102007020656B4 (de) * 2007-04-30 2009-05-07 Infineon Technologies Ag Werkstück mit Halbleiterchips, Halbleiterbauteil und Verfahren zur Herstellung eines Werkstücks mit Halbleiterchips
US8390107B2 (en) * 2007-09-28 2013-03-05 Intel Mobile Communications GmbH Semiconductor device and methods of manufacturing semiconductor devices
FR2934082B1 (fr) * 2008-07-21 2011-05-27 Commissariat Energie Atomique Dispositif multi composants integres dans une matrice
US8178953B2 (en) * 2008-09-30 2012-05-15 Infineon Technologies Ag On-chip RF shields with front side redistribution lines
FR2943176B1 (fr) 2009-03-10 2011-08-05 3D Plus Procede de positionnement des puces lors de la fabrication d'une plaque reconstituee
JP2009246404A (ja) * 2009-07-30 2009-10-22 Casio Comput Co Ltd 半導体装置の製造方法
JP5325736B2 (ja) * 2009-10-06 2013-10-23 新光電気工業株式会社 半導体装置及びその製造方法
US8258012B2 (en) * 2010-05-14 2012-09-04 Stats Chippac, Ltd. Semiconductor device and method of forming discontinuous ESD protection layers between semiconductor die
US8501544B2 (en) * 2010-08-31 2013-08-06 Stats Chippac, Ltd. Semiconductor device and method of forming adhesive material over semiconductor die and carrier to reduce die shifting during encapsulation
US8648470B2 (en) * 2011-01-21 2014-02-11 Stats Chippac, Ltd. Semiconductor device and method of forming FO-WLCSP with multiple encapsulants
US8389333B2 (en) * 2011-05-26 2013-03-05 Stats Chippac, Ltd. Semiconductor device and method of forming EWLB package containing stacked semiconductor die electrically connected through conductive vias formed in encapsulant around die

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20070059995A (ko) * 2005-12-06 2007-06-12 도쿄 오카 고교 가부시키가이샤 서포트 플레이트 및 서포트 플레이트의 첩합방법
US20100006988A1 (en) * 2008-07-09 2010-01-14 Jinbang Tang Integrated Conformal Shielding Method and Process Using Redistributed Chip Packaging
US20110024894A1 (en) * 2009-07-28 2011-02-03 Baw-Ching Perng Chip package and manufacturing method thereof

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