JP5144254B2 - メモリセル形成のためのインサイチュ表面処理 - Google Patents

Description

本発明は、一般に半導体の製造に関し、より詳細には、有機メモリセルのための導電促進層をプラズマ処理によって形成するシステムおよび方法に関する。

半導体産業においては、デバイスの集積度、スループットおよび歩留りの向上が常に追求されている。デバイスの集積度を上げるために、半導体デバイスの寸法の（例えばサブミクロンレベルでの）微細化に向けた努力がなされており、この努力が続いている。このような集積度を達成するために、特徴（形体、feature）のサイズを小さくすると共に、特徴の形状を忠実に形成することが求められている。これには、相互接続配線の幅および間隔、コンタクト孔の間隔および径、各種特徴のコーナーやエッジなどの表面形態が含まれる。スループットを向上させるには、必要なプロセス工程の数を減らすか、このようなプロセス工程の所要時間を短縮するか、この両方を行うことが考えられる。製造プロセスに投入された製品の個数に対する製造プロセスから出て行く完成品の割合である歩留りを向上させるには、個々の製造プロセスの制御および／または品質を改良することが考えられる。

半導体製造とは、ウェハ表面に半導体デバイスを作成するために用いる製造プロセスのことである。研磨済みのブランクウェハが半導体製造に入ると、その表面に多数の半導体デバイスが設けられて出てくる。半導体製造では、デバイスを制御および製造する多数のステップおよび／またはプロセスが行われ、使用される基本的なプロセスには、積層（layering）、ドーピング、熱処理およびパターニングがある。積層とは、ウェハ表面に薄い層を重ねていく処理である。この層は、例えば絶縁体、半導体および／または導電体などであり得、さまざまなプロセスによって成長または堆積される。一般的な堆積技術に、蒸着やスパッタリングがある。ドーピングとは、ウェハ表面に特定量のドーパントを添加するプロセスである。ドーパントは、層の特性を変化させる（例えば、半導体を導電体に変える）ことができる。ドーピングには、熱拡散やイオン注入法など、数多くの方法を用いることができる。熱処理とは、特定の効果を得るために、ウェハを加熱して冷却する別の基本的な処理である。通常、熱処理では、ウェハに材料を足したりウェハから材料を除去することは行われないが、汚染が生じたり、ウェハから蒸気が蒸発することがある。よく用いられる熱処理にアニールがあり、この処理は、通常はドーピング処理によって生じたウェハ／デバイスの結晶構造の損傷を修復する。合金化や溶剤の揮発除去など、ほかの熱処理も半導体製造に使用される。

コンピュータのパワーが絶えず上がり、新しい改良型の電子デバイスが絶えず開発されている（デジタルオーディオプレーヤ、ビデオプレーヤなど）ため、コンピュータと電子デバイスの台数と使用が増加し続け、これらが複雑化し続けている。さらに、デジタルメディア（例えばデジタルオーディオ、ビデオ、画像など）の増加と使用により、これらの機器の開発に更に拍車がかかっている。このような増加と開発により、コンピュータと電子デバイスが記憶および保持することが要求／所望される情報の量が極めて増大している。

一般に、情報は、数多くあるタイプの記憶装置の１つ以上に記憶および保持される。記憶装置には、例えばハードディスクドライブ、コンパクトディスクドライブと、これらに対応する媒体、デジタルビデオディスク（ＤＶＤ）ドライブなどの長期記憶媒体がある。長期記憶媒体は、通常は大量の情報を低コストで記憶するが、ほかの種類の記憶装置よりも低速である。記憶装置にはメモリセルもあり、これは、多くの場合短期記憶媒体であるが必ずしもそうであるとは限らない。短期メモリセルは、長期記憶媒体よりも実質的に高速であることが多い。このような短期メモリセルには、例えば、ダイナミックランダムアクセスメモリ（dynamic random access memory：ＤＲＡＭ）、スタティックランダムアクセスメモリ（static random access memory：ＳＲＡＭ）、ダブルデータレートメモリ（double data rate memory：ＤＤＲ）、高速ページモードダイナミックランダムアクセスメモリ（fast page mode dynamic random access memory：ＦＰＭＤＲＡＭ）、拡張データアウトダイナミックランダムアクセスメモリ（extended data-out dynamic random access memory：ＥＤＯＤＲＡＭ）、同期型ランダムアクセス（synchronous dynamic random access memory：ＳＤＲＡＭ）、ＶｉｄｅｏＲＡＭ（ＶＲＡＭ）、フラッシュメモリ、読出し専用メモリ（ＲＯＭ）などがある。

メモリセルは、一般に揮発性型と不揮発性型に細分化することができる。揮発性メモリセルは、電力供給がなくなると情報を消失し、通常は、情報を保持するために定期的なリフレッシュサイクルを必要とする。揮発性メモリセルには、ランダムアクセスメモリ（ＲＡＭ）、ＤＲＡＭ、ＳＲＡＭなどがある。不揮発性メモリセルは、デバイスへの電力供給の有無を問わず情報を保持する。不揮発性メモリセルには、ＲＯＭ、プログラム可能読出し専用メモリ（programmable read only memory：ＰＲＯＭ）、消去プログラム可能読出し専用メモリ（erasable programmable read only memory：ＥＰＲＯＭ）、電気的消去可能プログラム可能読出し専用メモリ（electrically erasable programmable read only memory：ＥＥＰＲＯＭ）、フラッシュＥＥＰＲＯＭなどがあるが、これらに限られない。揮発性メモリセルは、不揮発性メモリセルと比べ、一般に低コストで高速に動作する。

メモリセルには、多くの場合メモリセルのアレイが含まれる。各メモリセルは、情報にアクセスされる、すなわち情報の“読出し”、“書込み”、および“消去”が行われる。メモリセルは、“オフ”状態または“オン”状態（“０”、“１”とも呼ばれる）で情報を保持している。通常、メモリセルは、指定されたバイト数（例えば１バイトにつき８つのメモリセル）を取得するためにアドレス指定される。揮発性メモリセルでは、メモリセルの状態を保持するために、メモリセルを定期的に“リフレッシュ”する必要がある。このようなメモリセルは、通常、そのさまざまな機能を実行し、２つの状態を切り替えて、保持することができる半導体デバイスから作製されている。このデバイスは、多くの場合、結晶性シリコンデバイスなど、無機ソリッドステート技術によって作製される。メモリセルによく用いられる半導体デバイスは、酸化金属半導体電界効果トランジスタ（metal oxide semiconductor field 効果 transistor：ＭＯＳＦＥＴ）である。

ポータブルコンピュータと電子デバイスが普及し使用が増えたことで、メモリセルに対する要求が非常に高まってきた。デジタルカメラ、デジタルオーディオプレーヤ、個人情報端末などは、一般に、大容量のメモリセル（例えば、フラッシュメモリ、スマートメディア、コンパクトフラッシュなど）の使用を要求する。情報記憶に対する需要の増加は、メモリセルの記憶容量のかつてない増加（例えば、ダイまたはチップあたりの記憶容量の増加など）に呼応している。郵便切手のサイズのシリコンの小片が、例えば、何千万個ものトランジスタを含み、各トランジスタが数百ナノメートル程度に小さいこともある。しかし、シリコン系のデバイスは、根本的な物理サイズの限界に達しようとしている。無機ソリッドステートデバイスは、一般に複雑なアーキテクチャを採用しなければならず、これが高コストとデータ記憶密度の低下を引き起こしている。無機半導体材料系の揮発性半導体メモリは、ほぼ常に電流の供給を必要とし、これが、記憶している情報を保持するだけのために、発熱を生じさせ大きな電力を消費させる。不揮発性半導体メモリセルも、無機半導体材料をベースとしているが、記憶された情報を保持するためにこのように常時電力を供給する必要がない。しかし、不揮発性半導体メモリセルは、代表的な揮発性メモリセルと比べて、データ転送速度が低く、消費電力が大きく、より複雑である。

さらに、無機ソリッドステートデバイスが微細化し、集積化が進むと、位置合わせの許容誤差がより厳しくなり、製造が顕著に困難となる。最小サイズの特徴を形成できるからといって、この最小サイズで実際に動作する回路が製造できるというわけではない。最小サイズよりも位置合わせの許容誤差のほうが格段に小さい必要があり、例えば、最小サイズの４分の１のサイズである必要がある。このため、デバイスの更なる微細化と高集積化が、無機メモリセルでは制限される可能性がある。さらに、低コストを維持しながら、無機不揮発性メモリセルを、増大する性能への要求を満足しつつこのように微細化するのは特に困難である。

以下では、本発明の一部の態様の基本を理解できるように、発明の概要を説明する。この概要は、本発明を広く概観するものではない。また、本発明の主要または重要な要素を特定したり、本発明の範囲を詳細に記載することを意図するものでもない。その目的は、後述する詳細な説明に先立ち、単に本発明の一部概念を簡潔に示すことにある。

本発明は、有機メモリセルを形成するためのシステムおよび方法に関し、これは、例えば、揮発性、低い密度と低いデバイス性能などの従来の無機メモリデバイスに固有の不具合を低減させる。本発明の１つ以上の態様によれば、パッシブ層として知られる有機メモリセルの一部が、プラズマを使用した処理によって、下層の導電層から、その導電層の上に形成される。このようなパッシブ層は一般に、硫化銅（Ｃｕ_２Ｓ）などの導電促進化合物を含み、これは導電層から、この導電層の上部を、例えば、フッ素（Ｆ）系ガスから生成されうるプラズマで処理することによって形成されうる。この変換プロセスは、特に、パッシブ層を例えば所望の膜厚に形成するのを支援するために、監視および制御されうる。

上記の目的およびこれに関連する目的を達成するために、本発明の特定の例示的な態様を、以下の記載および添付の図面に関してここに記載する。しかし、これらの態様は、本発明の原則の１つ以上を使用することができるさまざまな方法の幾つかに過ぎず、本発明のこのような態様およびその均等物の全てが含まれることが意図される。本発明の他の目的、効果および新しい特徴は、図面を参照して考察すれば、以下の発明の詳細な説明から明らかとなるであろう。

本発明を、添付の図面に示した例を採り上げて説明する。

図面を参照して本発明を記載する。図面全体にわたり、同じ参照符号は同じ要素を参照している。本発明をよく理解できるように、以下の説明では、説明を目的として具体的な詳細を数多く記載する。しかし、これらの特定の詳細に従わなくとも本発明の１つ以上の態様を実施できることは当業者には自明であろう。また、本発明の１つ以上の態様を説明しやすくするために、公知の構造および／または装置をブロック図形式で示す。

図１は、有機メモリセル１００の断面図であり、その一部を、本発明の１つ以上の態様に従って形成することができる。有機メモリセルは、少なくともその一部が有機材料をベースとしたメモリデバイスであり、このため、無機材料をベースとしたメモリデバイスの制約の一部を解決することができる。有機メモリデバイスは、従来の無機メモリデバイスと比較して、デバイスの性能を向上させつつ、デバイス密度を上げるのに役立つ。さらに、有機メモリデバイスは、不揮発性であり、このため、リフレッシュサイクルを頻繁に必要とすることなく、常時またはほぼ常時電力を供給する必要もない。有機メモリデバイスは、さまざまなインピーダンスレベルに対応する２つ以上の状態を有することができる。この状態はバイアス電圧を印加することで設定され、逆バイアスの電圧が別に印加されるまで、セルはその状態のままとどまる。セルは、電力が供給されても、されなくても（不揮発性など）その状態を保持し、注入電流または発光を測定することによって、電気的または光学的に読み出すことができる。

図１に示すセルなどの有機メモリセルは、ウェハ（代表的には、通常シリコンを含む基材（base substrate）１０２）に形成されうる。有機メモリデバイス１００は、第１誘電体層１０４、バリア層１０６、下部電極１０８、パッシブ層１１０、第２誘電体層１１２、有機層１１４および上部電極１２０を有する。本発明の１つ以上の態様によれば、有機メモリデバイス１００のパッシブ層１１０は、プラズマ処理プロセスによって少なくともその一部が形成される。有機メモリセル１００は、２つの状態しか保持できない従来の無機メモリセルとは異なり、２つ以上の状態を保持することができる。このため、有機メモリセル１００の１つのセルは、１ビット以上の情報を保持することができる。さらに、有機メモリセル１００は不揮発性メモリセルであり、そのため、常時またはほぼ常時電力を供給する必要がない。

第１誘電体層１０４は、基板１０２に形成され、誘電性または絶縁性を有する物質であれば、どのような種類の物質から形成されてもよい。下部電極１０８は、基板１０２上に導電材料を堆積させることによって形成される。導電材料を堆積させる前に、誘電層１０４に１つ以上のトレンチおよび／またはビアが形成され、その後、このトレンチに、周囲の誘電層１０４と同じ高さになるまで、選択的に導電材料が堆積されうる。導電層は、誘電層１０４の高さよりも高くトレンチ内に堆積されたのち、化学的機械研磨（ＣＭＰ）プロセスにより、誘電層１０４と面一となるように研磨されてもよい。通常、トレンチの形成には、ある種のパターニング／エッチングプロセスが用いられる。

誘電層１０４および／または基板１０２への下部電極１０８の拡散を低減するために、バリア層１０６が、トレンチ内（底部および側壁など）に形成される。下部電極１０８の導電材料は、例えば、銅、アルミニウム、クロム、ゲルマニウム、金、マグネシウム、マンガン、インジウム、鉄、ニッケル、パラジウム、白金、銀、チタン、亜鉛、これらの合金、インジウムスズ酸化物、ポリシリコン、不純物添加されたアモルファスシリコン、金属シリサイドなどを含みうる。導電材料に利用可能な合金の例として、ハステロイ（登録商標）、コバール（登録商標）、インバール、モネル（登録商標）、インコネル（登録商標）、黄銅、ステンレス鋼、マグネシウム銀合金や、その他の各種合金が挙げられる。下部電極１０８は、例えば、導電材料の（例えば、スパッタリングによる）堆積と、トレンチの外部の領域から導電材料を除去するための減量ＣＭＰ（reducing CMP）の実施を行うダマシンプロセスによって形成されうる。

パッシブ層１１０は、下部電極１０８の上に存在しており、電荷（正孔および／または電子）を供与および受容する能力を有する少なくとも１種類の導電促進合成物を含む。パッシブ層１０６のに使用可能な導電促進合成物の例は、硫化銅（Ｃｕ_２Ｓ、ＣｕＳ）、酸化銅（ＣｕＯ、Ｃｕ_２Ｏ）、酸化マンガン（ＭｎＯ_２）、二酸化チタン（ＴｉＯ_２）、酸化インジウム（Ｉ_３Ｏ_４）、硫化銀（Ａｇ_２Ｓ、ＡｇＳ）、酸化鉄（Ｆｅ_３Ｏ_４）などの１種類以上を含む。一般に、導電促進合成物は、導電促進合成物が電荷を供与および受容できるようにする少なくとも２つの比較的安定した酸化還元状態を有する。

本発明の１つ以上の態様によれば、パッシブ層１１０は、プラズマ処理プロセスによって、下部電極の上部から形成され、その際、下部電極１０８の導電材料の一部が、所望の（例えば導電促進）材料に変換されることで、少なくともその一部が形成されうる。例えば、下部電極１０８の上部は、例えばフッ素（Ｆ）含有ガス（例えばＣＦ_４および／またはＳＦ_６）によってプラズマ処理され、所望の導電促進材料を形成する。このため、パッシブ層１１０は、導電性の下部電極（銅から成長させた硫化銅など）の少なくとも一部から“成長”するといえる。

パッシブ層１１０の導電促進性により、下部電極１０８から有機層１１４とパッシブ層１１０の界面に電荷の輸送が容易に生じるようになる。さらに、パッシブ層１１０により、電荷キャリア（例えば、電子または正孔）の有機層１１４への注入が容易に生じるようになり、有機層内の電荷キャリア濃度が増大し、有機層１１４の導電性が変化する。さらに、パッシブ層１１０は、メモリデバイス１００の総電荷を均衡させるために、逆電荷も蓄積することができる。

第２誘電層１１２は、第１誘電層１０４の少なくとも一部とパッシブ層１１０の少なくとも一部の上に選択的に形成される（堆積されパターニングされるなど）。第２誘電層１１２は、セルスタックを適切に形成できるようにパターニングされ、下部電極の上に導電促進材料を形成するために、銅層のプラズマ処理前にパターニングされうる（エッチングされるなど）。第２誘電層１１２は、第１誘電層１０４に使用したものと同様の誘電材料から形成できる。第２誘電層１１２と誘電層１０４は併せて内部誘電体（inner layer dielectric:ＩＬＤ）と呼ばれることもあるということが理解されるべきである。

パッシブ層１１０の上に有機層１１４が形成される。パッシブ層１１０上に有機層１１４を形成すると、２層間に界面が形成される。有機層１１４は、代表的には、有機小分子や共役重合体などの共役有機材料から形成される。一般に、共役有機分子は、少なくとも２つの比較的安定な酸化−還元状態をとり、このため、電荷（正孔および／または電子）を供与および受容する能力が付与される。有機層がポリマーの場合、共役有機ポリマーのポリマー主鎖が電極１０８と電極１２０の間に長手方向（例えば、電極１０８と電極１２０の内側の対向する表面にほぼ実質的に直交する方向）に延びている。共役有機分子は、主鎖が共役性を保持するように、直鎖状であっても分岐状であってもよい。このような共役分子は、π軌道が重複しており、２つ以上の共鳴構造をとることができるという特徴を有している。

有機層１１４は、数多くの適切な技術によって形成でき、これには、例えば、材料と溶媒の混合物を配して溶媒を除去するスピンオン法があるということが理解されるべきである。別の適切な技術には、低圧化学気相成長法（ＬＰＣＶＤ）、プラズマ化学気相成長法（ＰＥＣＶＤ）、高密度化学気相成長法（ＨＤＣＶＤ）などの化学気相成長法（ＣＶＤ）がある。場合によっては、パッシブ層１１０は、有機層１１４の形成時に触媒として作用することもあるということが理解されよう。これに関連して、共役有機分子の主鎖は、最初はパッシブ層１１０に近接して形成し、離れて成長あるいは結合し、パッシブ層の表面と実質的に直交しうる。その結果、共役有機分子の主鎖は２つの電極にまたがる向きに自己整合しうる。

有機材料は環式であっても非環式であってもよい。有機ポリマーなど、場合によっては、有機材料は、形成または堆積中に電極間に自己組織化する。有機層１１４に使用できる共役有機ポリマーの例に、ポリアセチレン（シスまたはトランス）；ポリフェニルアセチレン（シスまたはトランス）；ポリジフェニルアセチレン；ポリアニリン；ポリ（ｐ−フェニレンビニレン）；ポリチオフェン；ポリポルフィリン；ポルフィリン大環状分子、チオール誘導体化ポリポルフィリン；ポリフェロセン、ポリフタロシアニンなどのポリメタロセン；ポリビニレン；ポリスチロールなどがある。さらに、有機材料は、適切なドーパント（塩など）をドープすることによって、その特性が調整されてもよい。

有機層１１４の上および／またはパッシブ層１１０の上に上部電極１２０が形成される。上部電極１２０は、有機層１１４の形成に使用する技術によっては、有機層１１４の形成前に形成されることがあるということが理解されるべきである。上部電極１２０は、アルミニウム、クロム、銅、ゲルマニウム、金、マグネシウム、マンガン、インジウム、鉄、ニッケル、パラジウム、白金、銀、チタン、亜鉛、これらの合金、インジウムスズ酸化物、ポリシリコン、不純物添加されたアモルファスシリコン、金属シリサイドなどの導電材料から形成されうる。導電材料に利用可能な合金の例として、ハステロイ（登録商標）、コバール（登録商標）、インバール、モネル（登録商標）、インコネル（登録商標）、黄銅、ステンレス鋼、マグネシウム銀合金や、その他の各種合金が挙げられる。上部電極１２０は、ニッケル、コバルト、クロム、銀、銅やその他の適切な材料、および／またはこれらの合金から形成されうる。さらに、銅の合金およびリンとホウ素の合金が使用されてもよい。上部電極に使用される導電材料は、下部電極に使用される導電材料と同じであってもよいが、必ずしもそれに限られないということが理解されるべきである。

下部電極１０８と上部電極１２０の膜厚は、形成するメモリセルの実装によって変わりうるということが理解されるべきである。しかし、膜厚範囲の例として、約０.０１μｍ以上約１０μｍ以下、約０.０５μｍ以上約５μｍ以下、および／または約０.１μｍ以上約１μｍ以下が挙げられる。

有機層１１４とパッシブ層１１０は、集合的に、選択的導電媒体または選択的導電層と呼ばれる。この媒体は、電極１０８，１２０を介して媒体に各種電圧を印加することによって、メモリセルの動作を変えるために、導電特性（導電性、非導電性、半導性など）を制御された方法で変えることができる。

有機層１１４は適切な膜厚を有し、これは選択した実装および／または製造するメモリセルによって変わる。有機ポリマー層１１４の適切な膜厚範囲の例として、約０.００１μｍ以上約５μｍ以下、約０.０１μｍ以上約２.５μｍ以下、約０.０５μｍ以上約１μｍ以下の膜厚が挙げられる。同様に、パッシブ層１１０は適切な膜厚を有し、これは選択した実装および／または製造するメモリセルによって変わる。パッシブ層１１０の適切な膜厚の例として、約２Å以上約０.１μｍ以下の膜厚、約１０Å以上約０.０１μｍ以下の膜厚、および約５０Å以上約０.００５μｍ以下の膜厚が挙げられる。

有機層１１４は、有機メモリセル１００の動作を支援するために、一般にパッシブ層１１０より厚く形成されている。一態様では、有機層の膜厚はパッシブ層の膜厚よりも約０.１〜約５００倍大きい。本発明に従って、これ以外の適切な比率を使用してもよいことが理解されよう。

有機メモリセル１００は、従来のメモリセルと同様に、導電（低インピーダンスまたは“オン”）状態と非導電（高インピーダンスまたは“オフ”）状態の２つの状態をとることができる。しかし、２つの状態（オフまたはオンなど）に限られる従来のメモリセルとは異なり、有機メモリセルは、複数の状態をとる／保持することができる。有機メモリセルは、導電度を変えることによって、ほかの状態を識別しうる。例えば、有機メモリセルは、超高導電状態（超低レベルのインピーダンス状態）、高導電状態（低レベルのインピーダンス状態）などの低インピーダンス状態、導電状態（中レベルのインピーダンス状態）、非導電状態（高レベルのインピーダンス状態）をとることができ、これにより、例えば、２ビット以上の情報または４ビット以上の情報（例えば、４状態で２ビットの情報を、８状態で３ビットの情報を保持できる）などの複数ビットの情報を、１つの有機メモリセルに保持可能としている。

有機層がｎ型導電体の場合、デバイスの通常動作時に、電極に印加した電圧に応じて、電子が第２電極１２０から選択的導電媒体を通って第１電極１０８に流れる。あるいは、有機層がｐ型導電体の場合、正孔が第１電極１０８から第２電極１２０に流れるか、あるいは、有機層がｎ型およびｐ型であり、層１１０と層１２０と整合する適切なエネルギーバンドを有する場合、電子と正孔の両者が有機層内を流れる。このようにして、選択的導電媒体を介して電流が第１電極１０８から第２電極１２０に流れる。

有機メモリセルを特定の状態に切り替えることを、プログラミングまたは書込みと呼ぶ。プログラミングは、電極１０８，１２０を介して選択的導電媒体に所定の電圧（例えば、９ボルト、２ボルト、１ボルトなど）を印加することによって行われる。この所定の電圧はしきい値電圧とも呼ばれ、個々の所望の状態に応じて変わり、一般に、通常動作に使用される電圧よりも実質的に高い。このため、一般に、個々の所望の状態（例えば、“オフ”、“オン”など）に対応するしきい値電圧が別個に存在する。このしきい値は、有機メモリセルを構成している材料の種類（identity）、各層の膜厚などの数多くの要因によって変わる。

一般に、しきい値を超える電界が印加されているなどの外部刺激が存在する状態（“オン”状態）で、電圧を印加すると、有機メモリセルに対する情報の書込み、読出し、または消去が可能となるのに対し、しきい値を超える外部刺激が存在しない状態（“オフ”状態）では、電圧を印加しても有機メモリセルに対して情報の書込みや読出しを行うことができない。

有機メモリセルから情報を読み出すには、電圧源を介して電圧または電界（２ボルト、１ボルト、０．５ボルトなど）が印加される。次に、インピーダンス測定が実行され、メモリセルの動作状態（例えば、高インピーダンス、超低インピーダンス、低インピーダンス、中程度のインピーダンスなど）が決定される。上で述べたように、このインピーダンスは、２状態デバイスでは、例えば、または“オン”（例えば、１）または“オフ”（例えば、０）に関連しており、４状態デバイスでは、“００”、“０１”、“１０”、または“１１”に対応している。これ以外の状態の数を使用して、２進数の別の解釈（interpretations）を定義できるということが理解されよう。有機メモリセルに書き込まれている情報を消去するには、負電圧、すなわち、しきい値を超える書込み信号の極性と逆極性の電圧が印加される。

図２は、別の有機メモリセル２００を示す破断図であり、その一部が本発明の１つ以上の態様に従って形成されうる。このメモリセルは、マルチセルメモリデバイスである。説明のために、メモリデバイス２００をデュアルセル構造として記載するが、２を超えるセルを有するメモリ構造を作製してもよいことが理解されるべきである。誘電層２０４内に、関連するバリア層２０８を有する下部電極２０６が形成されており、バリア層２０８は、下部電極２０６がその下の（subsequent）層２１０に拡散するのを低減する。下部電極２０６は、通常は銅などの導電材料から形成されるが、アルミニウム、クロム、ゲルマニウム、金、マグネシウム、マンガン、インジウム、鉄、ニッケル、パラジウム、白金、銀、チタン、亜鉛、これらの合金、インジウムスズ酸化物、ポリシリコン、不純物添加されたアモルファスシリコン、金属シリサイドなどの適した任意の導電材料を含んでもよい。導電材料に利用可能な合金の例として、ハステロイ（登録商標）、コバール（登録商標）、インバール、モネル（登録商標）、インコネル（登録商標）、黄銅、ステンレス鋼、マグネシウム銀合金や、その他の各種合金が挙げられる。

本発明の１つ以上の態様によれば、下部電極２０６の上にパッシブ層２１２が形成されている。このパッシブ層は、例えば、硫化銅（Ｃｕ_２Ｓ，ＣｕＳ）であり、例えば、フッ素（Ｆ）ガスを使用した導電性の下部電極２０６のプラズマ処理によって形成されうる。このプラズマ処理は下部電極を構成している導電材料の組成（makeup）を変化させて、導電材料に導電促進特性を付与させる。下部電極２０６と関連するパッシブ層（複数の層のこともある）２１２は、マルチセルメモリデバイス２００の共通の活性化またはアクセス要素として協働する。

パッシブ層２１２の形成後、層２０４の上に誘電層２０２が追加され、この層２０２内に有機半導体材料２１４が形成される。この有機材料は、例えば、ポリアセチレン（シスまたはトランス）；ポリフェニルアセチレン（シスまたはトランス）；ポリジフェニルアセチレン；ポリアニリン；ポリ（ｐ−フェニレンビニレン）；ポリチオフェン；ポリポルフィリン；ポルフィリン大環状分子、チオール誘導体化ポリポルフィリン；ポリフェロセン、ポリフタロシアニンなどのポリメタロセン；ポリビニレン；ポリスチロールなどの有機ポリマーを含むポリマーでありうる。

有機材料２１４に誘電材料２１６が部分的に埋め込まれ、これは、例えば、酸化シリコン（ＳｉＯ）、二酸化シリコン（ＳｉＯ_２）、窒化シリコン（Ｓｉ_３Ｎ_４）、（ＳｉＮ）、酸窒化シリコン（ＳｉＯ_ｘＮ_ｙ）、フッ化酸化シリコン（ＳｉＯ_ｘＦ_ｙ）、ポリシリコン、アモルファスシリコン、テトラエチルオルソシリケート（ＴＥＯＳ）、リン酸珪酸塩ガラス（ＰＳＧ）、ホウ素含有リン酸珪酸塩ガラス（ＢＰＳＧ）、任意の適切なスピンオンガラス、ポリイミドまたは他の適切な絶縁材料を含みうる。図に示すように、２つの導電性電極２１８，２２０が有機材料２１４の上に形成されており、これにより、メモリセル２２２，２２４が有機材料２１４の垂直位置（Ｙ＋方向およびＹ−方向）に形成されている。このため、電極２１８と電極２０６の間に適切な電圧を印加すると、メモリセル２２２に記憶状態（例えば、１、０やそれ以外のインピーダンス状態）を記憶する（あるいはここから読み出す）ことができ、電極２２０と電極２０６の間に適切な電圧を印加すると、メモリセル２２４に記憶状態を記憶する（あるいはここから読み出す）ことができる。

前述のように、有機材料２１４の上に複数の電極を形成して、２を超えるメモリセルを形成することができる。さらに、集積回路（ＩＣ）メモリデバイスに従って、このようなマルチセルメモリデバイス２００を複数形成することができる（例えば、不揮発性メモリＩＣとして構成された１メガビット、２メガビット、８メガビットの記憶セルなど）。さらに、本発明に従って、複数のマルチセル構造の記憶、消去、読出しおよび書込み（例えば、８／１６バイト／ワードの消去、読出し、書込み）を行うために、層２１０内に符号２２６で示すような共通ワード線を設けてもよい。

図２の参照符号２３０を簡単に参照すると、上面図にメモリデバイス２００のデュアルセル構造が示されている。構造２３０の上部から観察できるように、円筒形（または多次元）の構造２３２が、有機材料２１４と誘電材料２１６の組み合わせから形成されている。

図３を参照すると、ここに記載する方法で形成されたメモリセルを有するものなど、メモリセルのアレイ３００が示されている。このようなアレイは、一般にシリコン系のウェハ上に形成され、ビット線と呼ばれる複数の列３０２と、ワード線と呼ばれる複数の行３０４を有する。ビット線とワード線の交点が特定のメモリセルのアドレスを構成している。アレイ内の適切な列と行を（例えば、列アドレスストローブ（column address strobe：ＣＡＳ）３０６と行アドレスストローブ（row address strobe：ＲＡＳ）３０８をそれぞれ使用して）選択し、信号を送ることによって、メモリセルにデータ（０または１など）を記憶させることができる。例えば、３１０に示されるメモリセルの状態（例えば、０または１）は、アレイ３００の第３行と第８列の関数である。例えば、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）では、メモリセルはトランジスタとコンデンサの対を有する。メモリセルに書き込むには、（ＣＡＳ３０６などによって）適切な列に電荷を送って列内の個々のトランジスタを活性化させ、個々のコンデンサを設定すべき状態を（ＲＡＳ３０８などによって）適切な列に送る。セルの状態を読み出すには、コンデンサに蓄えられた電荷のレベルをセンスアンプによって決定しうる。そのレベルが５０パーセントを超える場合はlと読み出され、超えていない場合は０と読み出されうる。図３に示すアレイ３００は６４個のメモリセル（例えば、８行×８列）を有するが、本発明はどのような数のメモリセルにも応用でき、特定の構成、配置および／またはメモリセル個数に限定されないということが理解されるべきである。

図４は、メモリセル４００を形成する際に実装されうる層の破断図を示す。このメモリセルは、例えば、図１を参照して上に記載したメモリセルに対応しうる。この層は、基板４０２（シリコンなど）を有し、その上に誘電材料または絶縁材料の層４０４が形成されている。この誘電層は、適切であれば、どのような方法でも形成することができ、これには、例えば、成長法、堆積法、スピンオン法および／またはスパッタリング法がある。誘電層４０４は、トレンチまたは開口部が（エッチングなどによって）加工されており、その内部に下部電極が形成される。誘電材料４０４は、例えば、酸化シリコン（ＳｉＯ）、二酸化シリコン（ＳｉＯ_２）、窒化シリコン（Ｓｉ_３Ｎ_４）、（ＳｉＮ）、酸窒化シリコン（ＳｉＯ_ｘＮ_ｙ）、フッ化酸化シリコン（ＳｉＯ_ｘＦ_ｙ）、ポリシリコン、アモルファスシリコン、テトラエチルオルソシリケート（ＴＥＯＳ）、リン酸珪酸塩ガラス（ＰＳＧ）、ホウ素含有リン酸珪酸塩ガラス（ＢＰＳＧ）、任意の適切なスピンオンガラス、ポリイミドまたは他の適切な絶縁材料を含みうる。

図５において、下部電極の形成において、トレンチ４０６に導電材料４０８が埋め込まれる。トレンチには、誘電層４０４ および／または基板４０２への下部電極４０８の拡散を低減するために、底部と側壁を有するバリア層４１０も形成される。下部電極４０８の導電材料は、例えば、銅、アルミニウム、クロム、ゲルマニウム、金、マグネシウム、マンガン、インジウム、鉄、ニッケル、パラジウム、白金、銀、チタン、亜鉛、これらの合金、インジウムスズ酸化物、ポリシリコン、不純物添加されたアモルファスシリコン、金属シリサイドなどを含みうる。導電材料に利用可能な合金の例として、ハステロイ（登録商標）、コバール（登録商標）、インバール、モネル（登録商標）、インコネル（登録商標）、黄銅、ステンレス鋼、マグネシウム銀合金や、その他の各種合金が挙げられる。下部電極４０８は、例えば、導電材料を、周囲を取り囲む誘電層４０４の膜厚と同じかそれより厚く（例えば、スパッタリングによって）トレンチ内に堆積するダマシンプロセスによって形成される。次に、この層が、所望のレベルの均一性および／または膜厚を得るために化学的機械研磨（ＣＭＰ）処理されうる。例えば、導電層とそれを取り囲む誘電材料の適切な膜厚範囲として、約０.０１μｍ以上約１０μｍ以下、約０.０５μｍ以上約５μｍ以下、および／または約０.１μｍ以上約１μｍ以下が挙げられる。

図６において、既存の誘電層４０４の上に第２誘電層４１２が形成される。第２誘電層４１２は、適切であれば、どのような方法でも形成することができ、これには、例えば、成長法、堆積法、スピンオン法および／またはスパッタリング法がある。第２誘電層は、必須ではないが、第１誘電層４０４を構成しているのと同じ材料によって形成されてもよく、これは、酸化シリコン（ＳｉＯ）、二酸化シリコン（ＳｉＯ_２）、窒化シリコン（Ｓｉ_３Ｎ_４）、（ＳｉＮ）、酸窒化シリコン（ＳｉＯ_ｘＮ_ｙ）、フッ化酸化シリコン（ＳｉＯ_ｘＦ_ｙ）、ポリシリコン、アモルファスシリコン、テトラエチルオルソシリケート（ＴＥＯＳ）、リン酸珪酸塩ガラス（ＰＳＧ）、ホウ素含有リン酸珪酸塩ガラス（ＢＰＳＧ）、任意の適切なスピンオンガラス、ポリイミドまたは他の適切な絶縁材料を含みうる。誘電層４０４，４１２は内部誘電体（ＩＬＤ）とも呼ばれることが理解されよう。下部電極を構成している導電材料４０８の上部の上にパッシブ層を形成するか、この上部からパッシブ層を形成できるように、第２誘電層にトレンチまたはビア４１４が形成される（例えばエッチングされる）。

図７を参照すると、下部電極４０８の一部が、トレンチ４１４を介してプラズマ処理に露出される。 より詳細には、特にＣＦ_４および／またはＳＦ_６などのフッ素（Ｆ）から生成されうるプラズマ４１６が下部電極４０８の上部４１８に接触しうる。プラズマ４１６が、下部電極４０８の上部４１８をパッシブ層４２０（想像線に示す）に変換するために、上部４１８と作用し、導電材料を所望の導電促進特性を有する化合物に変換し、これが、メモリセル４００の形成において、下部電極４０８と後からその上に形成される他の層との間に導電性を付与するのを支援する。

例えば、気体状のＳＦ_６ ４２２が、少なくともその一部が銅（Ｃｕ）から形成されている下部電極４０８の上部に導入される。ガス４２２を励起して、フッ素系プラズマ４１６を発生させるために、ＲＦ励起源４２４が使用される。プラズマ４１６が上部４１８と作用し、下部電極４０８の上で、導電性の銅を硫化銅（Ｃｕ_２Ｓ，ＣｕＳ）の薄い層に変換しうる。このため、パッシブ層４２０は下部電極４０８から“成長”されるといえる。パッシブ層４２０に対して、例えば、所望のレベルの均一性および／または膜厚を得るための研磨および／またはエッチングなど、後続の処理が行われてもよいということが理解されるべきである。メモリセルの特定の実装のためパッシブ層４２０の適切な膜厚の例として、約２Å以上約０.１μｍ以下の膜厚、約１０Å以上約０.０１μｍ以下の膜厚、および約５０Å以上約０.００５μｍ以下の膜厚が挙げられる。このスタックに第２誘電層４１２を追加する前に、プラズマ処理が実施されてもよいということが更に理解されよう。さらに、導電促進パッシブ層４２０は、例えば、約２.０〜２.２１の屈折率と約５.７×１０^ー２Ω・ｃｍの比抵抗を有し、６００〜７００ｎｍにおける透過率が約６０％と透明でありうる。しかし、これらのパラメータは本発明の１つ以上の態様による数多くのプロセスパラメータとパッシブ層が有する特性のほんの一部の例に過ぎないため、本発明はパラメータに厳密に限定されることはない点に留意されたい。

図８を参照せずにおくと、下部電極４０８の上部４１８のパッシブ層４２０に変換されたら、パッシブ層４２０に有機層４２６が形成される。有機層は、適切であれば、どのような方法でも形成することができる。有機層４２６の形成に使用できる方法の１つに、スピンコート法があり、この方法では、有機層を構成する材料の混合物を配し、ウェハを素早く回転させて、材料を、開口部４１４も含めてウェハに均一に分配する。これに替えて、あるいはこれに加えて、有機層４２６を形成するためにスパッタリング法、成長法および／または堆積法を使用することができ、これには、例えば、物理蒸着法（ＰＶＤ）、化学気相成長法（ＣＶＤ）、低圧化学気相成長法（ＬＰＣＶＤ）、プラズマ化学気相成長法（ＰＥＣＶＤ）、高密度化学気相成長法（ＨＤＣＶＤ）、急速熱処理化学気相成長法（ＲＴＣＶＤ）、有機金属化学気相成長法（ＭＯＣＶＤ）、パルスレーザ堆積法（ＰＬＤ）などがある。余分な有機材料は、化学的機械研磨（ＣＭＰ）やほかの適切な手段によって、誘電層４１４から取り除くことができる。また、有機層４２６に対して、所望の膜厚および／または所望のレベルの均一性を得るために、後続の処理（例えば、エッチング）が行われてもよい。

有機層４２６は有機材料を含み、これは環式であっても非環式であってもよい。有機層４２６に使用できる共役有機ポリマーの例に、ポリアセチレン（シスまたはトランス）；ポリフェニルアセチレン（シスまたはトランス）；ポリジフェニルアセチレン；ポリアニリン；ポリ（ｐ−フェニレンビニレン）；ポリチオフェン；ポリポルフィリン；ポルフィリン大環状分子、チオール誘導体化ポリポルフィリン；ポリフェロセン、ポリフタロシアニンなどのポリメタロセン；ポリビニレン；ポリスチロールなどがある。メモリセルの特定の実装のための有機層４２６の膜厚範囲の例として、約０.００１μｍ以上約５μｍ以下、約０.０１μｍ以上約２.５μｍ以下、約０.０５μｍ以上約１μｍ以下の膜厚が挙げられる。有機層４２６は、有機メモリセル４００の動作を支援するために、一般にパッシブ層４２０より厚く形成されている。一態様では、有機層の膜厚はパッシブ層の膜厚よりも約０.１〜約５００倍大きい。本発明に従って、これ以外の適切な比率を使用してもよいことが理解されよう。

図９は、完成した状態のメモリセルを示しており、有機層４２６の上に上部電極４２８が形成されている。上部電極４２８は、アルミニウム、クロム、銅、ゲルマニウム、金、マグネシウム、マンガン、インジウム、鉄、ニッケル、パラジウム、白金、銀、チタン、亜鉛、これらの合金、インジウムスズ酸化物、ポリシリコン、不純物添加されたアモルファスシリコン、金属シリサイドなどの導電材料を含みうる。導電材料に利用可能な合金の例として、ハステロイ（登録商標）、コバール（登録商標）、インバール、モネル（登録商標）、インコネル（登録商標）、黄銅、ステンレス鋼、マグネシウム銀合金や、その他の各種合金が挙げられる。上部電極に使用される導電材料は、下部電極４０８に使用される導電材料と同じであってもよいが、必ずしもそれに限られないということが理解されるべきである。

上部電極４２８は、適切であれば、どのような方法でも形成することができ、これには、例えば、成長法、堆積法、スピンオン法および／またはスパッタリング法がある。余分な導電材料は、例えば化学的機械研磨によって、誘電層４１２から取り除くことができる。上部電極４２８に対して、例えば、所望のレベルの均一性および／または膜厚を得るために、追加の処理（エッチングおよび／または研磨など）が行われてもよい。上部電極４２８の膜厚範囲の例として、約０.０１μｍ以上約１０μｍ以下、約０.０５μｍ以上約５μｍ以下、および／または約０.１μｍ以上約１μｍ以下が挙げられる。

図１０は、本発明の１つ以上の態様による、詳細には導電促進特性を付与するために、導電材料の上部を変換するプラズマ処理によって、導電材料（銅など）の層の上にパッシブ層（例えば、硫化銅（Ｃｕ_２Ｓ,ＣｕＳ））を形成するためのシステム１０００を示す模式ブロック図である。形成速度は、ガスの組成および／または濃度、励起電圧、温度および／または圧力などの因子によって変わりうるが、因子はこれらに限定されないということが理解されよう。ここに記載する形成法は、ウェハに１つ以上のメモリセルが作製される半導体製造プロセスの一環として使用することができる。

システム１０００は、複数の壁を有するハウジングによって画定されているチャンバ１００２を有する。チャンバ１００２は、導電材料１００８を有するウェハ１００６を支持するように動作可能なステージ１００４（またはチャック）を有するものなど、支持部を有し、この導電材料１００８から、１つ以上のメモリセルの形成の一環として、１層以上のパッシブ層が選択的に形成されうる。導電材料の連続する層１００８が一般的に図１０に示されているが、ウェハは、１つ以上のトレンチが形成されている１つ以上の誘電材料の形成物を有してもよく、このトレンチには、選択的に形成された導電材料の堆積物が形成されており、このトレンチによって、その後行われる処理（例えば、図４〜９に示すものなど）に導電材料の堆積物（その上部）が露出されるということが理解されよう。

支持部１００４には、チャンバ１００２内の所望の位置にウェハ１００６を選択的に移動させるための位置合わせシステム１０１０が動作可能に接続されている。本発明の１つ以上の態様に従って任意の適切な位置合わせシステムを使用することができるということが理解されるべきである。導電材料は銅であってもよく、このほか、アルミニウム、クロム、ゲルマニウム、金、マグネシウム、マンガン、インジウム、鉄、ニッケル、パラジウム、白金、銀、チタン、亜鉛、これらの合金、インジウムスズ酸化物、ポリシリコン、不純物添加されたアモルファスシリコン、金属シリサイドなどの任意の適した導電材料であってもよいことが更に理解されよう。導電材料に利用可能な合金の例として、ハステロイ（登録商標）、コバール（登録商標）、インバール、モネル（登録商標）、インコネル（登録商標）、黄銅、ステンレス鋼、マグネシウム銀合金や、その他の各種合金が挙げられる。

例えば、特に形成するパッシブ層の膜厚、形成するパッシブ層の組成、チャンバ内の圧力、チャンバ内の温度および／またはチャンバの容積に基づいて、気体状の化学物質を、さまざまな速度、体積、濃度などで、チャンバに選択的に供給するために、チャンバ１００２にガス供給システム１０１２が動作可能に結合されている。ガス供給システム１０１２は、フッ素（Ｆ）系ガス（例えば、ＣＦ_４および／またはＳＦ_６）など、チャンバに導入する１種類以上の化学物質の気体状の媒体（蒸気）の供給源を備えている。図示した例では、ガスが配管１０１４を介してチャンバに供給され、配管１０１４の先端にはノズル１０１６が設けられている。簡潔を期すために、図１０にはノズル１０１６が１本しか記載されていないが、複数本のノズルを使用するか、別のガス供給機構を使用して、本発明の１つ以上の態様に従って、さまざまな混合および／または濃度のガスをチャンバ１００２に供給してもよいことが理解されよう。例えば、シャワーヘッド型のガス配給機構を用いて、チャンバ内のウェハ１００６の上部に化学物質をより均一に供給してもよく、こうすることで、ウェハ全面に広がる誘電材料に形成されたトレンチに選択的に形成され、このトレンチによって選択的に露出されている導電材料において化学反応をより均一に起こさせることができる。

チャンバ１００２内の温度を選択的に調整するために、温度システム１０１８も設けられている。例えば、システム１０１８は、チャンバ１００２に熱を拡散させるように動作可能な拡散型のシステム（横型炉または縦型炉など）でありえる。温度システム１０１８が自身で温度制御工程を実行しても、このような制御が、エッチングチャンバ１００２に動作可能に結合されている他のセンサ１０２０によって実施されてもよい。チャンバ内の圧力を選択的に調整するため、圧力システム１０２２が同様に備えられている。例えば、圧力システム１０２２は、チャンバ１００２内の圧力を選択的に適合させるのを支援するために、開閉の程度を可変調整できるバルブ１０２６を有する排気用配管１０２４を１本以上有しうる。

システム１０００は、エッチングチャンバとの間でウェハをロードまたはアンロードするための、チャンバ１００２に動作可能に接続されたロードシステム１０２８も有する。ロードシステム１０２８は通常は自動化されており、制御された速度でウェハをチャンバにロードし、チャンバからアンロードする。システムは、１つ以上の動作パラメータ（例えば、チャンバ内の温度、チャンバ内の圧力、パッシブ層の膜厚、パッシブ層の組成、パッシブ層の導電性、導電材料から導電促進パッシブ層への変換速度）の（例えば、グラフィックおよび／または文字を使用した）表現を表示するために、制御システム１０３２に動作可能に結合されたディスプレイ１０３０も更に有しうる。

システム１０００の各種コンポーネントに動作電力を供給する電源１０３４も備えられている。本発明の実装に適したものであれば、どのような電源装置（電池、ライン電力など）も使用することができる。チャンバ１００２には励起システム１０３６が動作可能に結合されている。システム１０３６はコイル１０４０とＲＦ励起（例えば、電圧）源１０４２を有しており、コイル１０４０がＲＦ励起源１０４２によって励起され、これによりチャンバ内の１種類以上のフッ素（Ｆ）系ガスが電気的に励起されて、プラズマが発生し、このプラズマがウェハ全面に広がる誘電材料に形成されたトレンチ内に堆積されている導電材料（銅など）の露出している部分に作用する。導電材料の堆積物は有機メモリセルの下部電極に対応していてもよく、プラズマが、導電材料の露出している上部の導電促進材料（硫化銅など）への変換を促進して、有機メモリセルの形成においてパッシブ層が形成される。

システムは導電材料の堆積物の上部から形成されるパッシブ層の膜厚など、チャンバ内での処理をインサイチュ（in situ）で監視するための測定システム１０４４を有しうる。監視システム１０４４は単独のコンポーネントであっても、２つ以上の協働するデバイスおよび／またはプロセスに分散されていても、この両方が行われていてもよい。同様に、監視システム１０４４は１つの物理デバイスまたは論理デバイス（コンピュータ、プロセスなど）に存在していても、２つ以上の物理デバイスまたは論理デバイスに分散されていても、この両方が行われていてもよい。測定システム１０４４は、１つ以上の非破壊測定コンポーネントを有し、これは、例えば、光学干渉、スキャタロメトリ、赤外分光分析法、エリプソメトリ、走査型電子顕微鏡分析、シンクロトロンおよび／またはＸ線回折法などを利用したものでありうる。測定システムはビームソース１０４６と検出器１０４８とを有する。図示した例では１つのビームソース１０４６と１つの検出器１０４８が示されているが、ウェハのさまざまな場所において、パッシブ層の特性および／またはほかの処理条件を測定するために、これらのコンポーネントが２つ以上あってもよいことが理解されるべきである。

ソース部１０４６は、ウェハ１００６の表面に向かって１以上のビーム１０５０（例えば、周波数安定化レーザ、レーザダイオードまたはヘリウムネオン（ＨｅＮｅ）気体レーザから発せられる光のビーム）を与える。ビーム１０２０は、形成中のパッシブ層の密度、組成などの表面条件と相互作用して、これによって変化される（例えば、反射、屈折、回折される）。変化したビーム１０５２は、測定システム１０４４の検出器部１０４８によって受光され、ビーム特性を有しており（例えば、強度（magnitude）、角度、位相、偏光）、この特性が入射ビーム１０５０の特性と比較されて検査され、形成中のパッシブ層の１つ以上の特性を示す情報（indication）（例えば、厚さ、化学種、導電性）が決定される。１つ以上のソースから複数の入射ビームを発生させて、離れた別の位置に入射させることで、例えば、プロセス中に、これらの位置において、実質的に同時にパッシブ層の特性を個々に測定することができる。この同時測定は、処理の均一性を示す情報を提供し、所望の結果を効率的かつ経済的に達成するためにプロセスを制御するのに役立ちうる。

光学干渉に関していえば、例えば、選択した波長での光の強度は、表面特性（厚さ、化学組成など）の関数として変化する。分光エリプソメトリでは、膜厚は、反射光の偏光状態に基づいて変化し、これは、ビーム１０５２を反射させた材料の屈折率と関数的に関連している。

スキャタロメトリ（scatrometry）法を使用することで、表面に照射された光の位相および／または強度（magtitude）と、入射光が表面に入射して、表面によって反射されて生じる複合反射および／または回折光の位相および／または強度信号とを比較することで、膜厚および／または化学組成に関する所望の情報を取り出すことができる。反射および／または回析光の強度および／または位相は、光が照射された表面の特性（例えば、膜厚、化学種、導電性、組成）に応じて変化しうる。

実質的に一意な強度／位相のシグニチャを、複合反射および／または回折光から作成することができる。測定システム１０４４は、測定した特性を示す情報を制御システム１０３２に提供する。この情報は、生の位相情報および強度情報でありえる。別法として、あるいはこれに加えて、測定システム１０４４は、測定した光学特性に基づいて、例えば膜厚を示す情報を導き出して、検出した光学特性に従って測定した膜厚を示す信号を制御システム１０３２に提供するように設計されうる。例えば、導曲線を比較することによって、反射光の位相および強度が測定されてプロットされ、この決定が支援される。

膜厚を決定するために、例えば、測定された信号特性が強度／位相シグニチャの信号（シグニチャ）のライブラリと比較されて、堆積された副生成物の特性が決定されうる。このような実質的に一意な位相／強度のシグニチャは、光が照射された表面の複素屈折率が少なくとも一因となり、異なる表面によって反射および／または屈折された光から得られる。複素屈折率（Ｎ）は、表面の屈折率（ｎ）と吸光係数（ｋ）とを調べることで計算することができる。複素屈折率の計算は、下記の式によって表される。
Ｎ＝ｎ−ｊｋ， ［式１］
上記式においてｊは虚数。
信号（シグニチャ）ライブラリは、実測で得た強度／位相のシグニチャ、および／またはモデリングおよびシミュレーションによって得たシグニチャから作成することができる。一例を挙げると、既知の強度、波長および位相を有する第１の入射光に露光されると、表面にある第１の特徴により、第１の位相／強度シグニチャが作成されうる。同様に、既知の強度、波長および位相を有する第１の入射光に露光されると、表面にある第２の特徴により、第２の位相／強度シグニチャが作成されうる。例えば、第１の厚さを有する特定の種類の材料によって第１のシグニチャが生成され、厚さの異なる同じ材料から、第１のシグニチャとは異なる第２のシグニチャが生成されうる。実測で得たシグニチャとシミュレーションされモデリングされたシグニチャとが組み合わされ、信号（シグニチャ）ライブラリが作製される。シミュレーションおよびモデリングを使用してシグニチャが作成され、このシグニチャと、測定で得た位相／強度のシグニチャとが照合されうる。シミュレーション、モデリングおよび実測で得た各シグニチャは、例えば、数千件の位相／強度のシグニチャを格納している信号（シグニチャ）ライブラリまたはデータストア１０５４に例えば記憶されうる。このようなデータストア１０５４はデータ構造にデータを記憶することができ、この例には、１つ以上のリスト、配列、テーブル、データベース、スタック、ヒープ、リンクリストおよびデータキューブがあるが、これらに限定されないことが理解されよう。このため、スキャトロメトリ検出コンポーネントから位相／強度信号を受け取ると、この位相／強度信号を信号のライブラリとパターンマッチングされ、例えば、信号が記憶されているシグニチャに対応しているかどうかを判定することができる。さらに、最も近い２つのシグニチャを補間することで、シグニチャライブラリ内のシグニチャから、厚さおよび／または組成をより正確に示す情報（indication）を識別することができる。別の実施形態では、人工知能技術を使用して、検出された光学特性に基づいて所望のパラメータを計算してもよい。

図１０に示すビーム１０５０は、ウェハの表面に対してどのような角度で照射されてもよく、その際、反射ビームを受光するために対応する検出器が適切に配置されているということが理解されるべきである。さらに、均一性または膜厚の測定を支援するために、複数のビームを異なる位置に向けて照射して、これらの異なる位置におけるそれぞれの膜厚が測定されうる。このようにして、照射され反射されたビーム１０５２の光学特性（例えば、ｎおよびｋ）に基づいて、材料の厚さが決定される。

チャンバ内で発生する処理に関連する選択された様相（aspect）（例えば、チャンバ内の温度、チャンバ内の圧力、容積および／またはチャンバに配給されるガスの流量）を監視および／または測定するために、他のセンサ１つ以上１０２０が含まれていてもよい。これらのセンサ１０２０は、そのセンサが感知した様相を示す個々の信号を制御システム１０３２に提供しうる。他のさまざまなサブシステム１０１２，１０１８，１０２２，１０３６が、さらに、これらのシステムのそれぞれに関連する動作条件（例えば、排気バルブの開度、特定のバルブが閉となっている時間）を示すそれぞれの信号を、制御システム１０３２に提供しうる。制御システム１０３２は、測定システム１０４４、他のセンサ１０２０、およびサブシステム１０１２，１０１８，１０２２，１０３６から受け取った信号と情報に鑑みて、処理が予定通り進んでいるかどうかを識別することができる。進んでいない場合、制御システムは、適切な制御信号を作成して、関連するシステム１０１０，１０１２，１０１８，１０２２，１０２８，１０３６に選択的に提供することでプロセスを適合させ、１つ以上のシステムを選択的に調整しうる（例えば、チャンバに供給するフッ素（Ｆ）系ガスの体積を増やすなど）。

制御システム１０３２は、例えば、メモリ１０５８に結合されたマイクロプロセッサやＣＰＵなどのプロセッサ１０５６を備える。プロセッサ１０５６は、測定システム１０４４から測定データを、その他のセンサ１０２０およびサブシステム１０１２，１０１８，１０２２，１０３６から対応するその他のデータを受け取る。制御システム１０３２は、ここに記載する各種機能を実行するために、任意の適切な方法で、システム１０００の各種コンポーネントを制御および動作させるように構成されうる。プロセッサ１０５６は、複数台の任意のプロセッサであってもよく、本発明に関連する各種機能を実行するようにプロセッサ１０５６をプログラムする方法については、当業者であればここに記載した説明から容易にわかるであろう。

制御システム１０３２に備えられたメモリ１０５８は、特に、ここに記載したシステムの動作機能を実行するために、プロセッサ１０５６によって実行されるプログラムコードを記憶するように機能する。メモリ１０５８は、読出し専用メモリ（ＲＯＭ）およびランダムアクセスメモリ（ＲＡＭ）を備えうる。ＲＯＭは、コードの中でも特に、システム１０００の基本的なハードウェア動作を制御する基本入出力システム（Basic Inｐut−Outｐut システム：ＢＩＯＳ）を有しうる。ＲＡＭは、オペレーティングシステムとアプリケーションプログラムがロードされるメインメモリである。また、メモリ１０５８は、本発明の１つ以上の態様を実行するために使用されうる、例えば、膜厚テーブル、化学組成テーブル、温度テーブル、圧力テーブルおよびアルゴリズムなどの情報を一時的に記憶するための記憶媒体としても機能しうる。また、メモリ１０５８は、データストア１０５４としても機能することができ、実測データと比較されうるパターンや本発明の実施に使用されるその他のデータを保持することができる。大容量のデータを記憶するために、メモリ１０５８は、ハードディスクドライブを有していてもよい。

その結果、システム１０００は、例えば、堆積中のパッシブ層の膜厚、組成および／または導電性など、チャンバ内で発生している処理に関連する様相を監視することができる。制御システム１０３２は、硫化銅などの導電促進材料を効率的かつコスト効果の高い方法で形成するために、監視に応えて、フィードバックおよび／またはフィードフォワードのプロセス制御を実行しうる。データストアを含むシステム１０００のコンポーネントの多くは、例えば、１つの物理デバイスまたは論理デバイス（コンピュータ、プロセスなど）に存在しても、２つ以上の物理デバイスまたは論理デバイス（ディスクドライブ、テープドライブ、メモリユニットなど）に分散されていても、この両方が行われていてもよいことが理解されよう。形成中の材料の厚さをインサイチュで測定して、それに応じて処理を適合させることで、所望の化学組成および／またはその他の所望の特性を有するパッシブ層を所望の速度で、所望の膜厚に容易に形成できるようになる。パッシブ層は、例えば、屈折率が約２.０〜２.２１、比抵抗が約５.７×１０^−２Ω・ｃｍで、６００〜７００ｎｍにおいて透過率が約６０％と透明でありえる。インサイチュ測定、ならびにフィードバックおよび／またはフィードフォワード制御は、従来のシステムと比べて、特に、少なくとも製品の歩留まりを向上させ、得られるデバイス性能を改善する。

次に図１１〜１３を参照すると、チャック１１０２がウェハ１１０４を支持している状態の斜視図であり、１つ以上の有機メモリセルの製造において、導電促進特性を付与するために、導電材料の上部を変換するフッ素系プラズマ処理によって１層以上のパッシブ層（例えば、硫化銅）がこのウェハに形成されうる。ウェハ１１０４は、ウェハが製造プロセスを受ける際に容易に監視できるように、図１２に示す格子パターンに論理的に分割されうる。格子パターンの各格子ブロック（ＸＹ）は、ウェハ１１０４の特定の部分に対応しており、各格子グリッドは、その格子グリッドに関連する１つ以上のメモリセルを有しうる。これらの部分は、例えば、光学干渉、スキャタロメトリ、赤外分光分析法、エリプソメトリ、走査型電子顕微鏡分析、シンクロトロンおよび／またはＸ線回折法などの１つ以上の非破壊の（innocuous）方法によって、形成するパッシブ層の膜厚、パッシブ層の組成などの特性が個別に監視されうるが、これらの特性に限定されない。これによって、問題領域を軽減し、所望の結果を達成するために製造の調整が必要な場合に、必要な調整の程度を容易に選択的に決定できるようになる。

図１２において、格子状にマップされたウェハの位置（Ｘ_１Ｙ_１，…，Ｘ_１２Ｙ_１２）に対応する箇所で行った測定の個々のプロットが示されている。このプロットは、例えば、硫化銅が許容可能な速度で形成されているか、および／または所望の膜厚に形成されているかどうかを示すシグニチャでありえる。図１２に示す値を鑑みて、ウェハ１１０４の１つ以上の位置に望ましくない条件が存在することが判定されうる。例えば、座標Ｘ_７Ｙ_６の測定値のプロットは、他の部分ＸＹのそれぞれの測定値よりも実質的に高くなっている。このことは、例えば、この位置で硫化銅の堆積速度が速すぎることを示しうる。このように、この条件を低減させるために、これに関連する製造コンポーネントおよび／または動作パラメータが適宜調整されうる。例えば、プロセスに追加されるフッ素系ガスの体積および／または速度が制限されるように、排気バルブの開度が絞られうる。図１２は、ウェハ１１０４が１４４個の格子グリッド部分にマップ（分割）されている状態を示しているが、所望の監視および制御を実現するために、ウェハ１１０４が任意の適した個数にマップされてもよいということが理解されるべきである。

図１３は、許容シグニチャ値と非許容シグニチャ値の表を示す。図からわかるように、格子ブロックＸ_７Ｙ_６を除く全ての格子ブロックの測定値は、許容値（Ｖ_Ａ）に対応した値であるが、格子ブロックＸ_７Ｙ_６の値は望ましくない値（Ｖ_Ｕ）となっている。このため、ウェハ１１０４の格子ブロックＸ_７Ｙ_６にマップされている部分に望ましくない条件が存在すると判定されている。したがって、ここに記載したように、製造プロセスを適合させて、この条件が発生したり、持続するのを低減するため、製造プロセスのコンポーネントおよびパラメータが調整されうる。

上に示し、記載した内容を考慮に入れれば、図１４のフローチャートを参照して、本発明の１つ以上の態様に従って実施可能な方法をよりよく理解できるであろう。説明を簡単にするために、この方法を一連の機能ブロックとして図示および記載するが、本発明はブロックの順序に限定されず、本発明に従ってブロックの一部について、その実行順序を変更したり、あるいはここに図示および記載したブロックとは別のブロックと同時に実施してもよいことが理解および認識されよう。さらに、本発明の１つ以上の態様による方法を実装するために、ここに記載したブロックのすべてが必要というわけではない。各種ブロックに関連する機能を実行するために、ブロックを、ソフトウェア、ハードウェア、その両者の組み合わせ、あるいは他の適した任意の手段（デバイス、システム、プロセス、コンポーネントなど）によって実装できることが理解されよう。ブロックは、単に本発明の特定の態様を単純な形で示すためのものであり、これらの態様を示すブロックの数は、多くても少なくてもよいことも理解されよう。

図１４を参照すると、フロー図は、本発明の１つ以上の態様による、ウェハに堆積された導電材料（銅など）の上部から生成される、導電促進特性を有する硫化銅（Ｃｕ_２Ｓ、ＣｕＳ）などのパッシブ層を形成する方法１４００を示している。この形成は、堆積チャンバにおいて、フッ素（Ｆ）系ガスを利用したプラズマ処理によってウェハに１つ以上のメモリセルを形成するプロセスの一部をなすことがある。１４０２での起動後、１４０４で一般的な初期化が実行される。この初期化では、ポインタの設定、メモリの割り当て、変数の設定、通信チャネルの確立および／または１つ以上のオブジェクトのインスタンスの生成が含まれうるが、これらに限定されない。

１４０６で、格子ブロック“ＸＹ”を１つ以上有する格子マップが、チャンバ内のウェハに作成される。この格子グリッドは、例えば、１つ以上のメモリセルが形成されうるウェハ上の位置に対応しうる。次に、１４０８で、例えば、ＣＦ_４および／またはＳＦ_６などのフッ素（Ｆ）系ガスがチャンバに導入される。ほかの原料がチャンバに追加されてもよいということが理解されよう。フッ素系ガスがチャンバに導入されたら、１４１０で、ＲＦ源（電圧など）によってチャンバ内のコイルが励起される。このコイルが次にチャンバ内のフッ素系ガスを励起させ、プラズマを発生させる。１４１２で、ウェハ全面に広がる１以上の誘電材料に形成されたトレンチを介して露出している導電材料の上部に、プラズマが作用する。プラズマは、導電材料の露出している部分を、導電促進特性を有する硫化銅などの材料に変換して、これにより、有機メモリセルの形成においてパッシブ層の形成を支援する。

１４１４で、プロセスの進行に伴い、格子状にマップされた位置において１つ以上の非破壊測定法による測定が行われ、これには、例えば、光学干渉、スキャトロメトリ、赤外分光分析法、エリプソメトリ、走査型電子顕微鏡観察、シンクロトロンおよび／またはＸ線回折法などがある。例えば、形成中のパッシブ層の膜厚が、格子状にマップされた個々の位置において監視されうる。１４１６で、格子状にマップされた位置のすべて（または充分な数）において測定がされたかどうかが判定される。１４１６の判定結果がＮＯの場合、方法は１４１４に戻り、追加の測定が行われる。１４１８で、（例えば、測定で得られたシグニチャと記憶されているシグニチャ値とを比較するなどによって）測定値が分析される。例えば、硫化銅の膜厚の測定値が許容可能な値と比較されて、製造プロセスが計画通りに進行しているかどうかが判定されうる。測定値が、例えば許容可能な値と比較されて、例えば、導電促進材料の堆積速度が速すぎたり遅すぎたりしないか、および／または導電促進材料が適切な位置に堆積されているかどうかが判定される。

１４２０で、分析の結果、プロセスを調整すべきことが示された（望ましくない値（Ｖ_Ｕ）が発生している）かどうかが判定される。１４２０の判定がＮＯであり、プロセスの調整が不要であることが示される場合、方法は１４２４に進み、プロセスが終了しているかどうか（例えば、硫化銅が、すべての所望の位置において所望の膜厚、濃度、密度等に形成されているなど）が判定される。１４２４の判定結果がＮＯの場合、方法は１４１４に戻り、処理が続行されている間に、追加の測定が行われる。１４２４の判定結果がＹＥＳで、処理が終了していることが示される場合、方法は１４２６に進んで終了する。１４２０での判定がＹＥＳであり、調整が必要であることが示される場合、１４２２において、プロセスを適宜適合させるために、これに関連する１つ以上の製造コンポーネントおよび／または動作パラメータが、ここに記載するように選択的に調整される。例えば、硫化銅の堆積速度が速すぎる場合、高度なモデリング法を使用して、気体状のフッ素をチャンバに導入している１つ以上の排気バルブのうちのいずれのバルブを個々の時間閉じるか、開放したままにしておくが開度を絞るか、この両方を行うかが判定される。１４２２で調整を行ったら、方法は１４２４に進み、プロセスが終了しているかどうかが判定される。前述のように、図１４とは異なる順序で事象が発生してもよい。例えば、１４１４のように測定値が取得され、１４１８のように分析されてから、全ての格子状にマップされた位置について測定が行われたかどうかの判定が１４１６のように行われてもよい。

ポリマーメモリセルで用いられる導電促進特性を有するパッシブ層（例えば、ＣｕＳ）が重要な役割を果たしていることが理解されよう。この存在により、有機層の導電性が格段に向上する。この特性は、ＣｕＳが生じさせる電荷キャリア、電荷欠乏層の蓄積、電荷キャリア分布、電界逆転後の電荷キャリアの再分布による記憶の消失、の少なくとも一部の関数である。以下の議論は、電荷キャリアの濃度と挙動について記載および説明する。

以下の例では、導電性ポリマーが使用され、ＣｕＳが導電促進材料に用いられている。電荷キャリアの生成に関し、ＣｕＳの銅は酸化状態の最も大きいＣｕ（ＩＩ）にある。これは、接触しているポリマーから電子を獲得する能力が比較的高く、以下の式のようになる。
Ｃｕ（ＩＩ）Ｓ＋ポリマー→Ｃｕ（Ｉ）Ｓ⁻＋ポリマー^＋ （１）
この結果、ＣｕＳとポリマーの界面に電荷が蓄積されて、固有電界（intrinsic field）が発生する。これが図１５に図示されており、これは、Ｃｕ（ｙ）Ｓとポリマーの界面の固有電界の影響を示すグラフである。酸化されたポリマー（ポリマー^＋）は、外部電界が印加されると電荷キャリアとなる。ポリマーの導電性は、その濃度と移動度によって決まる。
σ＝ｑｐμ （２）
上記式において、ｑはキャリアの電荷、ｐはキャリア濃度、μは移動度である。

次に電荷欠乏層に着目し、半導体に適用すものと似た概念を使用すると、ポテンシャル関数は以下のように表すことができる。
Ｖ（ｘ）＝ｑＮ_ｐ（ｄ_ｐｘ−ｘ^２／２）／ε （３）
上記式において、Ｎ_ｐは電荷キャリアの平均濃度、εはポリマーの比誘電率、ｄ_ｐは電荷欠乏の幅である。Ｎ_ｐは以下の式によって得ることができる。

上記式において、Ｖは印加される外部電界の電圧である。順電圧の場合、“−”符号となり、逆電圧の場合、“＋”符号となる。
導出を簡略化するために、式（３）の電圧関数を近似することができる。

半導体のｐ型の不純物導入と同様に、電荷キャリア分布に関し、電界内で２つの過程が生じる。このフラックスは次のように表現することができる。

上記式において、Ｄは電荷キャリアの拡散係数、Ｅはｘにおける電界である。
電流がない場合、キャリア分布は以下のようになる。
ｐ（ｘ）＝ｐ（０）ｅｘｐ（［（Ｖ（０）−Ｖ（ｘ））／Ｖ_ｔ］） （６）
上記式において、ｐ（０）は界面における濃度、Ｖ（０）は電圧であり、Ｖ_ｔ＝ｋＴ／ｑである。

順電圧が高過ぎて電流フラックスＪ＞０の場合、セル内の電圧分布をある程度仮定して、定常状態の流れについて分析式を導出することができる。全般的にいえば、順電圧下では、電荷分布ｐ（ｘ）はｘの増加関数となる。逆電圧が印加されている場合、Ｖ（ｘ）＞Ｖ_０であり、電荷濃度はｘの減少関数となる。

最後の特性である保持時間は、順電圧を印加するとより多くの電荷キャリアが生成されて、電荷キャリアがパッシブ（ＣｕＳ）層（ポリマーから離れる側）の反対側により多く蓄積する事実を反映している。しかし、この電荷キャリア濃度は、ひとたび電圧がなくなると低下するが、その際、ＣｕＳ層へ向かう電荷キャリアの拡散と、界面における電荷キャリアの再結合の２つの過程が生じる。

最初の過程であるＣｕＳ層へ向かう電荷キャリアの拡散は、フィックの法則で説明できる。電荷キャリアの再結合は以下のように表すことができる。
Ｃｕ（Ｉ）Ｓ⁻＋ポリマー^＋→Ｃｕ（ＩＩ）Ｓ＋ポリマー （７）
保持時間とは、電荷キャリアを元の状態に再分布させるのに要する時間のことである。反応速度は拡散速度よりも比較的高速である可能性が高い。このため、保持時間は、実質的に拡散過程のみによって決まりうる。

上述の式１〜９について代表的なメモリセルを考察し、図１６〜２１に示す。代表的なセルは、固有電圧Ｖ_ｂ＝０．０２Ｖ、平衡定数Ｋ_ｅｑ＝２．１７×１０^−４、界面におけるＣｕＳとポリマーの濃度［ポリマー］_０＝［ＣｕＳ］_０＝１０^２３／ｃｍ^３、ポリマーの厚さｄ＝５×１０^−５ｃｍ（０．５μｍ）、およびＣｕＳの厚さｄ_ＣｕＳ＝５×１０^ー７ｃｍ（０．００５μｍ）の各パラメータを持つと考えられる。本発明の一態様による有機メモリセルの電気的動作を説明するために、６つの代表的な場合について計算する。

図１６は、本発明の一態様による、代表的なメモリセルの電荷キャリア分布１６０２を、ＣｕＳと有機ポリマーの界面からの距離の関数として示すグラフ１６００である。電荷キャリア濃度１６０２は、界面からの距離（ｘ）の減少関数として示されている。このグラフ１６００は、外部電圧 Ｖ＝０および電流Ｊ＝０を仮定している。電荷キャリア濃度１６０２は、定常場を仮定して、式６を用いて導出される。しかし、図示されている点は定常場の仮定とは独立している。

次に図１７を参照すると、本発明の一態様による、代表的な有機メモリセルの電荷キャリア分布１７０２を示す別のグラフ１７００が示されている。このグラフ１７００では、順電圧＝０.１２Ｖおよび電流フラックスＪ＝０の各パラメータが設定されている。ＣｕＳ側は反対側（有機ポリマー）よりも電圧が高くなっている。これにより、電荷キャリアがＣｕＳ層から追われて、電荷キャリア濃度がｘの増加関数となっている。この場合は、最小濃度ｐ（０）においても、これが小さい値ではない（例えば、図１５に示す例では最小値は３．３２×１０^１９／ｃｍ^３である）。このことは、順電圧の印加時にポリマーがよい導電体である理由の説明となる。この場合も、このプロットに、定電界モデルの式６が使用されている。図示されている点は、定電界の仮定とは独立している。

図１８は、本発明の一態様による、代表的なメモリセルの電荷キャリア分布１８００を、ＣｕＳと有機ポリマーの界面からの距離の関数として示す更に別のグラフ１８０２である。このグラフでは、パラメータが逆電圧＝０．２８Ｖ、電流Ｊ＝０に設定されている。逆電圧下では、電荷キャリアがＣｕＳとポリマーの界面に集中し、界面から離れると急激に濃度が低下しており、このことは、逆電圧が印加されるとメモリセルが非導電性となる理由を説明している。この場合も、このプロットに、式６の定電界モデルが仮定されている。図示されている点は、この仮定とは独立している。

次に図１９を参照すると、本発明の一態様による、代表的なメモリセルの電荷キャリア分布１９０２を距離の関数として示す別のグラフ１９００が示されている。このグラフ１９００では、順電圧＝０.５２Ｖおよび電流フラックスＪ＞０（Ｐ_Ｊ＝１０^１８／ｃｍ^３）の各パラメータが設定されている。電流フラックスＪ＞０の場合も、順電圧によって電荷キャリアがＣｕＳ界面から追い出されるため、電荷キャリアはｘの増加関数になっている。重要な点は、最低濃度ｐ（ｘ）が界面に存在するという点である。

図２０は、代表的なメモリセルの界面における電荷キャリア濃度２００２を順電圧Ｖの関数として示す更に別のグラフ２０００である。このグラフでは、パラメータがＪ＞０（ｐ_Ｊ＝１０^１８／ｃｍ^３）であり定電界モデルを仮定している。このモデルは、セル内の電界が一定であることを仮定している。このため、電圧Ｖ（ｘ）は線形関数として記述される。このモデルは、ポリマーの拡散係数が小さく、電気抵抗が一定の場合に適用される。このモデルでは、界面における電荷キャリア濃度は、電圧の関数として導出される。順電圧が充分高く、電流が、界面での電荷注入ではなく電荷キャリアによって制御された後は、ｐ_０（Ｖ）は一定になる傾向を示すという点に留意されたい。このようにして、ｐ（０）は以下のように書き換えることができる。

この式１０は、ｐ（０）を限定しているのが、ＣｕＳ層とポリマー層の膜厚の比率の増加関数であることを示している。

図２１は、本発明の一態様による、代表的なメモリセルの界面における電荷キャリア濃度２１０２を順電圧Ｖの関数として示す別のグラフ２１００を示している。このグラフ２１００では、ｐ（０）は順電圧の関数であり、電流Ｊは＞０であっても、そうでなくてもよく、階段ポテンシャル関数モデルである。このモデルは、電圧Ｖ（ｘ）関数が階段関数によって記述されることを仮定している。このモデルは、ポリマーの拡散係数が非常に大きい場合に適用できる。このため、セル内の電気抵抗は非常に小さくなる。このモデルでは、界面における電荷キャリア濃度は、電圧の関数として導出される。図２１では、順電圧が充分大きくなった後は、ｐ_０（Ｖ）がゼロになる傾向がある点に留意されたい。界面における電荷キャリアが電流フラックスを制御している場合、この値は電圧の関数となる。このゼロ限界の挙動は、反応（１）によって設定される界面境界限界によって生じている。基本的には、界面から反対側への高速の電荷キャリア輸送が供給源界に達している。このため、制限しているｐ（０）は以下のように書き換えることができる。

この場合も、ｐ（０）はＣｕＳ層とポリマー層の膜厚の比率の増加関数となっている。

上記の議論に関して、制限フラックスがポリマー内に存在する場合、測定されるフラックスは電荷キャリアのドリフトによって決定されるという点に言及することが重要である。定電界の仮定においては、セル内の最低濃度が界面に存在するため、ポリマーが制限フラックスを決定している場合、電荷キャリア濃度を記述している関数ｐ（ｘ）・ｐ_Ｊ＝ｐ（０）が満足される。この条件により、ｐ（ｘ）が一定となる。このことは、式５におけるフラックスへの拡散の寄与がゼロであることを意味している。階段ポテンシャルの仮定においては、電荷キャリア濃度ｐ（ｘ）の記述に別の関数が用いられる。初期電荷キャリア濃度ｐ（０）は、他の領域よりも、比較的実質的に小さい値である。このため、この場合もＪはｐ（０）によって決定される。注記すべき別の点は境界条件である。半導体とは異なり、これは、界面における濃度について当てはまり、ほかの場所では該当しない。この境界条件が、セル内で生成される電荷キャリアの総量を制限している。

上記式（式１〜７）と図１８〜２１は、ポリマーメモリセルの挙動を説明しモデリングするものである。このモデルを使用して測定データを説明することができ、ＣｕＳ以外のほかの材料にも使用することができる。さらに、このモデルは、保持時間と応答時間を改善したり、トランジスタなどの他のデバイスの設計について考察するために使用することもできる。さらに、このモデルは、導電レベルの設定（例えば、状態の設定）、導電レベルの読出し、導電レベルの消去を行う、つまり、メモリセルの書込みまたはプログラミング、読出し、および消去の各動作を行う各種のしきい値電圧の決定にも使用することができる。

本発明の１つ以上の態様を記載した。当然、本発明を記載するため、考えられるすべての構成要素や方法を記載することは不可能であるが、当業者は、本発明の多くの別の組合せや置換が可能であることを理解するであろう。したがって、本発明は、添付の特許請求の範囲の趣旨ならびに範囲内に含まれるこのような変更、修正、および変形を含むことが意図される。さらに、本発明の特定の特徴を、幾つかの実装のうちの１つのみに関して開示したが、任意の用途または特定の用途に望ましくかつ有利な場合には、このような特徴が、別の実装の１つ以上の別の特徴と組み合わされてもよい。また、詳細な説明または特許請求の範囲で「備える（include）」との用語が使用される限り、この用語は「備える（comｐrising）」との用語と同じように用いられることが意図される。

本発明の方法とデバイスは半導体メモリおよび半導体製造の分野で有用である。

本発明の１つ以上の態様によってその一部が形成されうるメモリセルが形成されているウェハの一部を示す模式断面図である。 本発明の１つ以上の態様によってその一部が形成されうるメモリセルが形成されているウェハの一部を示す別の模式断面図である。 本発明の１つ以上の態様によって一部形成されうる、有機メモリセルから構成されうるものなどのメモリセルのアレイを示す図である。 本発明の１つ以上の態様によるメモリセルの形成における基板と誘電層の模式断面図である。 本発明の１つ以上の態様による、導電材料およびバリア層を有する図４と同様のメモリセルの形成を示す模式断面図である。 本発明の１つ以上の態様による、別の誘電層を有する図５と同様のメモリセルの形成を示す模式断面図である。 本発明の１つ以上の態様による、導電材料の上層からパッシブ層を形成する図６と同様のメモリセルの形成を示す別の模式断面図である。 本発明の１つ以上の態様による、有機層を有する図７と同様のメモリセルの形成を示す更に別の模式断面図である。 本発明の１つ以上の態様による、上部電極として機能する導電材料を有する図８と同様のメモリセルの形成を示す更に別の模式断面図である。 本発明の１つ以上の態様による、１つ以上のメモリセルの製造における導電層上にパッシブ層を形成するためのシステムを示す模式ブロック図である。 本発明の１つ以上の態様による、格子状にマップされたウェハの斜視図である。 本発明の１つ以上の態様による、ウェハの格子状にマップされた位置において取得した測定値のプロットを示す。 本発明の１つ以上の態様による、ウェハの格子状にマップされた位置のそれぞれにおいて取得した測定値に対応するエントリを含む表を示す。 本発明の１つ以上の態様による、１つ以上のメモリセルの製造における導電材料の上にパッシブ層を形成するための方法を示すフロー図である。 本発明の１つ以上の態様による、導電促進層とポリマー層の界面での固有電界の効果を示すグラフである。 本発明の１つ以上の態様による代表的なメモリセルの電荷キャリア分布を示すグラフである。 本発明の１つ以上の態様による代表的なメモリセルの電荷キャリア分布を示す別のグラフである。 本発明の１つ以上の態様による代表的なメモリセルの電荷キャリア分布を示す更に別のグラフである。 本発明の１つ以上の態様による代表的なメモリセルの電荷キャリア分布を示す更に別のグラフである。 本発明の１つ以上の態様による代表的なメモリセルの界面における電荷キャリア濃度を示すグラフである。 本発明の１つ以上の態様による代表的なメモリセルの界面における電荷キャリア濃度を示す別のグラフである。

Claims (9)

1. 下部電極と、パッシブ層と、有機層と、上部電極とを有するスタックを含む有機メモリセルの形成におけるインサイチュ表面処理のためのシステムであって、
   ＳＦ _６ を含むフッ素（Ｆ）系ガスを処理チャンバに選択的に供給するガス供給システムと、
   導電材料の表面を、導電促進特性を有する硫化化合物を含むパッシブ層に変換するために、前記表面に作用するプラズマを前記チャンバ内に発生させるため、前記フッ素系ガスを電気的に励起する励起システムと、
   を備えるシステム。
2. 前記パッシブ層は、硫化銅（Ｃｕ_２Ｓ、ＣｕＳ）および硫化銀（Ａｇ_２Ｓ、ＡｇＳ）のうちの少なくとも１種類を含む、請求項１に記載のシステム。
3. 前記表面は、前記有機メモリセルの形成が行われるウェハの全面にわたる誘電材料の１つ以上の層内に形成されたトレンチ内に配され、該トレンチによって前記プラズマに露出される導電材料の堆積物の上部の一部である、請求項１に記載のシステム。
4. 前記ウェハの基板に形成されたスタックが、前記有機メモリセルを形成しており、前記有機層と前記上部電極は前記トレンチ内に形成されている、請求項３に記載のシステム。
5. 前記パッシブ層の下の前記導電材料は前記下部電極として働く、請求項４に記載のシステム。
6. 前記パッシブ層の形成を監視する測定システムと、
   前記測定システム、前記ガス供給システムおよび前記励起システムに動作可能に結合された制御システムとを備え、
   前記制御システムは、前記測定によって得られた計測値を取得して、それに応じて、前記パッシブ層の所望の膜厚での生成、前記パッシブ層の所望の速度での生成、前記パッシブ層の所望の組成での生成、ならびに前記パッシブ層の所望の位置での生成の少なくとも１つを支援するために、前記ガス供給システムおよび前記励起システムの少なくとも一方を選択的に調整する、請求項１に記載のシステム。
7. ウェハへの、下部電極と、パッシブ層と、有機層と、上部電極とを有するスタックを含む有機メモリセルの形成において、表面をインサイチュで処理する方法であって、
   ＳＦ _６ を含むフッ素（Ｆ）系ガスを処理チャンバに選択的に供給するステップと、
   プラズマを生成するために前記フッ素系ガスを励起するステップと、
   前記プラズマとの作用によって、導電材料の表面を、導電促進特性を有する硫化化合物を含むパッシブ層に変換するステップと、
   を有する、方法。
8. 形成中の前記パッシブ層の膜厚、生成速度、組成および位置の少なくとも１つを測定するステップと、
   前記測定に応じて、前記チャンバ内の圧力、前記チャンバ内の温度、前記チャンバ内のガスの濃度、前記チャンバに導入するガスの流量、前記チャンバに分配するガスの体積、および前記チャンバ内に供給される励起の少なくとも１つを選択的に制御するステップとを更に有する、請求項７に記載の方法。
9. 前記パッシブ層は、硫化銅（Ｃｕ_２Ｓ、ＣｕＳ）および硫化銀（Ａｇ_２Ｓ、ＡｇＳ）のうちの少なくとも１種類を含み、前記方法は、
   約２.０〜２.２１の屈折率、約５.７×１０^−２Ω／ｃｍの比抵抗、６００〜７００ｎｍにおける透過率が約６０％の透明度、および約２００〜６００ｎｍの膜厚の少なくとも１つを有するように前記パッシブ層を形成するステップを有する、請求項７に記載の方法。

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