JPS5946046A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS5946046A JPS5946046A JP57157813A JP15781382A JPS5946046A JP S5946046 A JPS5946046 A JP S5946046A JP 57157813 A JP57157813 A JP 57157813A JP 15781382 A JP15781382 A JP 15781382A JP S5946046 A JPS5946046 A JP S5946046A
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- JP
- Japan
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- wafer
- fuse
- type memory
- nozzle
- plate
- Prior art date
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- Pending
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
(a)@明の技++lir分野
る。
(功 技術の背景
半導体!A ii’tがまず=ます大規模化する中で、
製I;与歩留を向」ニさせ半導体装置の価格引き「げ手
段と冗 して穴艮’tl成を有するメモリの次長回路選択の/ξ
めのヒユーズ型メ七り素子の内蔵は不可欠となりつつあ
る。
製I;与歩留を向」ニさせ半導体装置の価格引き「げ手
段と冗 して穴艮’tl成を有するメモリの次長回路選択の/ξ
めのヒユーズ型メ七り素子の内蔵は不可欠となりつつあ
る。
(0) 従来技?1;jと問題点
だめのヒユーズ型メモリ素子を内蔵するel?6体装置
尾 置においては、該半導体装置中の不良ビットの次長回路
への切換は細密ヒユーズ型メモリ素子τ(υ断すること
によって行われている。従来該ヒユーズ型メモリ索子の
切断する方法とし−(、I!I「gp L/ンスト膜全
全形成該レンスl′+Ig 勿マスクとし′Cエツチン
グによりIiネ亀(−1−を切断する方法がめるが、前
記方法ではレジヌト塗布、露光、現1家といったフォト
リソグラフィ工程を必要とし、煩雑な作業と多大の時間
r必要とする。そこで6iJ記問題、1.′i、を11
イ消スるだめイオン・ビーム(工・B)によるダ、イレ
クトエツチンクも考えられるが、イオン・ビーム装置は
高仙1なと、被エツチング物と下地との武択性が懸<、
又ト地に損傷ケ与える欠点がある。
尾 置においては、該半導体装置中の不良ビットの次長回路
への切換は細密ヒユーズ型メモリ素子τ(υ断すること
によって行われている。従来該ヒユーズ型メモリ索子の
切断する方法とし−(、I!I「gp L/ンスト膜全
全形成該レンスl′+Ig 勿マスクとし′Cエツチン
グによりIiネ亀(−1−を切断する方法がめるが、前
記方法ではレジヌト塗布、露光、現1家といったフォト
リソグラフィ工程を必要とし、煩雑な作業と多大の時間
r必要とする。そこで6iJ記問題、1.′i、を11
イ消スるだめイオン・ビーム(工・B)によるダ、イレ
クトエツチンクも考えられるが、イオン・ビーム装置は
高仙1なと、被エツチング物と下地との武択性が懸<、
又ト地に損傷ケ与える欠点がある。
(C1) 発明の目的
本発明の目的はかかる間h′八へをIIイ消し−Cif
@ )4’・よく高信頼性の製品を製造することの出来
る半導体装置の製造方法の提供にある。
@ )4’・よく高信頼性の製品を製造することの出来
る半導体装置の製造方法の提供にある。
(e) 発明の(1°41戊
即ち本究明は所定位置にノズ)Vτ設けて、該ノズルよ
りブラズマエッチングガスヲ噴則し、ヒユーズ型メモリ
索子を(υ断する工程か含−ま)tでなること缶特徴と
する。
りブラズマエッチングガスヲ噴則し、ヒユーズ型メモリ
索子を(υ断する工程か含−ま)tでなること缶特徴と
する。
(f)発明の実施例
以下本究明の実施例について第1図及び・152図に示
す本発明の一実施ツ]の工程要部断面図を月1いて、洋
細に説明する。尚011図と同線の部分については同一
44号kHしている。
す本発明の一実施ツ]の工程要部断面図を月1いて、洋
細に説明する。尚011図と同線の部分については同一
44号kHしている。
第1図において、半IJf体ウェーハ1上に所定の絶縁
映たとえば二酸化シリコン膜(5in2) 2を形成し
、該S、i02 IN 2上、にポリシリコン層よりな
るヒユーズ層3を形1戊する。次いで該ヒユーズ層3を
含む半導体・クエーハl上に、例えば燐硅酸ガラスより
なる絶縁11す4をCVD法によって波j&L、油密の
フォトプロセスによって所定の貫通孔5及び4g 6山
引出し端子接続部6・6を設け−C,該接続部6・6を
介してホリシリコンm jW 1本ヒユーズ層3に接続
してなる金1萬薄膜の配線層7・7を形成する。次いで
第2図に示すように貫通孔5を介してポリシリコンヒユ
ーズUf3k、後述するフ′ラズマ処理装置によって図
ボしたように選択的に」ミツチングすれば1記排層7及
び7′間は[匡気的に切IJ「されることになり半導体
装置中の小RビットのX長回路への切換がiJ能となる
。第31Δti本り1す明の一実施例に用いるプラズマ
処JJ11装置610の僕式的1.l)[面図、第41
Δは同装置行内の遮蔽板の斜滉図オa<I。
映たとえば二酸化シリコン膜(5in2) 2を形成し
、該S、i02 IN 2上、にポリシリコン層よりな
るヒユーズ層3を形1戊する。次いで該ヒユーズ層3を
含む半導体・クエーハl上に、例えば燐硅酸ガラスより
なる絶縁11す4をCVD法によって波j&L、油密の
フォトプロセスによって所定の貫通孔5及び4g 6山
引出し端子接続部6・6を設け−C,該接続部6・6を
介してホリシリコンm jW 1本ヒユーズ層3に接続
してなる金1萬薄膜の配線層7・7を形成する。次いで
第2図に示すように貫通孔5を介してポリシリコンヒユ
ーズUf3k、後述するフ′ラズマ処理装置によって図
ボしたように選択的に」ミツチングすれば1記排層7及
び7′間は[匡気的に切IJ「されることになり半導体
装置中の小RビットのX長回路への切換がiJ能となる
。第31Δti本り1す明の一実施例に用いるプラズマ
処JJ11装置610の僕式的1.l)[面図、第41
Δは同装置行内の遮蔽板の斜滉図オa<I。
ている。尚i+]図と同等の部分についてtま同一イ5
r号冗 を付している。第3図において、iK長構成τイ1す冗 るメモリの穴長回路選択のだめのヒユーズ>(yメモリ
系子を内蔵する半4体つ上−ハ11を処理室12内の載
置台13上に載せて所定値1碌に固定し、次いで処理室
12の」二部開口部の所定位置に遮蔽板14をセットす
る。該遮蔽板14は第4図i1(二車すように遮蔽固定
板141と選繭移動板142とからな冗 り遮蔽固定板141には「11■記穴長4イ4成を有す
るメ七冗 りの水長回路選択のだめのヒユーズ型メモリ素子を内蔵
する半導(本ウェーハ11の該メモリ系子に対応するス
リット状の構143が配設され、1iiJtit H蔽
移動板142の中央に開日経約10μ〃Iのノズル14
4が設けられている。尚農蔽移動板142はサーボモー
ター15によって該移動板142のノズル144が切断
を必要とするヒユーズ型メモリ素子に対応する位置に移
動できるように構成され−Cいる。次いで排気口16よ
り真駕排気し、ガス導入管17よりCF4 +02 (
20’/G )の混合ガスを4大してプラズマ発生室1
8の真空度約1.0 Torp、処理室12は約10’
rorrになるように調整する。次いでマイクロ波光]
辰gl (図7J<せず)を作動すれば2.45GHz
のマイクロ波Aがプラズマ発生室18の混合・ガスに1
ヤ用してプラズマを発生し、核プラズマエツチングガス
がノズル144(第4図)?介し−Cビーム状に形成さ
れ1α進し、フンカルを主体としたエツチングガスによ
って前記半導体ウェーハ11内の切断を必要とするヒユ
ーズ型メ七す累千のポリシリコン尋屯昨ヒユーズ層”
(第1 図) 2エツチング暉去する。
r号冗 を付している。第3図において、iK長構成τイ1す冗 るメモリの穴長回路選択のだめのヒユーズ>(yメモリ
系子を内蔵する半4体つ上−ハ11を処理室12内の載
置台13上に載せて所定値1碌に固定し、次いで処理室
12の」二部開口部の所定位置に遮蔽板14をセットす
る。該遮蔽板14は第4図i1(二車すように遮蔽固定
板141と選繭移動板142とからな冗 り遮蔽固定板141には「11■記穴長4イ4成を有す
るメ七冗 りの水長回路選択のだめのヒユーズ型メモリ素子を内蔵
する半導(本ウェーハ11の該メモリ系子に対応するス
リット状の構143が配設され、1iiJtit H蔽
移動板142の中央に開日経約10μ〃Iのノズル14
4が設けられている。尚農蔽移動板142はサーボモー
ター15によって該移動板142のノズル144が切断
を必要とするヒユーズ型メモリ素子に対応する位置に移
動できるように構成され−Cいる。次いで排気口16よ
り真駕排気し、ガス導入管17よりCF4 +02 (
20’/G )の混合ガスを4大してプラズマ発生室1
8の真空度約1.0 Torp、処理室12は約10’
rorrになるように調整する。次いでマイクロ波光]
辰gl (図7J<せず)を作動すれば2.45GHz
のマイクロ波Aがプラズマ発生室18の混合・ガスに1
ヤ用してプラズマを発生し、核プラズマエツチングガス
がノズル144(第4図)?介し−Cビーム状に形成さ
れ1α進し、フンカルを主体としたエツチングガスによ
って前記半導体ウェーハ11内の切断を必要とするヒユ
ーズ型メ七す累千のポリシリコン尋屯昨ヒユーズ層”
(第1 図) 2エツチング暉去する。
該エツチング除去方法は物理的エツチングを主体とした
イオンエッチフグに比ベラシカ/’ k 主体とする化
学エツチングによるため半導体ウェーハ11の損傷がな
く、選択比r大きくとれる役所を有している。
イオンエッチフグに比ベラシカ/’ k 主体とする化
学エツチングによるため半導体ウェーハ11の損傷がな
く、選択比r大きくとれる役所を有している。
(2)発明の詳細
な説明したように本究明によれば差圧ケ411 INし
、所定のノズ/L/i通じてビーム状に絞つ/こラン力
)Vf主体としたプラズマエッチングガス金−“011
してなるプラズマ処理装置によつ′C1半#、庫つ工−
ハに内蔵されてなる所望のヒユーズ型メモリ7(う子を
該半導体ウェーハに損傷を与えることなく切断IIJ能
となり、信頼性の向−ヒ、能=4・4向ヒに大きな効果
がある。
、所定のノズ/L/i通じてビーム状に絞つ/こラン力
)Vf主体としたプラズマエッチングガス金−“011
してなるプラズマ処理装置によつ′C1半#、庫つ工−
ハに内蔵されてなる所望のヒユーズ型メモリ7(う子を
該半導体ウェーハに損傷を与えることなく切断IIJ能
となり、信頼性の向−ヒ、能=4・4向ヒに大きな効果
がある。
第1図および第2図Qまへ発明の一実施例の上提要部断
面図、第8図は本究明の−′)!原則にIIJいるプラ
ズマ処理装置の模式的1所In1図、第4図1、同装置
内の遮蔽板の斜r見図でめる。 図において、1は半!4陣ウェー/X、3vま、1;リ
シリコンーよりなるヒユーズ層、144はノズルをjノ
<す。 第1図 第2図 第3図 第4図
面図、第8図は本究明の−′)!原則にIIJいるプラ
ズマ処理装置の模式的1所In1図、第4図1、同装置
内の遮蔽板の斜r見図でめる。 図において、1は半!4陣ウェー/X、3vま、1;リ
シリコンーよりなるヒユーズ層、144はノズルをjノ
<す。 第1図 第2図 第3図 第4図
Claims (1)
- 所足位置にノズ)vを設けて、該ノズルよりプラズマエ
ッチングガヌを噴射し、ヒユーズ型メモリ素子をl、l
J断する工程が含まれてなることケ特徴とする半+JJ
体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57157813A JPS5946046A (ja) | 1982-09-09 | 1982-09-09 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57157813A JPS5946046A (ja) | 1982-09-09 | 1982-09-09 | 半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS5946046A true JPS5946046A (ja) | 1984-03-15 |
Family
ID=15657849
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP57157813A Pending JPS5946046A (ja) | 1982-09-09 | 1982-09-09 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5946046A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2005104187A1 (en) * | 2004-04-02 | 2005-11-03 | Advanced Micro Devices, Inc. | In-situ surface treatment for memory cell formation |
-
1982
- 1982-09-09 JP JP57157813A patent/JPS5946046A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2005104187A1 (en) * | 2004-04-02 | 2005-11-03 | Advanced Micro Devices, Inc. | In-situ surface treatment for memory cell formation |
GB2425888A (en) * | 2004-04-02 | 2006-11-08 | Advanced Micro Devices Inc | In-situ surface treatment for memory cell formation |
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