JPS5946046A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS5946046A JPS5946046A JP57157813A JP15781382A JPS5946046A JP S5946046 A JPS5946046 A JP S5946046A JP 57157813 A JP57157813 A JP 57157813A JP 15781382 A JP15781382 A JP 15781382A JP S5946046 A JPS5946046 A JP S5946046A
- Authority
- JP
- Japan
- Prior art keywords
- wafer
- fuse
- type memory
- nozzle
- plate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａ）＠明の技＋＋ｌｉｒ分野
る。
（功 技術の背景
半導体！Ａ ｉｉ’ｔがまず＝ます大規模化する中で、
製Ｉ；与歩留を向」ニさせ半導体装置の価格引き「げ手
段と冗 して穴艮’ｔｌ成を有するメモリの次長回路選択の／ξ
めのヒユーズ型メ七り素子の内蔵は不可欠となりつつあ
る。
製Ｉ；与歩留を向」ニさせ半導体装置の価格引き「げ手
段と冗 して穴艮’ｔｌ成を有するメモリの次長回路選択の／ξ
めのヒユーズ型メ七り素子の内蔵は不可欠となりつつあ
る。
（０） 従来技？１；ｊと問題点
だめのヒユーズ型メモリ素子を内蔵するｅｌ？６体装置
尾 置においては、該半導体装置中の不良ビットの次長回路
への切換は細密ヒユーズ型メモリ素子τ（υ断すること
によって行われている。従来該ヒユーズ型メモリ索子の
切断する方法とし−（、Ｉ！Ｉ「ｇｐ Ｌ／ンスト膜全
全形成該レンスｌ′＋Ｉｇ 勿マスクとし′Ｃエツチン
グによりＩｉネ亀（−１−を切断する方法がめるが、前
記方法ではレジヌト塗布、露光、現１家といったフォト
リソグラフィ工程を必要とし、煩雑な作業と多大の時間
ｒ必要とする。そこで６ｉＪ記問題、１．′ｉ、を１１
イ消スるだめイオン・ビーム（工・Ｂ）によるダ、イレ
クトエツチンクも考えられるが、イオン・ビーム装置は
高仙１なと、被エツチング物と下地との武択性が懸＜、
又ト地に損傷ケ与える欠点がある。
尾 置においては、該半導体装置中の不良ビットの次長回路
への切換は細密ヒユーズ型メモリ素子τ（υ断すること
によって行われている。従来該ヒユーズ型メモリ索子の
切断する方法とし−（、Ｉ！Ｉ「ｇｐ Ｌ／ンスト膜全
全形成該レンスｌ′＋Ｉｇ 勿マスクとし′Ｃエツチン
グによりＩｉネ亀（−１−を切断する方法がめるが、前
記方法ではレジヌト塗布、露光、現１家といったフォト
リソグラフィ工程を必要とし、煩雑な作業と多大の時間
ｒ必要とする。そこで６ｉＪ記問題、１．′ｉ、を１１
イ消スるだめイオン・ビーム（工・Ｂ）によるダ、イレ
クトエツチンクも考えられるが、イオン・ビーム装置は
高仙１なと、被エツチング物と下地との武択性が懸＜、
又ト地に損傷ケ与える欠点がある。
（Ｃ１） 発明の目的
本発明の目的はかかる間ｈ′八へをＩＩイ消し−Ｃｉｆ
＠ ）４’・よく高信頼性の製品を製造することの出来
る半導体装置の製造方法の提供にある。
＠ ）４’・よく高信頼性の製品を製造することの出来
る半導体装置の製造方法の提供にある。
（ｅ） 発明の（１°４１戊
即ち本究明は所定位置にノズ）Ｖτ設けて、該ノズルよ
りブラズマエッチングガスヲ噴則し、ヒユーズ型メモリ
索子を（υ断する工程か含−ま）ｔでなること缶特徴と
する。
りブラズマエッチングガスヲ噴則し、ヒユーズ型メモリ
索子を（υ断する工程か含−ま）ｔでなること缶特徴と
する。
（ｆ）発明の実施例
以下本究明の実施例について第１図及び・１５２図に示
す本発明の一実施ツ］の工程要部断面図を月１いて、洋
細に説明する。尚０１１図と同線の部分については同一
４４号ｋＨしている。
す本発明の一実施ツ］の工程要部断面図を月１いて、洋
細に説明する。尚０１１図と同線の部分については同一
４４号ｋＨしている。
第１図において、半ＩＪｆ体ウェーハ１上に所定の絶縁
映たとえば二酸化シリコン膜（５ｉｎ２） ２を形成し
、該Ｓ、ｉ０２ ＩＮ ２上、にポリシリコン層よりな
るヒユーズ層３を形１戊する。次いで該ヒユーズ層３を
含む半導体・クエーハｌ上に、例えば燐硅酸ガラスより
なる絶縁１１す４をＣＶＤ法によって波ｊ＆Ｌ、油密の
フォトプロセスによって所定の貫通孔５及び４ｇ ６山
引出し端子接続部６・６を設け−Ｃ，該接続部６・６を
介してホリシリコンｍ ｊＷ １本ヒユーズ層３に接続
してなる金１萬薄膜の配線層７・７を形成する。次いで
第２図に示すように貫通孔５を介してポリシリコンヒユ
ーズＵｆ３ｋ、後述するフ′ラズマ処理装置によって図
ボしたように選択的に」ミツチングすれば１記排層７及
び７′間は［匡気的に切ＩＪ「されることになり半導体
装置中の小ＲビットのＸ長回路への切換がｉＪ能となる
。第３１Δｔｉ本り１す明の一実施例に用いるプラズマ
処ＪＪ１１装置６１０の僕式的１．ｌ）［面図、第４１
Δは同装置行内の遮蔽板の斜滉図オａ＜Ｉ。
映たとえば二酸化シリコン膜（５ｉｎ２） ２を形成し
、該Ｓ、ｉ０２ ＩＮ ２上、にポリシリコン層よりな
るヒユーズ層３を形１戊する。次いで該ヒユーズ層３を
含む半導体・クエーハｌ上に、例えば燐硅酸ガラスより
なる絶縁１１す４をＣＶＤ法によって波ｊ＆Ｌ、油密の
フォトプロセスによって所定の貫通孔５及び４ｇ ６山
引出し端子接続部６・６を設け−Ｃ，該接続部６・６を
介してホリシリコンｍ ｊＷ １本ヒユーズ層３に接続
してなる金１萬薄膜の配線層７・７を形成する。次いで
第２図に示すように貫通孔５を介してポリシリコンヒユ
ーズＵｆ３ｋ、後述するフ′ラズマ処理装置によって図
ボしたように選択的に」ミツチングすれば１記排層７及
び７′間は［匡気的に切ＩＪ「されることになり半導体
装置中の小ＲビットのＸ長回路への切換がｉＪ能となる
。第３１Δｔｉ本り１す明の一実施例に用いるプラズマ
処ＪＪ１１装置６１０の僕式的１．ｌ）［面図、第４１
Δは同装置行内の遮蔽板の斜滉図オａ＜Ｉ。
ている。尚ｉ＋］図と同等の部分についてｔま同一イ５
ｒ号冗 を付している。第３図において、ｉＫ長構成τイ１す冗 るメモリの穴長回路選択のだめのヒユーズ＞（ｙメモリ
系子を内蔵する半４体つ上−ハ１１を処理室１２内の載
置台１３上に載せて所定値１碌に固定し、次いで処理室
１２の」二部開口部の所定位置に遮蔽板１４をセットす
る。該遮蔽板１４は第４図ｉ１（二車すように遮蔽固定
板１４１と選繭移動板１４２とからな冗 り遮蔽固定板１４１には「１１■記穴長４イ４成を有す
るメ七冗 りの水長回路選択のだめのヒユーズ型メモリ素子を内蔵
する半導（本ウェーハ１１の該メモリ系子に対応するス
リット状の構１４３が配設され、１ｉｉＪｔｉｔ Ｈ蔽
移動板１４２の中央に開日経約１０μ〃Ｉのノズル１４
４が設けられている。尚農蔽移動板１４２はサーボモー
ター１５によって該移動板１４２のノズル１４４が切断
を必要とするヒユーズ型メモリ素子に対応する位置に移
動できるように構成され−Ｃいる。次いで排気口１６よ
り真駕排気し、ガス導入管１７よりＣＦ４ ＋０２ （
２０’／Ｇ ）の混合ガスを４大してプラズマ発生室１
８の真空度約１．０ Ｔｏｒｐ、処理室１２は約１０’
ｒｏｒｒになるように調整する。次いでマイクロ波光］
辰ｇｌ （図７Ｊ＜せず）を作動すれば２．４５ＧＨｚ
のマイクロ波Ａがプラズマ発生室１８の混合・ガスに１
ヤ用してプラズマを発生し、核プラズマエツチングガス
がノズル１４４（第４図）？介し−Ｃビーム状に形成さ
れ１α進し、フンカルを主体としたエツチングガスによ
って前記半導体ウェーハ１１内の切断を必要とするヒユ
ーズ型メ七す累千のポリシリコン尋屯昨ヒユーズ層”
（第１ 図） ２エツチング暉去する。
ｒ号冗 を付している。第３図において、ｉＫ長構成τイ１す冗 るメモリの穴長回路選択のだめのヒユーズ＞（ｙメモリ
系子を内蔵する半４体つ上−ハ１１を処理室１２内の載
置台１３上に載せて所定値１碌に固定し、次いで処理室
１２の」二部開口部の所定位置に遮蔽板１４をセットす
る。該遮蔽板１４は第４図ｉ１（二車すように遮蔽固定
板１４１と選繭移動板１４２とからな冗 り遮蔽固定板１４１には「１１■記穴長４イ４成を有す
るメ七冗 りの水長回路選択のだめのヒユーズ型メモリ素子を内蔵
する半導（本ウェーハ１１の該メモリ系子に対応するス
リット状の構１４３が配設され、１ｉｉＪｔｉｔ Ｈ蔽
移動板１４２の中央に開日経約１０μ〃Ｉのノズル１４
４が設けられている。尚農蔽移動板１４２はサーボモー
ター１５によって該移動板１４２のノズル１４４が切断
を必要とするヒユーズ型メモリ素子に対応する位置に移
動できるように構成され−Ｃいる。次いで排気口１６よ
り真駕排気し、ガス導入管１７よりＣＦ４ ＋０２ （
２０’／Ｇ ）の混合ガスを４大してプラズマ発生室１
８の真空度約１．０ Ｔｏｒｐ、処理室１２は約１０’
ｒｏｒｒになるように調整する。次いでマイクロ波光］
辰ｇｌ （図７Ｊ＜せず）を作動すれば２．４５ＧＨｚ
のマイクロ波Ａがプラズマ発生室１８の混合・ガスに１
ヤ用してプラズマを発生し、核プラズマエツチングガス
がノズル１４４（第４図）？介し−Ｃビーム状に形成さ
れ１α進し、フンカルを主体としたエツチングガスによ
って前記半導体ウェーハ１１内の切断を必要とするヒユ
ーズ型メ七す累千のポリシリコン尋屯昨ヒユーズ層”
（第１ 図） ２エツチング暉去する。
該エツチング除去方法は物理的エツチングを主体とした
イオンエッチフグに比ベラシカ／’ ｋ 主体とする化
学エツチングによるため半導体ウェーハ１１の損傷がな
く、選択比ｒ大きくとれる役所を有している。
イオンエッチフグに比ベラシカ／’ ｋ 主体とする化
学エツチングによるため半導体ウェーハ１１の損傷がな
く、選択比ｒ大きくとれる役所を有している。
（２）発明の詳細
な説明したように本究明によれば差圧ケ４１１ ＩＮし
、所定のノズ／Ｌ／ｉ通じてビーム状に絞つ／こラン力
）Ｖｆ主体としたプラズマエッチングガス金−“０１１
してなるプラズマ処理装置によつ′Ｃ１半＃、庫つ工−
ハに内蔵されてなる所望のヒユーズ型メモリ７（う子を
該半導体ウェーハに損傷を与えることなく切断ＩＩＪ能
となり、信頼性の向−ヒ、能＝４・４向ヒに大きな効果
がある。
、所定のノズ／Ｌ／ｉ通じてビーム状に絞つ／こラン力
）Ｖｆ主体としたプラズマエッチングガス金−“０１１
してなるプラズマ処理装置によつ′Ｃ１半＃、庫つ工−
ハに内蔵されてなる所望のヒユーズ型メモリ７（う子を
該半導体ウェーハに損傷を与えることなく切断ＩＩＪ能
となり、信頼性の向−ヒ、能＝４・４向ヒに大きな効果
がある。
第１図および第２図Ｑまへ発明の一実施例の上提要部断
面図、第８図は本究明の−′）！原則にＩＩＪいるプラ
ズマ処理装置の模式的１所Ｉｎ１図、第４図１、同装置
内の遮蔽板の斜ｒ見図でめる。 図において、１は半！４陣ウェー／Ｘ、３ｖま、１；リ
シリコンーよりなるヒユーズ層、１４４はノズルをｊノ
＜す。 第１図 第２図 第３図 第４図
面図、第８図は本究明の−′）！原則にＩＩＪいるプラ
ズマ処理装置の模式的１所Ｉｎ１図、第４図１、同装置
内の遮蔽板の斜ｒ見図でめる。 図において、１は半！４陣ウェー／Ｘ、３ｖま、１；リ
シリコンーよりなるヒユーズ層、１４４はノズルをｊノ
＜す。 第１図 第２図 第３図 第４図
Claims (1)
- 所足位置にノズ）ｖを設けて、該ノズルよりプラズマエ
ッチングガヌを噴射し、ヒユーズ型メモリ素子をｌ、ｌ
Ｊ断する工程が含まれてなることケ特徴とする半＋ＪＪ
体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57157813A JPS5946046A (ja) | 1982-09-09 | 1982-09-09 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57157813A JPS5946046A (ja) | 1982-09-09 | 1982-09-09 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5946046A true JPS5946046A (ja) | 1984-03-15 |
Family
ID=15657849
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57157813A Pending JPS5946046A (ja) | 1982-09-09 | 1982-09-09 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5946046A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005104187A1 (en) * | 2004-04-02 | 2005-11-03 | Advanced Micro Devices, Inc. | In-situ surface treatment for memory cell formation |
-
1982
- 1982-09-09 JP JP57157813A patent/JPS5946046A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005104187A1 (en) * | 2004-04-02 | 2005-11-03 | Advanced Micro Devices, Inc. | In-situ surface treatment for memory cell formation |
| GB2425888A (en) * | 2004-04-02 | 2006-11-08 | Advanced Micro Devices Inc | In-situ surface treatment for memory cell formation |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5580615A (en) | Method of forming a conductive film on an insulating region of a substrate | |
| JPS6285442A (ja) | 回路用ヒューズを備えた半導体装置 | |
| US6647994B1 (en) | Method of resist stripping over low-k dielectric material | |
| CN104810259B (zh) | 晶圆及其处理方法和半导体结构的形成方法 | |
| JPS5946046A (ja) | 半導体装置の製造方法 | |
| JP2003173951A (ja) | 電子ビーム描画用マスクの製造方法および電子ビーム描画用マスクブランクス | |
| KR100299755B1 (ko) | 반도체 소자의 리페어용 퓨즈 및 그 형성방법 | |
| US4516145A (en) | Reduction of contact resistance in CMOS integrated circuit chips and the product thereof | |
| KR100542943B1 (ko) | 반도체 소자의 리페어 식각 방법 | |
| JPS5860560A (ja) | 半導体装置の冗長回路およびそのフユ−ズ部切断方法 | |
| EP0375255A2 (en) | Method for reducing mobile ion contamination in semiconductor integrated circuits | |
| JPS61187236A (ja) | 半導体装置の製造方法 | |
| JPH0786229A (ja) | 酸化シリコンのエッチング方法 | |
| JPS5935451A (ja) | 層間絶縁膜の形成方法 | |
| JPS61114536A (ja) | 半導体装置の製造方法 | |
| JP2003017436A (ja) | 半導体装置の製造方法 | |
| JPH04306830A (ja) | 半導体装置の製造方法 | |
| JPH02235359A (ja) | 多層配線形成方法 | |
| JPS6196729A (ja) | 半導体集積回路の接触孔形成方法 | |
| JPH0235755A (ja) | 半導体装置の製造方法 | |
| JPH0316217A (ja) | 半導体装置の製造方法 | |
| JPS59114824A (ja) | 半導体装置の平坦化方法 | |
| CN108281381A (zh) | 一种半导体互连结构的制备方法 | |
| JPH02152258A (ja) | Ｌｓｉ用中間酸化膜の製造方法 | |
| JPS63117419A (ja) | 半導体装置の製造方法 |