JP5105625B2 - 半導体パッケージユニットの製造方法 - Google Patents
半導体パッケージユニットの製造方法 Download PDFInfo
- Publication number
- JP5105625B2 JP5105625B2 JP2009192171A JP2009192171A JP5105625B2 JP 5105625 B2 JP5105625 B2 JP 5105625B2 JP 2009192171 A JP2009192171 A JP 2009192171A JP 2009192171 A JP2009192171 A JP 2009192171A JP 5105625 B2 JP5105625 B2 JP 5105625B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- nickel
- semiconductor package
- package unit
- manufacturing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 73
- 238000004519 manufacturing process Methods 0.000 title claims description 40
- 239000010410 layer Substances 0.000 claims description 112
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 claims description 92
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 76
- 238000005530 etching Methods 0.000 claims description 45
- 239000010949 copper Substances 0.000 claims description 39
- 229910052759 nickel Inorganic materials 0.000 claims description 37
- 229910052802 copper Inorganic materials 0.000 claims description 32
- 239000011347 resin Substances 0.000 claims description 28
- 229920005989 resin Polymers 0.000 claims description 28
- 239000004020 conductor Substances 0.000 claims description 26
- 229920002120 photoresistant polymer Polymers 0.000 claims description 21
- 239000000758 substrate Substances 0.000 claims description 17
- 238000011161 development Methods 0.000 claims description 6
- 239000000853 adhesive Substances 0.000 claims description 4
- 230000001070 adhesive effect Effects 0.000 claims description 4
- 238000012545 processing Methods 0.000 claims description 4
- 239000002344 surface layer Substances 0.000 claims description 4
- 239000011889 copper foil Substances 0.000 description 43
- 239000000463 material Substances 0.000 description 35
- 238000000034 method Methods 0.000 description 31
- 230000008569 process Effects 0.000 description 23
- 239000007864 aqueous solution Substances 0.000 description 13
- MHAJPDPJQMAIIY-UHFFFAOYSA-N Hydrogen peroxide Chemical compound OO MHAJPDPJQMAIIY-UHFFFAOYSA-N 0.000 description 12
- QAOWNCQODCNURD-UHFFFAOYSA-N Sulfuric acid Chemical compound OS(O)(=O)=O QAOWNCQODCNURD-UHFFFAOYSA-N 0.000 description 12
- 239000000243 solution Substances 0.000 description 10
- ROOXNKNUYICQNP-UHFFFAOYSA-N ammonium persulfate Chemical compound [NH4+].[NH4+].[O-]S(=O)(=O)OOS([O-])(=O)=O ROOXNKNUYICQNP-UHFFFAOYSA-N 0.000 description 8
- 238000007747 plating Methods 0.000 description 8
- 238000011282 treatment Methods 0.000 description 8
- 239000003822 epoxy resin Substances 0.000 description 7
- 229920000647 polyepoxide Polymers 0.000 description 7
- 229920001721 polyimide Polymers 0.000 description 6
- 239000009719 polyimide resin Substances 0.000 description 6
- 238000005498 polishing Methods 0.000 description 5
- 229910000679 solder Inorganic materials 0.000 description 5
- 125000006850 spacer group Chemical group 0.000 description 5
- 238000000992 sputter etching Methods 0.000 description 5
- 229910001870 ammonium persulfate Inorganic materials 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 4
- 239000011248 coating agent Substances 0.000 description 4
- 238000000576 coating method Methods 0.000 description 4
- 230000018109 developmental process Effects 0.000 description 4
- 238000005096 rolling process Methods 0.000 description 4
- 230000004913 activation Effects 0.000 description 3
- 239000012298 atmosphere Substances 0.000 description 3
- 239000011888 foil Substances 0.000 description 3
- 238000007654 immersion Methods 0.000 description 3
- 239000011261 inert gas Substances 0.000 description 3
- 229910021578 Iron(III) chloride Inorganic materials 0.000 description 2
- 239000003795 chemical substances by application Substances 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- ORTQZVOHEJQUHG-UHFFFAOYSA-L copper(II) chloride Chemical compound Cl[Cu]Cl ORTQZVOHEJQUHG-UHFFFAOYSA-L 0.000 description 2
- RBTARNINKXHZNM-UHFFFAOYSA-K iron trichloride Chemical compound Cl[Fe](Cl)Cl RBTARNINKXHZNM-UHFFFAOYSA-K 0.000 description 2
- 239000002245 particle Substances 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- 238000004804 winding Methods 0.000 description 2
- 229910052774 Proactinium Inorganic materials 0.000 description 1
- 229960003280 cupric chloride Drugs 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 150000002815 nickel Chemical class 0.000 description 1
- 238000003825 pressing Methods 0.000 description 1
- 230000007261 regionalization Effects 0.000 description 1
- 238000012827 research and development Methods 0.000 description 1
- 238000005507 spraying Methods 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
- 238000003466 welding Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
- H01L21/4814—Conductive parts
- H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
- H01L23/49575—Assemblies of semiconductor devices on lead frames
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/1517—Multilayer substrate
- H01L2924/15192—Resurf arrangement of the internal vias
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Lead Frames For Integrated Circuits (AREA)
- Manufacturing Of Printed Circuit Boards (AREA)
- ing And Chemical Polishing (AREA)
Description
このような、多層化方法は、パッケージ形態の変遷と共に多少変化しているが、従来の方法は概ね1パッケージに1チップを組みこんだものでチップ容量が増加しない限りパッケージ当りの容量は増加できないという問題があることが指摘されていた。
この状態を改善する方法として、例えば特開平10−163414号公報では、半導体モジュール間を複数個の接合部を介して電気的に接続し、各半導体モジュール間に設けられた接合部間を電気的に接続することで所定の機能を有する複数個の電極を構成し、半導体チップの有する端子接合部までの接続パターンを各半導体モジュールで異ならせることで、複数個の電極のいずれかを各半導体チップの固有電極として構成し、また半導体チップに、接合部と電気的に接続するパッドを配置し、半導体チップの有する端子からパッドまでの接続パターンを各半導体モジュールで異ならせ、さらに接合部間の接続パターンを各半導体モジュールで異ならせることで複数個の電極のいずれかを各半導体チップの固有電極として構成するというものである。
すなわち、この提案によれば、第一のフィルムキャリヤ半導体モジュールと第二のフィルムキャリヤ半導体モジュールのアウタリード位置に、チップ選択用配線パターンを形成したスペーサを介在させて各フィルムキャリヤ半導体モジュールを電気的に接続することにより、従来パッケージと同様の実装及び実装空間で2倍のメモリー容量を有することができ、さらにスペーサをフィルムキャリヤ半導体モジュールとほぼ同等厚さにすれば、スペーサを介して2個以上のフィルムキャリヤ半導体モジュールを積層することができるので、パッケージ当りのチップ容量をさらに増大させることができるというものである。
また、特開平10−223683号公報の提案はフィルムキャリヤのインナーリードがある面と、半導体チップの入出力面がある面を向かい合わせ、かつデバイスホールを半導体チップが通り抜けられない程に小さくすることにより、半導体チップとフィルムキャリヤの絶縁フィルムが接触するまで層間隔を狭くできるから、空間容積が減って実質的にパッケージ内の容量が増加するというものである。
また、特許文献2(特開平10−223683号公報)提案の方法では、バイアホールとの層間接続を半田ボールで行っている関係で、この部分の空間の活用が不充分であるという問題がある。
本発明は、このような複数のチップを積層していく場合に生ずる、チップ間に存在する空間容積を可及的に少なくすることにより、従来からの問題を解決しようというもので、この方法の採用によって半導体パッケージ内のチップ容量を従来方法の少なくとも2倍にすることができる半導体パッケージユニットの製造方法を提供することを目的とする。
銅層(24)/ニッケル層(20)/銅層(19)/ニッケル層(21)/銅層(33)の順に、銅層を表裏層に設け、中間層にニッケル層を介した5層のクラッド板(34)を加工して半導体パッケージユニットを製造する方法であって、
前記クラッド板(34)の表層に設けた銅層(24)の表面にフォトレジスト膜(35)を形成して露光・現像をした後、
前記銅層(24)の選択エッチングを行い、銅層(24)を柱状導体(18)を残して溶解、除去し、
次に、前記ニッケル層(20)を選択エッチングにより除去した後、絶縁樹脂を塗布して絶縁樹脂層(39)を形成し、その表面を研磨して前記柱状導体(18)の頭部が表面に露出するように残存しているフォトレジスト膜(35)を除去するとともに、
前記クラッド板(34)の裏層に設けた銅層(33)の表面にフォトレジスト膜を形成して露光・現像をした後、
前記銅層(33)の選択エッチングを行い、銅層(33)を柱状導体(17)を残して溶解、除去し、
次に、前記ニッケル層(21)を選択エッチングにより除去し、
その両面にフォトレジスト膜(37)を形成して露光・現像をした後、
前記銅層(19)を選択エッチングして配線層を形成し、
この後、絶縁樹脂を塗布して絶縁樹脂層(39)を形成し、その表面を研磨し、
前記柱状導体(17)の頭部が表面に露出するように残存しているフォトレジスト膜(37)を除去するとともに、
半導体チップ(1),(2)を、導電接着剤によって前記配線層の両表面に接続して実装基板(40)とし、
さらに、前記実装基板(40)をプリント基板(41)上に搭載することを特徴とする。
また、クラッド板は圧接品を使用する関係で製造コストの低減を図ることができ、さらにこのクラッド板を用いて選択エッチングを行うことによって半導体パッケージユニットを容易に製造することができるので、製作費用も低廉である。
その際、前記活性化処理を、(1)13.3〜0.0133Paの極低圧不活性ガス雰囲気中で、(2)接合面を有する前記銅箔と前記ニッケル層をそれぞれアース接地した一方の電極Aとし、絶縁支持された他の電極Bとの間に1〜50MHzの交流を印加してグロー放電を行わせ、(3)かつ、前記グロー放電によって生じたプラズマ中に露出される電極の面積が、電極Bの面積の1/3以下で、(4)スパッタエッチング処理することによって行ったものを使用することが好ましい。
このクラッド板を塩化第二鉄、塩化第二銅、又は硫酸+過酸化水素の1又は2以上の組合せからなる水溶液を湿式エッチング液として使用して、クラッド板の表面を選択的にエッチング処理して柱状導体を形成し、さらに配線層を形成する。また、クラッド板のエッチング部分に絶縁樹脂を塗布することによってクラッド板の強度を増すことができる。特に、パッケージユニットを2以上積層して多層パッケージとして使用する場合に強度上好ましい。さらに、本発明のパッケージユニットの外周をエポキシ樹脂等でカバーして完全密閉パッケージを形成することもできる。
まず、本発明の実施の一形態に係る半導体パッケージユニットの構造について、図10及び図11を参照して説明する。図示するように、銅箔から形成される配線層(厚み10〜100μmが好ましい)となる銅箔層19の両面には、エッチングストッパーとなるニッケルめっき層(厚み0.5〜3μmが好ましい)若しくはニッケル箔層(厚さ5〜10μm)20、21が接合され、ベースのコアを形成している。
次に、配線層となる銅箔層19の上部には半導体チップ1との接続用バンプ18(厚み10〜100μmが好ましい)が形成され、また配線層のプリント基板側には絶縁樹脂からなる実装基板41が形成され、接続用バンプ17(厚み10〜100μmが好ましい)の下部にはもう一方のチップ2が接続されていて、さらにプリント基板の下部には半田バンプ3が形成されている。
又、ニッケルめっき層の代わりにニッケル箔を使用する場合は、図23に示すクラッド板製造装置を用いて、まず、銅箔の片面に厚さ5〜10μmのニッケル箔を圧着する。さらに反対面にニッケル箔を圧着し、Ni箔/Cu箔/Ni箔の3層クラッド板を形成する。なお、以下の記載では説明の便宜上、ニッケルめっき銅箔の場合について説明する。
次に、両面にニッケルめっきを施した銅箔材(Ni/Cu/Niの3層のクラッド板)22を、図23に示すクラッド板製造装置における一方の巻き戻しリール23に巻き付ける。また、柱状導体17となる銅箔材24を他方の巻き戻しリール25に巻き付ける。
両巻き戻しリール23、25から、ニッケルめっき銅箔材22と銅箔材24を同時に巻き戻し、その一部をエッチングチャンバ26内に突出した電極ロール27、28に巻き付け、エッチングチャンバ26内において、スパッタエッチング処理して活性化する。その後圧延ロール29,30によってニッケルめっき銅箔材22と銅箔材24とが圧着され、クラッド板31を巻き取りロール32に巻き取る。この圧着接合により、Cu/Ni/Cu/Niの4層のクラッド板が形成される。この際の活性化処理は、本出願人が先に特開平1−224184号公報で開示したように、(1)13.3〜0.0133Paの極低圧不活性ガス雰囲気中で、(2)接合面を有するニッケルめっき銅箔材22と銅箔材24をそれぞれアース接地した一方の電極Aとし、絶縁支持された他の電極Bとの間に1〜50MHzの交流を印加してグロー放電を行わせ、(3)かつ、前記グロー放電によって生じたプラズマ中に露出される電極の面積が、電極Bの面積の1/3以下で、(4)スパッタエッチング処理することによって行う。
この場合も、活性化処理は、同様に、(1)13.3〜0.0133Paの極低圧不活性ガス雰囲気中で、(2)接合面を有するクラッド板31と銅箔材33をそれぞれアース接地した一方の電極Aとし、絶縁支持された他の電極Bとの間に1〜50MHzの交流を印加してグロー放電を行わせ、(3)かつ、前記グロー放電によって生じたプラズマ中に露出される電極の面積が、電極Bの面積の1/3以下で、(4)スパッタエッチング処理することによって行う。
その後圧延ロール29,30によって、クラッド板22のニッケル面と銅箔材24とが圧着され、巻き取りロール32に巻き取る。この圧着接合により、Cu/Ni/Cu/Ni/Cuの5層のクラッド板が形成される。
このように、図23のクラッド板製造装置を使用して圧接を繰返し行うことにより、銅/ニッケル/銅/ニッケル/銅という順番で、銅層を表裏層に設け、中間層にニッケル層を介した多層のクラッド板を製造することができる。
さらに、上記巻き戻しリールを3台以上設け、これらのリールに銅箔材やニッケル箔材などを設置し、3台以上のリールから箔材の供給を同時に受けることにより、1回の圧接で多層構造のクラッド板を製造することができる。
まず、図2に示すように、銅箔材24の表面にフォトレジスト膜35を形成した後、露光・現像する。次に図3に示すように、銅箔材24の選択エッチングを行い、銅箔材24を柱状導体18を残して溶解、除去する。この場合のエッチング液としては硫酸+過酸化水素水溶液または過硫酸アンモニウム水溶液を使用することが好ましい。なお、エッチング処理はエッチング水溶液中に被処理体を浸漬して行うが、エッチング水溶液をスプレー噴霧、又は被エッチング面上に滴下して行っても良い。スプレー噴霧、滴下の場合にはレジスト処理は最上層のみをスピナーコート等の方法で実施すれば十分である。エッチング液中に浸漬してエッチング処理する場合には50℃のエッチング液浴中に1〜10分間程度浸漬エッチングするが、個々の浴温度、浸漬時間については作業量、時間等によって最適条件を定めることができる。
まず、図13に示すように、銅箔材24の表面にフォトレジスト膜35を形成した後、露光・現像する。この場合に、第一の実施形態と異なるのは、この第二の実施形態では基板両端部にリードフレーム形成用のフォトレジスト膜36を形成することである。次に図14に示すように、銅箔材24の選択エッチングを行い、銅箔材24を柱状導体18及びリードフレーム38を残して溶解、除去する。この場合のエッチング液としては硫酸+過酸化水素水溶液または過硫酸アンモニウム水溶液を使用することが好ましい。この場合のエッチング処理条件は第一の実施形態の場合と同じである。
次に、これらの処理の終了した基板の表面に回路を形成するために、図19に示すようにフォトレジスト膜37を塗布、露光、現像を行った後、図20に示すように銅箔19を選択エッチング処理して回路を形成する。この場合の選択エッチング条件も、第一の実施形態の場合と同様であり、この後、図21に示すようにエポキシ樹脂またはポリイミド樹脂を絶縁樹脂39として塗布し、次いで絶縁樹脂層39の表面を均一にする。
3 半田ボール、半田バンプ
17,18 接続用バンプ、柱状導体
19 銅箔層、銅層、銅箔
20、21 ニッケル箔層、ニッケルめっき層、エッチングストッパー層、ニッケル層
22 銅箔材(Ni/Cu/Niの3層のクラッド板)、ニッケルめっき銅箔材、クラッド板
23、25 巻き戻しリール
24 銅箔材
26 エッチングチャンバ
27,28 電極ロール
29,30 圧延ロール
31 クラッド板
32 巻き取りロール
33 銅箔材
34 クラッド板
35、36、37 フォトレジスト膜
37 フォトレジスト膜
38 リードフレーム
39 絶縁樹脂、絶縁樹脂層
40 実装基板
41 実装基板、プリント基板
42 絶縁樹脂層
43 端部
Claims (1)
- 銅層(24)/ニッケル層(20)/銅層(19)/ニッケル層(21)/銅層(33)の順に、銅層を表裏層に設け、中間層にニッケル層を介した5層のクラッド板(34)を加工して半導体パッケージユニットを製造する方法であって、
前記クラッド板(34)の表層に設けた銅層(24)の表面にフォトレジスト膜(35)を形成して露光・現像をした後、
前記銅層(24)の選択エッチングを行い、銅層(24)を柱状導体(18)を残して溶解、除去し、
次に、前記ニッケル層(20)を選択エッチングにより除去した後、絶縁樹脂を塗布して絶縁樹脂層(39)を形成し、その表面を研磨して前記柱状導体(18)の頭部が表面に露出するように残存しているフォトレジスト膜(35)を除去するとともに、
前記クラッド板(34)の裏層に設けた銅層(33)の表面にフォトレジスト膜を形成して露光・現像をした後、
前記銅層(33)の選択エッチングを行い、銅層(33)を柱状導体(17)を残して溶解、除去し、
次に、前記ニッケル層(21)を選択エッチングにより除去し、
その両面にフォトレジスト膜(37)を形成して露光・現像をした後、
前記銅層(19)を選択エッチングして配線層を形成し、
この後、絶縁樹脂を塗布して絶縁樹脂層(39)を形成し、その表面を研磨し、
前記柱状導体(17)の頭部が表面に露出するように残存しているフォトレジスト膜(37)を除去するとともに、
半導体チップ(1),(2)を、導電接着剤によって前記配線層の両表面に接続して実装基板(40)とし、
さらに、前記実装基板(40)をプリント基板(41)上に搭載することを特徴とする半導体パッケージユニットの製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009192171A JP5105625B2 (ja) | 1999-08-02 | 2009-08-21 | 半導体パッケージユニットの製造方法 |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP21892999 | 1999-08-02 | ||
JP1999218929 | 1999-08-02 | ||
JP2009192171A JP5105625B2 (ja) | 1999-08-02 | 2009-08-21 | 半導体パッケージユニットの製造方法 |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2001514481 Division | 2000-08-02 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2010004064A JP2010004064A (ja) | 2010-01-07 |
JP5105625B2 true JP5105625B2 (ja) | 2012-12-26 |
Family
ID=16727543
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2009192171A Expired - Fee Related JP5105625B2 (ja) | 1999-08-02 | 2009-08-21 | 半導体パッケージユニットの製造方法 |
Country Status (4)
Country | Link |
---|---|
JP (1) | JP5105625B2 (ja) |
AU (1) | AU6317100A (ja) |
TW (1) | TW522530B (ja) |
WO (1) | WO2001009950A1 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5067107B2 (ja) * | 2007-10-12 | 2012-11-07 | 富士通株式会社 | 回路基板および半導体装置 |
WO2020240850A1 (ja) * | 2019-05-31 | 2020-12-03 | ウルトラメモリ株式会社 | 半導体モジュール及びその製造方法 |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH03188660A (ja) * | 1989-12-19 | 1991-08-16 | Toppan Printing Co Ltd | 半導体装置用リードフレーム用材及び半導体装置用リードフレームの製造方法 |
JPH05190764A (ja) * | 1992-01-17 | 1993-07-30 | Hitachi Ltd | 半導体装置 |
JPH08241945A (ja) * | 1995-03-03 | 1996-09-17 | Sony Corp | リードフレーム、半導体装置及び半導体装置の製造方法 |
JP3988227B2 (ja) * | 1997-12-01 | 2007-10-10 | 日立化成工業株式会社 | 半導体チップ搭載用基板の製造法および半導体装置 |
JP3497774B2 (ja) * | 1999-08-13 | 2004-02-16 | 株式会社ノース | 配線基板とその製造方法 |
JP3798597B2 (ja) * | 1999-11-30 | 2006-07-19 | 富士通株式会社 | 半導体装置 |
-
2000
- 2000-08-01 TW TW89115381A patent/TW522530B/zh not_active IP Right Cessation
- 2000-08-02 AU AU63171/00A patent/AU6317100A/en not_active Abandoned
- 2000-08-02 WO PCT/JP2000/005181 patent/WO2001009950A1/ja active Application Filing
-
2009
- 2009-08-21 JP JP2009192171A patent/JP5105625B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2010004064A (ja) | 2010-01-07 |
AU6317100A (en) | 2001-02-19 |
TW522530B (en) | 2003-03-01 |
WO2001009950A1 (fr) | 2001-02-08 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6931724B2 (en) | Insulated multilayered substrate having connecting leads for mounting a semiconductor element thereon | |
KR100878649B1 (ko) | 전자 장치용 기판 및 그 제조 방법, 및 전자 장치 및 그제조 방법 | |
JP4345808B2 (ja) | 半導体装置の製造方法 | |
US20030161129A1 (en) | Flexible multilayer wiring board and manufacture method thereof | |
KR100615382B1 (ko) | 프린트회로기판용 클래드판, 이를 사용한 다층프린트회로기판 및 그의 제조방법 | |
KR100622514B1 (ko) | 회로 장치의 제조 방법 | |
JP2002026171A (ja) | 多層配線板の製造方法および多層配線板 | |
JP3502800B2 (ja) | 半導体装置の製造方法 | |
EP1119048B1 (en) | Lead frame having bumps thereon and manufacturing method thereof | |
KR100658022B1 (ko) | 회로 장치의 제조 방법 | |
JP4408009B2 (ja) | 半導体装置用インターポーザの製造方法 | |
KR20040027345A (ko) | 회로 장치의 제조 방법 | |
JP5105625B2 (ja) | 半導体パッケージユニットの製造方法 | |
JP2011211248A (ja) | Qfn用金属積層板を用いたqfnの製造方法 | |
KR100639737B1 (ko) | 회로 장치의 제조 방법 | |
JP4409137B2 (ja) | プリント配線板の製造方法 | |
JP4195162B2 (ja) | 多層プリント配線板及びその製造方法 | |
KR20020061005A (ko) | 다층 프린트 배선판 및 그 제조방법 | |
JP2004288711A (ja) | 電子部品内蔵型多層基板 | |
JP2008147237A (ja) | Qfn用金属積層板及びその製造方法、並びに該qfn用金属積層板を用いたqfnの製造方法 | |
JP2002110900A (ja) | 半導体パッケージユニット及びその製造方法 | |
JP2008283043A (ja) | 多層配線板およびその製造方法 | |
JP2002026516A (ja) | 多層配線板の製造方法および多層配線板 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
TRDD | Decision of grant or rejection written | ||
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20120920 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20120926 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20121001 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20151012 Year of fee payment: 3 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |