JP5064613B2

JP5064613B2 - 半導体層形成方法

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Publication number: JP5064613B2
Application number: JP2001008539A
Authority: JP
Inventors: ティロマノリンダ; エスクルーソーブレント; エルチュークリストファー; エムジョンソンノーブル; エムウッドローズ; ウォーカージャック
Original assignee: Xerox Corp
Current assignee: Xerox Corp
Priority date: 2000-01-18
Filing date: 2001-01-17
Publication date: 2012-10-31
Anticipated expiration: 2021-01-17
Also published as: JP2001257193A; US6355497B1

Description

【０００１】
【発明の属する技術分野】
本発明は、エピタキシャル成長された半導体の技術に関している。本発明は、III族（長期周期表の１３族、以下同様）窒化物レーザダイオード及び発光ダイオード（ＬＥＤ）の成長に特に適用でき、特にそれらに関して説明される。しかし、本発明がまた、他の半導体デバイス及び集積回路にも適用可能（amenable）であることに留意されたい。
【０００２】
【従来の技術】
コンパクトディスク・リードオンリーメモリ（ＣＤ−ＲＯＭ）又はデジタルビデオディスク（ＤＶＤ）のような光学的データ記憶デバイスのデータ記憶容量は、記憶デバイスへのデータ書き込み／記憶デバイスからのデータ読み出しのために使用される光の波長によって制限される。より短い波長の光が使用されると、より多くのデータが記憶デバイスに記憶され得る。これは、より密な様式でデータを「詰め込む（パックする）」ことができるからである。最近まで、光学的データ記憶デバイスへのデータ書き込み／光学的データ記憶デバイスからのデータ読み出しのための光源は、比較的長い波長を有する光（すなわち、光スペクトルにおける赤又は赤外領域の光）を生成していた。新規のレーザダイオード及び発光ダイオード（ＬＥＤ）は、光学的データ記憶デバイスで使用されるために開発されてきている。これらの新規なレーザダイオード及びＬＥＤは、比較的短い波長を有する光（すなわち、スペクトルにおける青、紫、及び紫外領域の光）を生成する。これらの新規な光源は、高解像度フルカラー印刷、アドバンスト表示システム、光通信、エレクトロニクスデバイス、及び高密度光記憶のような多くの領域において、大きなポテンシャルを有している。
【０００３】
これらの新規な光源内における有望なグループの一つが、III族窒化物（例えばアルミニウム・ガリウム・インジウム窒化物（ＡｌＧａＩｎＮ））の結晶に基づくものである。しかし、そのようなIII族窒化物デバイスの開発における進歩は、成長の下地になるベース基板から膜を分離する際の困難さ、及びデバイスを成長するための下地になる欠陥の無い（欠陥フリー；defect free）結晶を生成する際の困難さによって、妨げられている。
【０００４】
完全な結晶は、規則的に反復している原子配列から構成される物体の形態である。結晶において原子の内部配列が規則的に反復しているという性質は、しばしば肉眼でも明らかである。水晶の結晶又は砂糖の結晶のような結晶の平坦（プレーナ）面又はファセットは、その原子の規則的反復配列の結果である。欠陥、すなわちそのような規則的原子パターンにおける不規則性も、同様にしばしば目に見える（例えば、２つの結晶が相互から成長している場合）。
【０００５】
半導体デバイスの特性は、それらの下地の要素結晶の特性に基づいている。半導体デバイスを形成している結晶における欠陥又は不規則性は、少なくともある場合には、耐熱性の劣化又は動作寿命の短縮のような性能特性の劣化をもたらす。レーザダイオード及びＬＥＤは、それらの要素結晶における欠陥による悪影響を受けるデバイスの例である。
【０００６】
この新規なIII族窒化物デバイスを形成するために使用される好適な方法は、「エピタキシャル成長」とよばれる。エピタキシーとは、結晶性基板上における、基板内の原子の配向を模倣する結晶性物質の成長である。最近までに知られているIII族窒化物光源の成長のための最も一般的な基板は、サファイアである。
【０００７】
しかし、サファイア上へのIII族窒化物の直接的な成長は、欠陥密度が非常に大きい（例えば約１０^１０／ｃｍ^２）材料をもたらす結果となることが見出されている。バルクのガリウム窒化物（ＧａＮ）は、III族窒化物半導体を成長させるためには、サファイアよりもよい基板である。しかし、バルクのＧａＮを成長させる方法には問題が多い。ある方法は高圧での処理を必要とし、成功していない。他の方法は、エピタキシャル横方向過成長（ＥＬＯＧ）技術を使用してＧａＮ膜を成長させるが、典型的には、そうでなければ望ましい低欠陥密度ＧａＮ膜となるもののほぼ中心に、境界（suture）欠陥を生成する結果となる。さらに、これらのデバイスを、成長の下地となっているベース基板から分離することは困難である。
【０００８】
標準的なＥＬＯＧ技術における境界欠陥の不利益な効果が、図１に描かれている。ＧａＮ核形成（nucleation）層１２は、ベースサファイア基板１０を覆う。ＳｉＯ_２マスクは、核成長及び縦方向ＧａＮ結晶成長を可能にする窓１６を有している。ＳｉＯ_２マスクに窓１６を生成するプロセスは、ＳｉＯ_２のメサ２０も生成する。メサ２０は、ＧａＮの核成長を妨げる。ＧａＮ膜の成長の間に、高欠陥密度ＧａＮ２２が窓１６に縦方向に成長する。窓１６に成長するＧａＮ２２は、下地の核形成層１２の欠陥パターンを引き継ぐので、高欠陥密度を有している。ＧａＮ核形成層１２は、ベースサファイア基板１０との化学的不整合及び格子不整合のために、高欠陥密度を有している。ベースサファイア基板１０は、利用可能なものの中ではベストであるものの、ＧａＮに対する完全なエピタキシャル基板ではない。
【０００９】
高欠陥密度ＧａＮ２２の成長がメサ２０の頂部に到達すると、メサ２０から横方向への過成長が始まる。メサ２０は、下地ＧａＮ核形成層１２の転位をブロックする。したがって、メサ２０から過成長するＧａＮは、縦方向欠陥が比較的なく（欠陥フリーであって）、したがって、低欠陥密度ＧａＮ膜２４を構成している。
【００１０】
横方向結晶成長は、その後に引き続く縦方向結晶成長を伴う。適正な最終膜厚を得るためには、ＳｉＯ_２マスクにおける一連の窓を使用する必要がある。隣接する窓から始まった結晶の横方向成長フロントが合体すると、転位、又は結晶を形成している原子パターンにおける不規則性が生成されて、不利益な境界欠陥２６が形成される。
【００１１】
【発明が解決しようとする課題】
これらの不利益な境界欠陥２６は、使用可能な低欠陥密度領域を効果的に半分にカットする。生成される低欠陥領域を使用するために、それから極精密リソグラフィ技術が必要とされる。さらに、サファイア基板からIII族窒化物デバイスを分離する一つの方法は、レーザアブレーションによるものである。レーザアブレーションによる分離は、レーザ均一化器（ホモジェナイザ；homogenizer）と、基板の周囲にビームを移動させるステッパとを必要とする。極精密リソグラフィ技術及びレーザアブレーション技術は、低速で且つ高価である。半導体デバイスのエピタキシャル成長のために、III族窒化物材料にほぼ格子整合するバルク基板を提供するために、よりよい技術が必要とされている。さらに、新規に成長されたIII族窒化物膜をベース基板から分離するために、より単純で且つより安価な方法もまた必要とされている。
【００１２】
【課題を解決するための手段】
本発明のある局面は、ベース基板から膜を分離する方法である。この方法は、ベース基板の上にリリース層材料を堆積してリリース層を形成するステップと、リリース層の上に膜を成長するステップと、リリース層をエッチャントでエッチングして膜をベース基板から分離するステップと、を含んでいる。
【００１３】
本発明の他の局面は、半導体デバイスの製造方法である。この方法は、ベース基板の上に核形成層を成長するステップと、核形成層の上にリリース層を堆積するステップと、リリース層を操作して、膜に対する種結晶として使用するために核形成層へのアクセス点を提供し、且つ、膜の少なくとも一つの領域内への核形成層の欠陥の伝搬をブロックするステップと、膜を成長させて、その膜内に、半導体デバイスを成長させるための基板として使用するために十分に大きな少なくとも一つの低欠陥密度領域を生成するステップと、膜の低欠陥密度領域の上に少なくとも一つの半導体デバイスを成長するステップと、基板及び核形成層をウエハの残りから分離するステップと、適切なコンタクトメタライゼーションを行うステップと、デバイスをへき開するステップと、を含んでいる。もちろん、これらのステップは、上記で述べた順に実施される必要は無い。
【００１４】
本発明のさらに他の局面は、分離前又は分離後のいずれかに、分離可能な膜の上に成長されるデバイスである。
【００１５】
本発明のより狭い局面は、分離前又は分離後のいずれかに、分離可能な膜の上に成長されるレーザダイオードである。
【００１６】
本発明のより狭い局面は、分離前又は分離後のいずれかに、分離可能な膜の上に成長される発光ダイオードである。
【００１７】
本発明のさらに他の局面は、エッチング化学物質（chemicals）をリリース層に到達させるためのアクセス点を提供するビアの付加である。
【００１８】
【発明の実施の形態】
本発明のある局面は、膜とベース基板との間からリリース層をエッチングすることによって、膜をベース基板から分離する方法である。ここでは、その方法を概観する。本発明は、この導入部に引き続く様々な局面の詳細な説明を読み進むにつれて、明らかになるであろう。
【００１９】
膜の分離は、レーザダイオード及び発光ダイオード（ＬＥＤ）のようなデバイスが膜の上に成長される前または成長された後に、生じることができる。例えば、膜が薄くて自己サポートしないときのようなある場合には、膜をベース基板から分離する前に、膜の上に頂部支持基板を設けることが望ましいこともある。
【００２０】
エッチャントのリリース層へのアクセスを増すために、ビアを設けることができる。ビアを設ける一つの技術では、膜内にビアを、リリース層までエッチングで掘り下げる。他の技術では、ベース基板と、膜の成長の前又は後のいずれかに存在し得る任意の核形成層とに、ビアを設ける。もちろん、特別な動作を全く必要とせず、エッチングを単純にウエハの端から生じさせることができる場合もある。
【００２１】
頂部支持基板が使用されるときには、膜内のビアを覆う位置の頂部支持基板に、貫通孔を設ける（perforateする）べきである。膜がビアを含まないときには、支持基板にビアを設ける必要はなく、代わりに、支持基板は連続であることができる。
【００２２】
本発明の先に述べた局面は、選択的にエッチング可能な連続リリース層の上に成長される膜に対して実行される処理である。選択的にエッチング可能なリリース層材料をベース基板又はベース基板／核形成層の組み合わせの上に堆積することで、選択的にエッチング可能なリリース層を提供することができる。
【００２３】
膜を成長させる一つの方法は、大きなメサの使用を含んでいる。この方法では、膜成長は、膜の各部分がぶつかって合体する前に停止されることができる。この技術は、境界欠陥の形成を防ぐ。膜部分の間に残されたギャップは、リリース層までのビアとして使用されることができる。したがって、膜成長のためのこの方法は、ビアを設ける付加的な方法を含んでいる。
【００２４】
膜を成長する他の方法は、リリース層材料のメサの上にリップを生成して、境界欠陥をメサの片側に位置させる工程を含んでいる。
【００２５】
従来の方法又は他の方法もまた、選択的にエッチング可能な連続リリース層の上に膜を成長するために使用することができる。
【００２６】
本発明のこれら及び他の局面は、本発明の様々な局面に関する以下の詳細な説明を読み進むにつれて、明らかになるであろう。
【００２７】
図２及び図１１を参照すると、ウエハ１１０が、ステップ１０００にてベースサファイア基板１１４の上に核形成層１１２を成長させ、且つステップ１０２０にて核形成層１１２の上にＳｉＯ_２リリース層１１６を堆積させることによって、形成される。この結果として、サファイア／核形成層の界面１１８が形成される。ベースサファイア基板１１４の原子構造と核形成層１１２の原子構造との間には、典型的には不整合が存在する。したがって、サファイア／核形成層の界面１１８で転位が発生して、これが核形成層１１２を通ってずっと連続する。ＳｉＯ_２リリース層１１６が示されているが、ウエハの残りの部分に対して不利益な効果をもたらすこと無くリリース層をエッチングするエッチャントが利用可能である限りは、他の材料も選択することができる。選択的にエッチングされることができる他の材料の例には、窒化シリコン、ＳｉＯＮ、及び多くのメタルが含まれる。核形成層の構成材料の例にはＧａＮが含まれるが、核形成層は、例えばＡｌＧａＮ、ＩｎＮ、ＡｌＮのようなIII族窒化物材料、又はIII族窒化物の過成長を可能にする他の層を含むこともできる。さらに、ベース基板としては、対象となっている膜の成長を可能にする化学的及び構造的な特性を有している限り、任意の材料を使用することができる。III族窒化物膜を成長させるベース基板として使用可能な他の材料の例は、ＳｉＣである。
【００２８】
図２（ｂ）は、ＳｉＯ_２リリース層（図２（ａ）における１１６）がステップ１０２０にてリソグラフ的にパターニングされて窓１２２が開口された後のウエハを示している。メサ１２４は、パターニングステップ１０２０の後に残存しているＳｉＯ_２層の部分を表している。メサ１２４の各々の幅は、窓１２２の各々の幅に対して広い。所望の充填率（フィル・ファクタ；fill factor）は、平滑な膜表面をもたらす成長パラメータに依存していることが見出されている。典型的な寸法は、窓に対してが３〜５μｍであり、メサに対しては８〜１５μｍである。
【００２９】
図２（ｃ）は、ステップ１０２０にてIII族窒化物（例えばＧａＮ）膜１２６がウエハ上に成長された後の、図２（ｂ）にて破線によって囲まれたウエハの部分を描いている。ＧａＮ膜１２６は、メサ１２４の上方に縦方向及び横方向に成長される。縦方向に成長したＧａＮ膜１２８は高欠陥密度を有し、横方向に成長したＧａＮ膜１３０は低欠陥密度を有している。低欠陥密度ＧａＮ膜１３０の横方向成長速度は、縦方向成長速度の少なくとも２倍である。したがって、各メサの大きなエリアカバレッジが、非常に厚い膜を成長させること無く達成される。図２（ｃ）に示されているように、ＧａＮ膜１３０の成長は、２つの横方向成長フロント１３２がぶつかる前に終端させることができて、これによって、比較的大面積の低欠陥密度材料１３０とリリース材料に達するビア１３４とをメサ１２４に形成することができる。この時点で、ウエハを、例えば図４〜図６に関連して以下に説明するものと同様の方法で、さらに処理することもできる。
【００３０】
本発明にしたがった第２の方法によって形成されるウエハ１４０が、図３（ａ）及び図３（ｂ）に示されている。ステップ１０００は、前述したものと同様であり、したがって再び説明しない。図３（ａ）を参照すると、標準的なＥＬＯＧプロセスにおいて、窓１４４の幅に対するメサ１４２の幅の比率を維持することができる。しかし、ステップ１０２０において、ＳｉＯ_２リリース層が２段階でパターニングされる。第１段階では、標準的な窓１４４（図２（ｂ）及び図２（ｃ）における窓１２２と同様である）が、下地の核形成層１４５に開口される。第２段階では、メサ１４２の各々の一方の端における小さな領域がマスクされる一方で、各メサ１４２の残りの部分がそれぞれの元の厚さの約半分までエッチングされ、それによって、メサ１４２の各々の一方の端に各リップ１４６が生成される。
【００３１】
図３（ｂ）は、ＳｉＯ_２層がメサ１４２にエッチングされ且つ高欠陥密度ＧａＮが窓１４４に成長された後のウエハを描いている。メサはリップ１４６を有している。低欠陥密度ＧａＮ膜１４８が、ステップ１０２０にてメサ１４２の上に成長されている。この方法が使用されるときには、メサ１４２のリップ１４６のない各々の側部１４２ａにて、横方向過成長が直ぐに始まる。リップ１４６は、リップ１４６に隣接する窓１４４の部分におけるＧａＮが、メサ１４２を超えて横方向に成長することを妨げる。その代わりに、ＧａＮは、リップ１４６の頂部に到達するまで縦方向に成長させられる。適切に選ばれた寸法に対して、縦方向に成長しているＧａＮがリップ１４６の頂部に到達するタイミングは、各々のメサの反対側１４２ａから横方向に成長している低欠陥密度ＧａＮ膜１４８が各々のリップ１４６の対応する点に到達するタイミングに、実質的に一致する。このようにして、境界欠陥１５０が、メサ１４２の中央（図１における不利益な境界欠陥２６を参照のこと）からメサ１４２の一方の端に効果的に移動して、これによって、デバイス成長のために利用可能な低欠陥密度ＧａＮ膜の幅が２倍になる。
【００３２】
この時点で低欠陥密度膜の上にデバイスを直接に成長することも可能であるが、通常は、図４〜図６に関して以下に説明されるように、膜成長プロセスを継続することが効果的である。この時点でデバイスが成長されるならば、境界欠陥１５０を、さらなるデバイスプロセスを助けるマーカーとして効果的に使用することができる。図３（ｃ）を参照すると、ステップ１０８０において、デバイス１６０が、低欠陥密度ＧａＮ膜１４８の低欠陥密度横方向過成長の上に成長される。メタライゼーションプロセスによって、デバイス１６０の上及び低欠陥密度ＧａＮ膜１４８のフロント側の上にコンタクト１６４及び１６６が設けられる。
【００３３】
図３（ｃ）に示されるようなデバイスが成長されないときには、膜成長プロセスを継続することができる。本発明の第３の方法にしたがって形成されるウエハが、図４，図５に示されている。この第３の方法は、これまでに説明した方法よりも、比較的大型の欠陥フリー領域を提供する。
【００３４】
図４（ａ）は、ステップ１０２０の間に低欠陥密度ＧａＮ膜２１２の上に形成されたホトレジスト２１０を含むウエハ２００を示している。ウエハ２００はその後にエッチングされて、核形成層２１８に至るまでの高欠陥密度ＧａＮ２１４がすべて除去される。
【００３５】
図４（ｂ）は、ステップ１０２０に引き続いて、高欠陥密度ＧａＮがエッチングで除去された後のウエハを示している。低欠陥密度ＧａＮ膜２１２は、各々のＳｉＯ_２メサ２１６によって支持されている。ＳｉＯ_２メサ２１６は、核形成層２１８及びベースサファイア基板２１９によって支持されている。核形成層２１８は、ウエハ上の他の全ての場所、すなわち窓２２０の中にて露出されている。
【００３６】
次に、図５（ａ）を参照すると、ウエハは、ステップ１０２０の間にＳｉＯ_２リリース層２２２によって覆われる。好ましくは、ＳｉＯ_２層２２２の厚さは、元のＳｉＯ_２層（図４（ｂ）の２１６を参照のこと）の厚さに実質的に等しい。この段階（ステップ１０２０）の目的は、リリース層を連続させるために窓２２０をＳｉＯ_２にて再び埋めて、さらなるＧａＮ膜の成長及び分離のためにウエハの準備をすることである。
【００３７】
図５（ａ）に示されるように、ＳｉＯ_２がウエハの窓２２０以外の部分に堆積されるならば、そのときには、ホトレジスト２４０がステップ１０２０の間に窓２２０内に形成される。ホトレジスト２４０は、ステップ１０２０の間に窓２２０に堆積されるＳｉＯ_２層２２２を保護する。新しく堆積されたＳｉＯ_２層２２２の残り部分は過剰である。この過剰なＳｉＯ_２層２２２は、エッチャント（例えばバッファドフッ化水素「ＨＦ」）によって除去される。このエッチャントは、リリース層を選択的にエッチングする能力、及びウエハの残り部分に対する良好な（benign）効果のために選ばれる。あるいは、ＣＦ_４／Ｏ_２プラズマ内におけるドライエッチングのような他のエッチング技術を、ステップ１０２０の間に使用することができる。いずれの場合にも、エッチング後に、ホトレジスト２４０は除去される。
【００３８】
図５（ｂ）を参照すると、エッチング後であってホトレジストが除去された後に、低欠陥密度ＧａＮのメサ又は部分２１２が、ＳｉＯ_２リリース層２４４を形成するＳｉＯ_２の連続層の上に位置している。次に、ステップ１０６０の間に、ＧａＮ膜の成長が、ＧａＮの厚膜を成長することができる成長技術（例えば、ハイドライド気相エピタキシー（ＨＶＰＥ））を使用して再開される。ＧａＮ膜の成長は、低欠陥密度ＧａＮメサ又は部分２１２から再開される。したがって、新しい成長もまた、低欠陥密度である。成長は、隣接するＧａＮメサ２１２で始まった結晶がぶつかって合体するまで、横方向及び縦方向方向の両方に継続される。
【００３９】
図５（ｃ）は、隣接するＧａＮメサ又は部分２１２で始まった結晶がぶつかって合体する時点までＧａＮ膜２５０が成長した後のウエハを示している。境界欠陥２５４が存在しているが、これらの欠陥２５４は、比較的幅広い低欠陥密度ＧａＮ膜領域２５０の端に位置している。ボイド（図示されていない）が、境界欠陥２５４の下に位置し得る。ボイド（図示されていない）は、オリジナルの低欠陥密度ＧａＮメサ又は部分２１２の側部まで延びることができる。この時点で、オプションとして、一般的には半導体デバイス、特にIII族窒化物半導体デバイスが、低欠陥密度ＧａＮ膜２５０の上にエピタキシャル成長され得る。しかし、好ましくは、この膜はベース基板から分離され、分離後にデバイスが成長される。ある場合には、後に述べるように、新しい支持基板が、基板除去前に膜２５０の頂部に効果的に取り付けられ得る。この支持基板は、膜の頂部に結合されることができる。支持基板はまた、例えば厚い膜の成長を可能にする電着（electrodeposition）又はその他の技術のような方法によって、成長されることもできる。支持基板の成長は、ここでは示されていない。いずれの場合にも、ウエハは、ＳｉＯ_２リリース層２４４を溶解させるためにステップ１１００又は２１００の間にエッチャント（例えばＨＦ）に浸されて、これによって、ウエハの上側部分を核形成層２１８及びベースサファイア基板２１９から分離させる。
【００４０】
図６（ａ）に示されているように、膜２５０が、支持基板なしのベース基板からデバイス成長前に分離される。
【００４１】
ベース基板からの膜の分離は、電気的に裏面からコンタクトできるフリースタンディングデバイスを可能にする。裏面側の電気コンタクトの使用は、一様な電流分布を確実に実現すると共に、横方向の広がり（スプレッディング；spreading）抵抗を除去することによってデバイス抵抗を低減する。裏面側コンタクトの使用は、フロント側コンタクトのアーキテクチュアを単純化する。したがって、このようにして製造されたデバイスはより効率的であり、デバイス内での熱の量を低減させる。さらに、デバイスをベースサファイア基板２１９から分離することで、熱伝導率が改善される。フリースタンディングデバイスの例が、図６（ｂ）に示されている。ステップ２０８０の間に、ウエハの各々の低欠陥密度ＧａＮ膜領域２５０の上に、III族窒化物半導体２８０が成長される。図示されているデバイス２８０は、ＭＱＷ活性領域２８２を有する多重量子井戸レーザダイオードである。しかし、発光ダイオードを含む他のデバイスも実現される。メタルコンタクト２８４（例えばｐ側コンタクト）が、デバイス２８０の頂部の上に堆積される。ｎ側コンタクト２８６のようなコンタクトが、低欠陥密度膜２５０の裏又は底側に効果的に形成される。明らかに、デバイスは、ｐ側が上又はｎ側が上のいずれかで成長されることができる。この時点で、個々のデバイス２８０がウエハからへき開されて、高品質デバイスファセットを生成することができる。へき開されたファセットは、より単純でより安価に且つより迅速に処理される。これらは、ホトリソグラフィを必要としない。へき開されたファセットの最大平坦度は、光学的損失を最小化する。
【００４２】
以上に説明した方法を改変して、分離ステップ１１００又は代替的な分離ステップ２１００を促進することができる。図７（ａ）は、ＧａＮ膜３０２を含むウエハ３００を描いている。ウエハ３００は、先に説明した方法のいずれかによって製造されるウエハを表しているが、図５（ｃ）のウエハに最も密に類似している。ＧａＮ膜３０２は、ＳｉＯ_２リリース層３１０の上に存在している。ＳｉＯ_２層３１０は、ベースサファイア基板３１６の上に成長された核形成層３１２の上に堆積されている。
【００４３】
図７（ｂ）は、ビア３２０を含むウエハを描いている。これらのビアは、ＳｉＯ_２層３１０に対するアクセス点として作用する。ビア３２０は、化学的アシスト・イオンビームエッチング（ＣＡＩＢＥ）のような適当なエッチング技術によってエッチングされる。さらに、ビア３２０は、好ましくは、例えばウエハ３００に沿って３ｍｍ毎に配置される。使用されるビアの数は、ＳｉＯ_２層の厚さ、及びＳｉＯ_２層を分解するための所望の時間の関数である。
【００４４】
ビアが形成された後に、先に説明したように、デバイスをステップ１０８０にて形成しても良いことを理解されたい。デバイスの成長後に膜をベース基板から分離すること（ステップ２１００）はより複雑であるので、この技術の詳細を以下に説明する。デバイスの成長（ステップ２０８０）の前に膜を分離する（ステップ１１００）ときには、以下に説明される技術の一部のみを実施すればよいことを、理解されたい。
【００４５】
図８（ａ）は、その上にデバイス３２１が成長されたウエハを描いている。デバイス３２１が成長されるときに、ビア３２０の中にもいくらかの成長３２２が生じて、それによってビア３２０の幅が低減されることに留意されたい。したがって、オリジナルのビア３２０の幅は、この成長３２２を補償するように選ばれなければならない。
【００４６】
ビア３２０を提供するリリース層３１０へのアクセスの効果をフルに利用するためには、リリース層のエッチングの時点でリリース層３１０の上にメタルが堆積されているべきではない。この目的を達成するために、数多くの方法がある。例えば、ホトレジストプラグを使用して、メタルの堆積の間にビア３２０及びリリース層３１０を保護することができる。他の技術の例として、メタルをリリース層の上に堆積し、それからメタルエッチングプロセスを使用してリリース層３１０の上に堆積されたメタルを除去することができる。リリース層３１０の上へのメタルの堆積を防ぐことができるさらに他の技術の例には、アングル蒸着の使用がある。アングル蒸着では、リリース層３１０は、メタル蒸着ツールに関してビア３２０の壁の影に入っているので、メタル蒸着から保護される。
【００４７】
図８（ｂ）は、ビア３２０内に堆積されるホトレジストプラグ３３０を有するウエハを描いている。ホトレジストプラグ３３０は、引き続いて（例えばステップ１０８０の間に）堆積されるメタルがＳｉＯ_２層３１０の上に堆積されることを防ぐ。ＳｉＯ_２層３１０の上に堆積されたメタルは、ＳｉＯ_２のエッチング速度を減少させる。コンタクトメタル層３４０（例えばｐ側コンタクト層）が、デバイス３２１の上に堆積される。この時点で、ホトレジストプラグ３３０とそれをカバーするメタル層３４０の部分とがホトレジスト除去器（リムーバ；remover）によって除去される。
【００４８】
図９（ａ）は、ホトレジスト３４４の層を有するウエハを描いており、このホトレジスト３４４は、ビア３２０を通じたＳｉＯ_２層３１０のエッチングの準備として、ビア３２０の上方を除いた全ての箇所に堆積されている。ホトレジストプラグ技術が使用されずに、メタルがリリース層３１０の上に堆積されると、メタルエチングステップを使用して、この時点でリリース層からメタルを除去することができる。以上に説明したように、リリース層３１０は本質的にメタルフリーであるので、ＳｉＯ_２層３１０は、ウエハをエッチャント（例えばＨＦ）に浸すことによってエッチングされ得る。ＨＦは、例えば窒化シリコン及びＳｉＯＮを含む他の材料も、選択的にエッチングすることができる。もちろん、ＨＦによる選択的エッチングが可能ではないリリース層材料が使用される場合には、他のエッチャントが使用されるべきである。メタルがリリース層材料として使用される場合には、例えば、そのメタルを選択的にエッチングするエッチャントが使用されるべきである。
【００４９】
図９（ｂ）は、エッチングされ且つ核形成層及びベースサファイア基板（図９（ａ）における３１２及び３１６）から分離された後のウエハを描いている。上から見た図（トップ・ビュー）は、ＡＡにて得られた断面図がウエハの一つの完全な部分であって二つの別個のウエハではないことを明確にするためのものである。メタルコンタクト層３４６（例えばｎ側コンタクト）が、ＧａＮ膜３０２の底部の上にオプションで堆積される。
【００５０】
図１０（ａ）は、リリース層へのビアを提供する別の方法を描いている。ここで、ビア４０４を有するベース基板４０２を含むウエハ４００が示されている。この例では、ビア４０４は、任意の他のウエハプロセスの前にベース基板４０２に設けられた。しかし、ビア４０４は、ウエハプロセス手順における他の時点で設けられることができる。核形成層４０８はビア４０４が設けられた後にベース基板４０２の上に成長されるので、ビア４０４は、核形成層４０８を通って続いている。加えて、ビア４０４は、リリース層４１０を通って続いている。ビア４０４の側壁の上における成長のうちのいくらかは、核形成層の成長の間に生じ得る。その成長は、図には示されていない。同様に、いくらかのリリース層材料が、ビア４０４の側壁の上に堆積され得る。ビア４０４の側壁上へのリリース層の堆積は、図には示されていない。リリース層４１０は、横方向成長を含む技術によって成長された膜４１４を支持する。図では、膜４１４は、完全にビア４０４を覆うように描かれているが、常にこうであるわけではない。膜がビアを完全に覆うかどうかは、例えばビアの直径、膜の横方向成長速度、縦方向成長速度、及び最終膜厚を含む数多くの要因に依存している。
【００５１】
ビア４０４は、好ましくは膜成長の前にレーザドリリングによって設けられるが、プロセス中に後で（例えば膜成長の後に）設けられることもできる。典型的には、約９０μｍのビア直径が許容可能である。もちろん、この技術が使用されるときには、ビア４０４は、ホトレジストによってプラグされる必要は無い。
【００５２】
上記で説明したように、図５（ｃ）を参照した説明において、膜をベース基板から分離する前に膜の頂部に支持基板を設けることが、ときには効果的である。支持基板は、一般的には膜に結合されるが、支持基板を提供する任意の方法が使用され得る。たとえば、支持基板は、膜の上に成長されても良い。図１０（ｂ）は、図１０（ａ）のウエハ４００の頂部に成長された支持基板４３０を示している。支持基板４３０は、構造的な支持を膜に提供するために付加されることができる。いくつかの膜は、膜がベース基板から分離された後に、そのような支持を必要とすることがある。支持基板を提供する他の理由は、ベース基板の特性に対して改良された特性を有する基板を提供することである。例えば、ベース基板が、膜成長プロセスに対するその整合性のために使用され得る一方で、よりよい熱伝導性及び／又は導電性を有する支持基板も使用され得る。支持基板は、そのへき開可能性のためにも選ばれ得る。そのような支持基板の一例はシリコンであって、これは、サファイアに比較して良好な熱伝導性及び導電性の両方を有している。さらに、シリコンのような支持基板は、へき開されることができる。他の可能性のある基板には、例えばＳｉＣ及びダイヤモンドが含まれる。しかし、支持基板に対しては、他の材料も実現される。
【００５３】
連続した支持基板が、図１０（ｂ）に描かれている。同様の支持基板に、図７（ｂ）の膜３０２におけるビア３２０のような、頂部側ビアを有する膜を設けてもよい。その場合、ビアが支持基板に設けられる。これらのビアは、膜のビア３２０の上方の箇所に位置している。
【００５４】
図１０（ｂ）に示されるような支持基板を設けた後、又は（図７（ｂ）に描かれている膜のような）膜の上に同様の支持基板（図示せず）を設けた後に、リリース層（図１０（ｂ）の４１０又は図７（ｂ）の３１０）をエッチングすることによって、膜を、ベース基板（図１０（ｂ）の４０２又は図７（ｂ）の３１６）及び存在する場合には核形成層（図１０（ｂ）の４０８又は図７（ｂ）の３１２）から分離させることができる。その後に、更なる成長（例えば膜成長及び／又はデバイス成長）を、膜（図１０（ｂ）の４１４又は図７（ｂ）の３０２）の底から継続することができる。
【図面の簡単な説明】
【図１】既知のエピタキシャル横方向過成長技術の結果として生成される境界欠陥を示す図である。
【図２】第１の方法を用いて低欠陥ＧａＮ膜を形成したときの様子を示す工程断面図である。
【図３】第２の方法を用いて低欠陥ＧａＮ膜を形成したときの様子を示す工程断面図である。
【図４】第３の方法を用いて低欠陥ＧａＮ膜を形成したときの様子を示す工程断面図である。
【図５】図４に示した工程の後に行なわれる工程での様子を示す工程断面図である。
【図６】膜がベース基板から分離された後の図５（ｃ）の膜とフリースタンディング膜の上に成長されるデバイスとを示す図である。
【図７】デバイスを核形成層及びベースサファイア基板から分離する時点におけるＳｉＯ_２溶解プロセスを助ける追加プロセスの様子を示す工程断面図である。
【図８】図７に示した工程の後に行なわれる工程での工程断面図である。
【図９】デバイスを核形成層及びベースサファイア基板から分離する時点におけるＳｉＯ_２溶解プロセスを助ける追加プロセスの様子を示す工程断面図である。
【図１０】図７，図８，図９（ａ）に示されるビアの、代わりの構成を示す図である。
【図１１】本発明にしたがった方法の概略を示すフローチャートである。
【符号の説明】
１１０ウエハ、１１２核形成層、１１４ベースサファイア基板、１１６ＳｉＯ_２リリース層、１１８サファイア／核形成層の界面、１２２窓、１２４メサ、１２６ＧａＮ膜（III族窒化物膜）、１２８縦方向に成長したＧａＮ膜、１３０横方向に成長したＧａＮ膜（低欠陥密度ＧａＮ膜）、１３２横方向成長フロント、１３４ビア。

Claims

サファイア基板の上にＧａＮ核形成層を成長させるステップと、
前記ＧａＮ核形成層の上にＳｉＯ ₂ 又は窒化シリコンからなるリリース層材料を堆積してリリース層を形成するステップと、
前記リリース層の一部を除去して、前記ＧａＮ核形成層を露出させるステップと、
露出された前記ＧａＮ核形成層及び前記リリース層の上にＧａＮ膜を成長させるステップと、
前記ＧａＮ核形成層の上に形成された前記ＧａＮ膜を除去するステップと、
前記ＧａＮ膜が除去された前記ＧａＮ核形成層の上にＳｉＯ ₂ 又は窒化シリコンからなるリリース層を再度形成するステップと、
前記リリース層の上に形成された前記ＧａＮ膜を核にＧａＮ膜を再度成長させるステップと、
を含む半導体層形成方法。
請求項１に記載の半導体層形成方法であって、
前記リリース層を除去することによって、前記サファイア基板から前記ＧａＮ膜を分離する半導体層形成方法。
請求項２に記載の半導体形成方法であって、
前記ＧａＮ膜又は前記サファイア基板にビアを設け、
前記ビアを介して前記リリース層をエッチングして前記リリース層を除去することによって、前記サファイア基板から前記ＧａＮ膜を分離する半導体層形成方法。