JP2001257193A - Ｌｅｄ及びレーザダイオードの成長のため大面積で低欠陥密度の膜を分離する方法及び半導体デバイスの製造方法 - Google Patents

Ｌｅｄ及びレーザダイオードの成長のため大面積で低欠陥密度の膜を分離する方法及び半導体デバイスの製造方法

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Abstract

(57)【要約】 【課題】 ベース基板に低欠陥密度膜を形成した後低欠
陥密度膜をベース基板から分離させること。 【解決手段】 膜成長の間に形成される境界欠陥の位置
を制御するためのリリース層をベース基板に生成且つパ
ターニングし（ステップ１０２０）、リリース層上に低
欠陥密度膜を成長させる（ステップ１０６０）。その
後、リリース層をエッチングすることで低欠陥密度膜を
ベース基板から分離して（ステップ１１００）、低欠陥
密度膜上にデバイスを成長させる（ステップ１０８
０）。こうすることで、ベース基板に好適に低欠陥密度
膜を形成した後、低欠陥密度膜をベース基板から分離さ
せ低欠陥密度膜上にデバイスを形成することができる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、エピタキシャル成
長された半導体の技術に関している。本発明は、III族
（長期周期表の１３族、以下同様）窒化物レーザダイオ
ード及び発光ダイオード（ＬＥＤ）の成長に特に適用で
き、特にそれらに関して説明される。しかし、本発明が
また、他の半導体デバイス及び集積回路にも適用可能
（amenable）であることに留意されたい。
【０００２】
【従来の技術】コンパクトディスク・リードオンリーメ
モリ（ＣＤ−ＲＯＭ）又はデジタルビデオディスク（Ｄ
ＶＤ）のような光学的データ記憶デバイスのデータ記憶
容量は、記憶デバイスへのデータ書き込み／記憶デバイ
スからのデータ読み出しのために使用される光の波長に
よって制限される。より短い波長の光が使用されると、
より多くのデータが記憶デバイスに記憶され得る。これ
は、より密な様式でデータを「詰め込む（パックす
る）」ことができるからである。最近まで、光学的デー
タ記憶デバイスへのデータ書き込み／光学的データ記憶
デバイスからのデータ読み出しのための光源は、比較的
長い波長を有する光（すなわち、光スペクトルにおける
赤又は赤外領域の光）を生成していた。新規のレーザダ
イオード及び発光ダイオード（ＬＥＤ）は、光学的デー
タ記憶デバイスで使用されるために開発されてきてい
る。これらの新規なレーザダイオード及びＬＥＤは、比
較的短い波長を有する光（すなわち、スペクトルにおけ
る青、紫、及び紫外領域の光）を生成する。これらの新
規な光源は、高解像度フルカラー印刷、アドバンスト表
示システム、光通信、エレクトロニクスデバイス、及び
高密度光記憶のような多くの領域において、大きなポテ
ンシャルを有している。
【０００３】これらの新規な光源内における有望なグル
ープの一つが、III族窒化物（例えばアルミニウム・ガ
リウム・インジウム窒化物（ＡｌＧａＩｎＮ））の結晶
に基づくものである。しかし、そのようなIII族窒化物
デバイスの開発における進歩は、成長の下地になるベー
ス基板から膜を分離する際の困難さ、及びデバイスを成
長するための下地になる欠陥の無い（欠陥フリー；defe
ct free）結晶を生成する際の困難さによって、妨げら
れている。
【０００４】完全な結晶は、規則的に反復している原子
配列から構成される物体の形態である。結晶において原
子の内部配列が規則的に反復しているという性質は、し
ばしば肉眼でも明らかである。水晶の結晶又は砂糖の結
晶のような結晶の平坦（プレーナ）面又はファセット
は、その原子の規則的反復配列の結果である。欠陥、す
なわちそのような規則的原子パターンにおける不規則性
も、同様にしばしば目に見える（例えば、２つの結晶が
相互から成長している場合）。
【０００５】半導体デバイスの特性は、それらの下地の
要素結晶の特性に基づいている。半導体デバイスを形成
している結晶における欠陥又は不規則性は、少なくとも
ある場合には、耐熱性の劣化又は動作寿命の短縮のよう
な性能特性の劣化をもたらす。レーザダイオード及びＬ
ＥＤは、それらの要素結晶における欠陥による悪影響を
受けるデバイスの例である。
【０００６】この新規なIII族窒化物デバイスを形成す
るために使用される好適な方法は、「エピタキシャル成
長」とよばれる。エピタキシーとは、結晶性基板上にお
ける、基板内の原子の配向を模倣する結晶性物質の成長
である。最近までに知られているIII族窒化物光源の成
長のための最も一般的な基板は、サファイアである。
【０００７】しかし、サファイア上へのIII族窒化物の
直接的な成長は、欠陥密度が非常に大きい（例えば約１
０１０／ｃｍ２）材料をもたらす結果となることが見出
されている。バルクのガリウム窒化物（ＧａＮ）は、II
I族窒化物半導体を成長させるためには、サファイアよ
りもよい基板である。しかし、バルクのＧａＮを成長さ
せる方法には問題が多い。ある方法は高圧での処理を必
要とし、成功していない。他の方法は、エピタキシャル
横方向過成長（ＥＬＯＧ）技術を使用してＧａＮ膜を成
長させるが、典型的には、そうでなければ望ましい低欠
陥密度ＧａＮ膜となるもののほぼ中心に、境界（sutur
e）欠陥を生成する結果となる。さらに、これらのデバ
イスを、成長の下地となっているベース基板から分離す
ることは困難である。
【０００８】標準的なＥＬＯＧ技術における境界欠陥の
不利益な効果が、図１に描かれている。ＧａＮ核形成
（nucleation）層１２は、ベースサファイア基板１０を
覆う。ＳｉＯ２マスクは、核成長及び縦方向ＧａＮ結晶
成長を可能にする窓１６を有している。ＳｉＯ２マスク
に窓１６を生成するプロセスは、ＳｉＯ２のメサ２０も
生成する。メサ２０は、ＧａＮの核成長を妨げる。Ｇａ
Ｎ膜の成長の間に、高欠陥密度ＧａＮ２２が窓１６に縦
方向に成長する。窓１６に成長するＧａＮ２２は、下地
の核形成層１２の欠陥パターンを引き継ぐので、高欠陥
密度を有している。ＧａＮ核形成層１２は、ベースサフ
ァイア基板１０との化学的不整合及び格子不整合のため
に、高欠陥密度を有している。ベースサファイア基板１
０は、利用可能なものの中ではベストであるものの、Ｇ
ａＮに対する完全なエピタキシャル基板ではない。
【０００９】高欠陥密度ＧａＮ２２の成長がメサ２０の
頂部に到達すると、メサ２０から横方向への過成長が始
まる。メサ２０は、下地ＧａＮ核形成層１２の転位をブ
ロックする。したがって、メサ２０から過成長するＧａ
Ｎは、縦方向欠陥が比較的なく（欠陥フリーであっ
て）、したがって、低欠陥密度ＧａＮ膜２４を構成して
いる。
【００１０】横方向結晶成長は、その後に引き続く縦方
向結晶成長を伴う。適正な最終膜厚を得るためには、Ｓ
ｉＯ２マスクにおける一連の窓を使用する必要がある。
隣接する窓から始まった結晶の横方向成長フロントが合
体すると、転位、又は結晶を形成している原子パターン
における不規則性が生成されて、不利益な境界欠陥２６
が形成される。
【００１１】
【発明が解決しようとする課題】これらの不利益な境界
欠陥２６は、使用可能な低欠陥密度領域を効果的に半分
にカットする。生成される低欠陥領域を使用するため
に、それから極精密リソグラフィ技術が必要とされる。
さらに、サファイア基板からIII族窒化物デバイスを分
離する一つの方法は、レーザアブレーションによるもの
である。レーザアブレーションによる分離は、レーザ均
一化器（ホモジェナイザ；homogenizer）と、基板の周
囲にビームを移動させるステッパとを必要とする。極精
密リソグラフィ技術及びレーザアブレーション技術は、
低速で且つ高価である。半導体デバイスのエピタキシャ
ル成長のために、III族窒化物材料にほぼ格子整合する
バルク基板を提供するために、よりよい技術が必要とさ
れている。さらに、新規に成長されたIII族窒化物膜を
ベース基板から分離するために、より単純で且つより安
価な方法もまた必要とされている。
【００１２】
【課題を解決するための手段】本発明のある局面は、ベ
ース基板から膜を分離する方法である。この方法は、ベ
ース基板の上にリリース層材料を堆積してリリース層を
形成するステップと、リリース層の上に膜を成長するス
テップと、リリース層をエッチャントでエッチングして
膜をベース基板から分離するステップと、を含んでい
る。
【００１３】本発明の他の局面は、半導体デバイスの製
造方法である。この方法は、ベース基板の上に核形成層
を成長するステップと、核形成層の上にリリース層を堆
積するステップと、リリース層を操作して、膜に対する
種結晶として使用するために核形成層へのアクセス点を
提供し、且つ、膜の少なくとも一つの領域内への核形成
層の欠陥の伝搬をブロックするステップと、膜を成長さ
せて、その膜内に、半導体デバイスを成長させるための
基板として使用するために十分に大きな少なくとも一つ
の低欠陥密度領域を生成するステップと、膜の低欠陥密
度領域の上に少なくとも一つの半導体デバイスを成長す
るステップと、基板及び核形成層をウエハの残りから分
離するステップと、適切なコンタクトメタライゼーショ
ンを行うステップと、デバイスをへき開するステップ
と、を含んでいる。もちろん、これらのステップは、上
記で述べた順に実施される必要は無い。
【００１４】本発明のさらに他の局面は、分離前又は分
離後のいずれかに、分離可能な膜の上に成長されるデバ
イスである。
【００１５】本発明のより狭い局面は、分離前又は分離
後のいずれかに、分離可能な膜の上に成長されるレーザ
ダイオードである。
【００１６】本発明のより狭い局面は、分離前又は分離
後のいずれかに、分離可能な膜の上に成長される発光ダ
イオードである。
【００１７】本発明のさらに他の局面は、エッチング化
学物質（chemicals）をリリース層に到達させるための
アクセス点を提供するビアの付加である。
【００１８】
【発明の実施の形態】本発明のある局面は、膜とベース
基板との間からリリース層をエッチングすることによっ
て、膜をベース基板から分離する方法である。ここで
は、その方法を概観する。本発明は、この導入部に引き
続く様々な局面の詳細な説明を読み進むにつれて、明ら
かになるであろう。
【００１９】膜の分離は、レーザダイオード及び発光ダ
イオード（ＬＥＤ）のようなデバイスが膜の上に成長さ
れる前または成長された後に、生じることができる。例
えば、膜が薄くて自己サポートしないときのようなある
場合には、膜をベース基板から分離する前に、膜の上に
頂部支持基板を設けることが望ましいこともある。
【００２０】エッチャントのリリース層へのアクセスを
増すために、ビアを設けることができる。ビアを設ける
一つの技術では、膜内にビアを、リリース層までエッチ
ングで掘り下げる。他の技術では、ベース基板と、膜の
成長の前又は後のいずれかに存在し得る任意の核形成層
とに、ビアを設ける。もちろん、特別な動作を全く必要
とせず、エッチングを単純にウエハの端から生じさせる
ことができる場合もある。
【００２１】頂部支持基板が使用されるときには、膜内
のビアを覆う位置の頂部支持基板に、貫通孔を設ける
（perforateする）べきである。膜がビアを含まないと
きには、支持基板にビアを設ける必要はなく、代わり
に、支持基板は連続であることができる。
【００２２】本発明の先に述べた局面は、選択的にエッ
チング可能な連続リリース層の上に成長される膜に対し
て実行される処理である。選択的にエッチング可能なリ
リース層材料をベース基板又はベース基板／核形成層の
組み合わせの上に堆積することで、選択的にエッチング
可能なリリース層を提供することができる。
【００２３】膜を成長させる一つの方法は、大きなメサ
の使用を含んでいる。この方法では、膜成長は、膜の各
部分がぶつかって合体する前に停止されることができ
る。この技術は、境界欠陥の形成を防ぐ。膜部分の間に
残されたギャップは、リリース層までのビアとして使用
されることができる。したがって、膜成長のためのこの
方法は、ビアを設ける付加的な方法を含んでいる。
【００２４】膜を成長する他の方法は、リリース層材料
のメサの上にリップを生成して、境界欠陥をメサの片側
に位置させる工程を含んでいる。
【００２５】従来の方法又は他の方法もまた、選択的に
エッチング可能な連続リリース層の上に膜を成長するた
めに使用することができる。
【００２６】本発明のこれら及び他の局面は、本発明の
様々な局面に関する以下の詳細な説明を読み進むにつれ
て、明らかになるであろう。
【００２７】図２及び図１１を参照すると、ウエハ１１
０が、ステップ１０００にてベースサファイア基板１１
４の上に核形成層１１２を成長させ、且つステップ１０
２０にて核形成層１１２の上にＳｉＯ２リリース層１１
６を堆積させることによって、形成される。この結果と
して、サファイア／核形成層の界面１１８が形成され
る。ベースサファイア基板１１４の原子構造と核形成層
１１２の原子構造との間には、典型的には不整合が存在
する。したがって、サファイア／核形成層の界面１１８
で転位が発生して、これが核形成層１１２を通ってずっ
と連続する。ＳｉＯ２リリース層１１６が示されている
が、ウエハの残りの部分に対して不利益な効果をもたら
すこと無くリリース層をエッチングするエッチャントが
利用可能である限りは、他の材料も選択することができ
る。選択的にエッチングされることができる他の材料の
例には、窒化シリコン、ＳｉＯＮ、及び多くのメタルが
含まれる。核形成層の構成材料の例にはＧａＮが含まれ
るが、核形成層は、例えばＡｌＧａＮ、ＩｎＮ、ＡｌＮ
のようなIII族窒化物材料、又はIII族窒化物の過成長を
可能にする他の層を含むこともできる。さらに、ベース
基板としては、対象となっている膜の成長を可能にする
化学的及び構造的な特性を有している限り、任意の材料
を使用することができる。III族窒化物膜を成長させる
ベース基板として使用可能な他の材料の例は、ＳｉＣで
ある。
【００２８】図２（ｂ）は、ＳｉＯ２リリース層（図２
（ａ）における１１６）がステップ１０２０にてリソグ
ラフ的にパターニングされて窓１２２が開口された後の
ウエハを示している。メサ１２４は、パターニングステ
ップ１０２０の後に残存しているＳｉＯ２層の部分を表
している。メサ１２４の各々の幅は、窓１２２の各々の
幅に対して広い。所望の充填率（フィル・ファクタ；fi
ll factor）は、平滑な膜表面をもたらす成長パラメー
タに依存していることが見出されている。典型的な寸法
は、窓に対してが３〜５μｍであり、メサに対しては８
〜１５μｍである。
【００２９】図２（ｃ）は、ステップ１０２０にてIII
族窒化物（例えばＧａＮ）膜１２６がウエハ上に成長さ
れた後の、図２（ｂ）にて破線によって囲まれたウエハ
の部分を描いている。ＧａＮ膜１２６は、メサ１２４の
上方に縦方向及び横方向に成長される。縦方向に成長し
たＧａＮ膜１２８は高欠陥密度を有し、横方向に成長し
たＧａＮ膜１３０は低欠陥密度を有している。低欠陥密
度ＧａＮ膜１３０の横方向成長速度は、縦方向成長速度
の少なくとも２倍である。したがって、各メサの大きな
エリアカバレッジが、非常に厚い膜を成長させること無
く達成される。図２（ｃ）に示されているように、Ｇａ
Ｎ膜１３０の成長は、２つの横方向成長フロント１３２
がぶつかる前に終端させることができて、これによっ
て、比較的大面積の低欠陥密度材料１３０とリリース材
料に達するビア１３４とをメサ１２４に形成することが
できる。この時点で、ウエハを、例えば図４〜図６に関
連して以下に説明するものと同様の方法で、さらに処理
することもできる。
【００３０】本発明にしたがった第２の方法によって形
成されるウエハ１４０が、図３（ａ）及び図３（ｂ）に
示されている。ステップ１０００は、前述したものと同
様であり、したがって再び説明しない。図３（ａ）を参
照すると、標準的なＥＬＯＧプロセスにおいて、窓１４
４の幅に対するメサ１４２の幅の比率を維持することが
できる。しかし、ステップ１０２０において、ＳｉＯ２
リリース層が２段階でパターニングされる。第１段階で
は、標準的な窓１４４（図２（ｂ）及び図２（ｃ）にお
ける窓１２２と同様である）が、下地の核形成層１４５
に開口される。第２段階では、メサ１４２の各々の一方
の端における小さな領域がマスクされる一方で、各メサ
１４２の残りの部分がそれぞれの元の厚さの約半分まで
エッチングされ、それによって、メサ１４２の各々の一
方の端に各リップ１４６が生成される。
【００３１】図３（ｂ）は、ＳｉＯ２層がメサ１４２に
エッチングされ且つ高欠陥密度ＧａＮが窓１４４に成長
された後のウエハを描いている。メサはリップ１４６を
有している。低欠陥密度ＧａＮ膜１４８が、ステップ１
０２０にてメサ１４２の上に成長されている。この方法
が使用されるときには、メサ１４２のリップ１４６のな
い各々の側部１４２ａにて、横方向過成長が直ぐに始ま
る。リップ１４６は、リップ１４６に隣接する窓１４４
の部分におけるＧａＮが、メサ１４２を超えて横方向に
成長することを妨げる。その代わりに、ＧａＮは、リッ
プ１４６の頂部に到達するまで縦方向に成長させられ
る。適切に選ばれた寸法に対して、縦方向に成長してい
るＧａＮがリップ１４６の頂部に到達するタイミング
は、各々のメサの反対側１４２ａから横方向に成長して
いる低欠陥密度ＧａＮ膜１４８が各々のリップ１４６の
対応する点に到達するタイミングに、実質的に一致す
る。このようにして、境界欠陥１５０が、メサ１４２の
中央（図１における不利益な境界欠陥２６を参照のこ
と）からメサ１４２の一方の端に効果的に移動して、こ
れによって、デバイス成長のために利用可能な低欠陥密
度ＧａＮ膜の幅が２倍になる。
【００３２】この時点で低欠陥密度膜の上にデバイスを
直接に成長することも可能であるが、通常は、図４〜図
６に関して以下に説明されるように、膜成長プロセスを
継続することが効果的である。この時点でデバイスが成
長されるならば、境界欠陥１５０を、さらなるデバイス
プロセスを助けるマーカーとして効果的に使用すること
ができる。図３（ｃ）を参照すると、ステップ１０８０
において、デバイス１６０が、低欠陥密度ＧａＮ膜１４
８の低欠陥密度横方向過成長の上に成長される。メタラ
イゼーションプロセスによって、デバイス１６０の上及
び低欠陥密度ＧａＮ膜１４８のフロント側の上にコンタ
クト１６４及び１６６が設けられる。
【００３３】図３（ｃ）に示されるようなデバイスが成
長されないときには、膜成長プロセスを継続することが
できる。本発明の第３の方法にしたがって形成されるウ
エハが、図４，図５に示されている。この第３の方法
は、これまでに説明した方法よりも、比較的大型の欠陥
フリー領域を提供する。
【００３４】図４（ａ）は、ステップ１０２０の間に低
欠陥密度ＧａＮ膜２１２の上に形成されたホトレジスト
２１０を含むウエハ２００を示している。ウエハ２００
はその後にエッチングされて、核形成層２１８に至るま
での高欠陥密度ＧａＮ２１４がすべて除去される。
【００３５】図４（ｂ）は、ステップ１０２０に引き続
いて、高欠陥密度ＧａＮがエッチングで除去された後の
ウエハを示している。低欠陥密度ＧａＮ膜２１２は、各
々のＳｉＯ２メサ２１６によって支持されている。Ｓｉ
Ｏ２メサ２１６は、核形成層２１８及びベースサファイ
ア基板２１９によって支持されている。核形成層２１８
は、ウエハ上の他の全ての場所、すなわち窓２２０の中
にて露出されている。
【００３６】次に、図５（ａ）を参照すると、ウエハ
は、ステップ１０２０の間にＳｉＯ２リリース層２２２
によって覆われる。好ましくは、ＳｉＯ２層２２２の厚
さは、元のＳｉＯ２層（図４（ｂ）の２１６を参照のこ
と）の厚さに実質的に等しい。この段階（ステップ１０
２０）の目的は、リリース層を連続させるために窓２２
０をＳｉＯ２にて再び埋めて、さらなるＧａＮ膜の成長
及び分離のためにウエハの準備をすることである。
【００３７】図５（ａ）に示されるように、ＳｉＯ２が
ウエハの窓２２０以外の部分に堆積されるならば、その
ときには、ホトレジスト２４０がステップ１０２０の間
に窓２２０内に形成される。ホトレジスト２４０は、ス
テップ１０２０の間に窓２２０に堆積されるＳｉＯ２層
２２２を保護する。新しく堆積されたＳｉＯ２層２２２
の残り部分は過剰である。この過剰なＳｉＯ２層２２２
は、エッチャント（例えばバッファドフッ化水素「Ｈ
Ｆ」）によって除去される。このエッチャントは、リリ
ース層を選択的にエッチングする能力、及びウエハの残
り部分に対する良好な（benign）効果のために選ばれ
る。あるいは、ＣＦ４／Ｏ２プラズマ内におけるドライ
エッチングのような他のエッチング技術を、ステップ１
０２０の間に使用することができる。いずれの場合に
も、エッチング後に、ホトレジスト２４０は除去され
る。
【００３８】図５（ｂ）を参照すると、エッチング後で
あってホトレジストが除去された後に、低欠陥密度Ｇａ
Ｎのメサ又は部分２１２が、ＳｉＯ２リリース層２４４
を形成するＳｉＯ２の連続層の上に位置している。次
に、ステップ１０６０の間に、ＧａＮ膜の成長が、Ｇａ
Ｎの厚膜を成長することができる成長技術（例えば、ハ
イドライド気相エピタキシー（ＨＶＰＥ））を使用して
再開される。ＧａＮ膜の成長は、低欠陥密度ＧａＮメサ
又は部分２１２から再開される。したがって、新しい成
長もまた、低欠陥密度である。成長は、隣接するＧａＮ
メサ２１２で始まった結晶がぶつかって合体するまで、
横方向及び縦方向方向の両方に継続される。
【００３９】図５（ｃ）は、隣接するＧａＮメサ又は部
分２１２で始まった結晶がぶつかって合体する時点まで
ＧａＮ膜２５０が成長した後のウエハを示している。境
界欠陥２５４が存在しているが、これらの欠陥２５４
は、比較的幅広い低欠陥密度ＧａＮ膜領域２５０の端に
位置している。ボイド（図示されていない）が、境界欠
陥２５４の下に位置し得る。ボイド（図示されていな
い）は、オリジナルの低欠陥密度ＧａＮメサ又は部分２
１２の側部まで延びることができる。この時点で、オプ
ションとして、一般的には半導体デバイス、特にIII族
窒化物半導体デバイスが、低欠陥密度ＧａＮ膜２５０の
上にエピタキシャル成長され得る。しかし、好ましく
は、この膜はベース基板から分離され、分離後にデバイ
スが成長される。ある場合には、後に述べるように、新
しい支持基板が、基板除去前に膜２５０の頂部に効果的
に取り付けられ得る。この支持基板は、膜の頂部に結合
されることができる。支持基板はまた、例えば厚い膜の
成長を可能にする電着（electrodeposition）又はその
他の技術のような方法によって、成長されることもでき
る。支持基板の成長は、ここでは示されていない。いず
れの場合にも、ウエハは、ＳｉＯ２リリース層２４４を
溶解させるためにステップ１１００又は２１００の間に
エッチャント（例えばＨＦ）に浸されて、これによっ
て、ウエハの上側部分を核形成層２１８及びベースサフ
ァイア基板２１９から分離させる。
【００４０】図６（ａ）に示されているように、膜２５
０が、支持基板なしのベース基板からデバイス成長前に
分離される。
【００４１】ベース基板からの膜の分離は、電気的に裏
面からコンタクトできるフリースタンディングデバイス
を可能にする。裏面側の電気コンタクトの使用は、一様
な電流分布を確実に実現すると共に、横方向の広がり
（スプレッディング；spreading）抵抗を除去すること
によってデバイス抵抗を低減する。裏面側コンタクトの
使用は、フロント側コンタクトのアーキテクチュアを単
純化する。したがって、このようにして製造されたデバ
イスはより効率的であり、デバイス内での熱の量を低減
させる。さらに、デバイスをベースサファイア基板２１
９から分離することで、熱伝導率が改善される。フリー
スタンディングデバイスの例が、図６（ｂ）に示されて
いる。ステップ２０８０の間に、ウエハの各々の低欠陥
密度ＧａＮ膜領域２５０の上に、III族窒化物半導体２
８０が成長される。図示されているデバイス２８０は、
ＭＱＷ活性領域２８２を有する多重量子井戸レーザダイ
オードである。しかし、発光ダイオードを含む他のデバ
イスも実現される。メタルコンタクト２８４（例えばｐ
側コンタクト）が、デバイス２８０の頂部の上に堆積さ
れる。ｎ側コンタクト２８６のようなコンタクトが、低
欠陥密度膜２５０の裏又は底側に効果的に形成される。
明らかに、デバイスは、ｐ側が上又はｎ側が上のいずれ
かで成長されることができる。この時点で、個々のデバ
イス２８０がウエハからへき開されて、高品質デバイス
ファセットを生成することができる。へき開されたファ
セットは、より単純でより安価に且つより迅速に処理さ
れる。これらは、ホトリソグラフィを必要としない。へ
き開されたファセットの最大平坦度は、光学的損失を最
小化する。
【００４２】以上に説明した方法を改変して、分離ステ
ップ１１００又は代替的な分離ステップ２１００を促進
することができる。図７（ａ）は、ＧａＮ膜３０２を含
むウエハ３００を描いている。ウエハ３００は、先に説
明した方法のいずれかによって製造されるウエハを表し
ているが、図５（ｃ）のウエハに最も密に類似してい
る。ＧａＮ膜３０２は、ＳｉＯ２リリース層３１０の上
に存在している。ＳｉＯ ２層３１０は、ベースサファイ
ア基板３１６の上に成長された核形成層３１２の上に堆
積されている。
【００４３】図７（ｂ）は、ビア３２０を含むウエハを
描いている。これらのビアは、ＳｉＯ２層３１０に対す
るアクセス点として作用する。ビア３２０は、化学的ア
シスト・イオンビームエッチング（ＣＡＩＢＥ）のよう
な適当なエッチング技術によってエッチングされる。さ
らに、ビア３２０は、好ましくは、例えばウエハ３００
に沿って３ｍｍ毎に配置される。使用されるビアの数
は、ＳｉＯ２層の厚さ、及びＳｉＯ２層を分解するため
の所望の時間の関数である。
【００４４】ビアが形成された後に、先に説明したよう
に、デバイスをステップ１０８０にて形成しても良いこ
とを理解されたい。デバイスの成長後に膜をベース基板
から分離すること（ステップ２１００）はより複雑であ
るので、この技術の詳細を以下に説明する。デバイスの
成長（ステップ２０８０）の前に膜を分離する（ステッ
プ１１００）ときには、以下に説明される技術の一部の
みを実施すればよいことを、理解されたい。
【００４５】図８（ａ）は、その上にデバイス３２１が
成長されたウエハを描いている。デバイス３２１が成長
されるときに、ビア３２０の中にもいくらかの成長３２
２が生じて、それによってビア３２０の幅が低減される
ことに留意されたい。したがって、オリジナルのビア３
２０の幅は、この成長３２２を補償するように選ばれな
ければならない。
【００４６】ビア３２０を提供するリリース層３１０へ
のアクセスの効果をフルに利用するためには、リリース
層のエッチングの時点でリリース層３１０の上にメタル
が堆積されているべきではない。この目的を達成するた
めに、数多くの方法がある。例えば、ホトレジストプラ
グを使用して、メタルの堆積の間にビア３２０及びリリ
ース層３１０を保護することができる。他の技術の例と
して、メタルをリリース層の上に堆積し、それからメタ
ルエッチングプロセスを使用してリリース層３１０の上
に堆積されたメタルを除去することができる。リリース
層３１０の上へのメタルの堆積を防ぐことができるさら
に他の技術の例には、アングル蒸着の使用がある。アン
グル蒸着では、リリース層３１０は、メタル蒸着ツール
に関してビア３２０の壁の影に入っているので、メタル
蒸着から保護される。
【００４７】図８（ｂ）は、ビア３２０内に堆積される
ホトレジストプラグ３３０を有するウエハを描いてい
る。ホトレジストプラグ３３０は、引き続いて（例えば
ステップ１０８０の間に）堆積されるメタルがＳｉＯ２
層３１０の上に堆積されることを防ぐ。ＳｉＯ２層３１
０の上に堆積されたメタルは、ＳｉＯ２のエッチング速
度を減少させる。コンタクトメタル層３４０（例えばｐ
側コンタクト層）が、デバイス３２１の上に堆積され
る。この時点で、ホトレジストプラグ３３０とそれをカ
バーするメタル層３４０の部分とがホトレジスト除去器
（リムーバ；remover）によって除去される。
【００４８】図９（ａ）は、ホトレジスト３４４の層を
有するウエハを描いており、このホトレジスト３４４
は、ビア３２０を通じたＳｉＯ２層３１０のエッチング
の準備として、ビア３２０の上方を除いた全ての箇所に
堆積されている。ホトレジストプラグ技術が使用されず
に、メタルがリリース層３１０の上に堆積されると、メ
タルエチングステップを使用して、この時点でリリース
層からメタルを除去することができる。以上に説明した
ように、リリース層３１０は本質的にメタルフリーであ
るので、ＳｉＯ２層３１０は、ウエハをエッチャント
（例えばＨＦ）に浸すことによってエッチングされ得
る。ＨＦは、例えば窒化シリコン及びＳｉＯＮを含む他
の材料も、選択的にエッチングすることができる。もち
ろん、ＨＦによる選択的エッチングが可能ではないリリ
ース層材料が使用される場合には、他のエッチャントが
使用されるべきである。メタルがリリース層材料として
使用される場合には、例えば、そのメタルを選択的にエ
ッチングするエッチャントが使用されるべきである。
【００４９】図９（ｂ）は、エッチングされ且つ核形成
層及びベースサファイア基板（図９（ａ）における３１
２及び３１６）から分離された後のウエハを描いてい
る。上から見た図（トップ・ビュー）は、ＡＡにて得ら
れた断面図がウエハの一つの完全な部分であって二つの
別個のウエハではないことを明確にするためのものであ
る。メタルコンタクト層３４６（例えばｎ側コンタク
ト）が、ＧａＮ膜３０２の底部の上にオプションで堆積
される。
【００５０】図１０（ａ）は、リリース層へのビアを提
供する別の方法を描いている。ここで、ビア４０４を有
するベース基板４０２を含むウエハ４００が示されてい
る。この例では、ビア４０４は、任意の他のウエハプロ
セスの前にベース基板４０２に設けられた。しかし、ビ
ア４０４は、ウエハプロセス手順における他の時点で設
けられることができる。核形成層４０８はビア４０４が
設けられた後にベース基板４０２の上に成長されるの
で、ビア４０４は、核形成層４０８を通って続いてい
る。加えて、ビア４０４は、リリース層４１０を通って
続いている。ビア４０４の側壁の上における成長のうち
のいくらかは、核形成層の成長の間に生じ得る。その成
長は、図には示されていない。同様に、いくらかのリリ
ース層材料が、ビア４０４の側壁の上に堆積され得る。
ビア４０４の側壁上へのリリース層の堆積は、図には示
されていない。リリース層４１０は、横方向成長を含む
技術によって成長された膜４１４を支持する。図では、
膜４１４は、完全にビア４０４を覆うように描かれてい
るが、常にこうであるわけではない。膜がビアを完全に
覆うかどうかは、例えばビアの直径、膜の横方向成長速
度、縦方向成長速度、及び最終膜厚を含む数多くの要因
に依存している。
【００５１】ビア４０４は、好ましくは膜成長の前にレ
ーザドリリングによって設けられるが、プロセス中に後
で（例えば膜成長の後に）設けられることもできる。典
型的には、約９０μｍのビア直径が許容可能である。も
ちろん、この技術が使用されるときには、ビア４０４
は、ホトレジストによってプラグされる必要は無い。
【００５２】上記で説明したように、図５（ｃ）を参照
した説明において、膜をベース基板から分離する前に膜
の頂部に支持基板を設けることが、ときには効果的であ
る。支持基板は、一般的には膜に結合されるが、支持基
板を提供する任意の方法が使用され得る。たとえば、支
持基板は、膜の上に成長されても良い。図１０（ｂ）
は、図１０（ａ）のウエハ４００の頂部に成長された支
持基板４３０を示している。支持基板４３０は、構造的
な支持を膜に提供するために付加されることができる。
いくつかの膜は、膜がベース基板から分離された後に、
そのような支持を必要とすることがある。支持基板を提
供する他の理由は、ベース基板の特性に対して改良され
た特性を有する基板を提供することである。例えば、ベ
ース基板が、膜成長プロセスに対するその整合性のため
に使用され得る一方で、よりよい熱伝導性及び／又は導
電性を有する支持基板も使用され得る。支持基板は、そ
のへき開可能性のためにも選ばれ得る。そのような支持
基板の一例はシリコンであって、これは、サファイアに
比較して良好な熱伝導性及び導電性の両方を有してい
る。さらに、シリコンのような支持基板は、へき開され
ることができる。他の可能性のある基板には、例えばＳ
ｉＣ及びダイヤモンドが含まれる。しかし、支持基板に
対しては、他の材料も実現される。
【００５３】連続した支持基板が、図１０（ｂ）に描か
れている。同様の支持基板に、図７（ｂ）の膜３０２に
おけるビア３２０のような、頂部側ビアを有する膜を設
けてもよい。その場合、ビアが支持基板に設けられる。
これらのビアは、膜のビア３２０の上方の箇所に位置し
ている。
【００５４】図１０（ｂ）に示されるような支持基板を
設けた後、又は（図７（ｂ）に描かれている膜のよう
な）膜の上に同様の支持基板（図示せず）を設けた後
に、リリース層（図１０（ｂ）の４１０又は図７（ｂ）
の３１０）をエッチングすることによって、膜を、ベー
ス基板（図１０（ｂ）の４０２又は図７（ｂ）の３１
６）及び存在する場合には核形成層（図１０（ｂ）の４
０８又は図７（ｂ）の３１２）から分離させることがで
きる。その後に、更なる成長（例えば膜成長及び／又は
デバイス成長）を、膜（図１０（ｂ）の４１４又は図７
（ｂ）の３０２）の底から継続することができる。
【図面の簡単な説明】
【図１】 既知のエピタキシャル横方向過成長技術の結
果として生成される境界欠陥を示す図である。
【図２】 第１の方法を用いて低欠陥ＧａＮ膜を形成し
たときの様子を示す工程断面図である。
【図３】 第２の方法を用いて低欠陥ＧａＮ膜を形成し
たときの様子を示す工程断面図である。
【図４】 第３の方法を用いて低欠陥ＧａＮ膜を形成し
たときの様子を示す工程断面図である。
【図５】 図４に示した工程の後に行なわれる工程での
様子を示す工程断面図である。
【図６】 膜がベース基板から分離された後の図５
（ｃ）の膜とフリースタンディング膜の上に成長される
デバイスとを示す図である。
【図７】 デバイスを核形成層及びベースサファイア基
板から分離する時点におけるＳｉＯ２溶解プロセスを助
ける追加プロセスの様子を示す工程断面図である。
【図８】 図７に示した工程の後に行なわれる工程での
工程断面図である。
【図９】 デバイスを核形成層及びベースサファイア基
板から分離する時点におけるＳｉＯ２溶解プロセスを助
ける追加プロセスの様子を示す工程断面図である。
【図１０】 図７，図８，図９（ａ）に示されるビア
の、代わりの構成を示す図である。
【図１１】 本発明にしたがった方法の概略を示すフロ
ーチャートである。
【符号の説明】
１１０ ウエハ、１１２ 核形成層、１１４ ベースサ
ファイア基板、１１６ＳｉＯ２リリース層、１１８ サ
ファイア／核形成層の界面、１２２ 窓、１２４ メ
サ、１２６ ＧａＮ膜（III族窒化物膜）、１２８ 縦
方向に成長したＧａＮ膜、１３０ 横方向に成長したＧ
ａＮ膜（低欠陥密度ＧａＮ膜）、１３２横方向成長フロ
ント、１３４ ビア。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ブレント エス クルーソー アメリカ合衆国 カリフォルニア州 フリ ーモント コーニッシュ ドライブ 35215 (72)発明者 クリストファー エル チュー アメリカ合衆国 カリフォルニア州 サン ノゼ キューリー ドライブ 636 (72)発明者 ノーブル エム ジョンソン アメリカ合衆国 カリフォルニア州 メン ロ パーク オーク グローブ アベニュ ー 445 ユニット ＃１ (72)発明者 ローズ エム ウッド アメリカ合衆国 カリフォルニア州 サン ノゼ バーチ リッジ サークル 316 (72)発明者 ジャック ウォーカー アメリカ合衆国 テキサス州 ジョージタ ウン ラ メーサ レーン 211

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】 ベース基板から膜を分離する膜分離方法
    であって、 前記ベース基板の上にリリース層材料を堆積してリリー
    ス層を形成するステップと、 前記リリース層の上に膜を成長するステップと、 前記リリース層をエッチャントでエッチングして、前記
    膜を前記ベース基板から分離するステップと、を含む膜
    分離方法。
  2. 【請求項２】 前記ベース基板の上に核形成層を成長さ
    せるステップをさらに含む請求項１に記載の膜分離方
    法。
  3. 【請求項３】 ベース基板の上に核形成層を成長するス
    テップと、 前記核形成層の上にリリース層を堆積するステップと、 前記リリース層を操作して、（ｉ）膜に対する種結晶と
    して使用するために核形成層へのアクセス点を提供し、
    且つ、（ii）前記膜の少なくとも一つの領域内への前記
    核形成層の欠陥の伝搬をブロックするステップと、 前記膜を成長させて、前記膜に、半導体デバイスを成長
    させるための基板として使用するためのサイズを有する
    低欠陥密度領域を生成するステップと、 前記膜の前記低欠陥密度領域の上に前記半導体デバイス
    を成長するステップと、 前記ベース基板及び前記核形成層を除去するステップ
    と、 コンタクトメタライゼーションを行うステップと、 前記デバイスをへき開するステップと、を含む半導体デ
    バイスの製造方法。
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