JP5005044B2 - 多層基板の間の相互接続構造及びその製造方法 - Google Patents

多層基板の間の相互接続構造及びその製造方法 Download PDF

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Description

本発明は、多層基板の間の相互接続構造及びその製造方法に関し、特に各種形式のチップ素子に適用される多層の任意の種類の基板の間の多層基板の間の相互接続構造及びその製造方法に関する。
現在のいずれかの電子製品は小型化の方向へ向かって発展している。半導体製造工程のサイズの小型化に伴い、後段プロセスのパッケージ技術も小型化の方向へ向かって発展する必要がある。そのため、現在、Ｉ.Ｃ. 集積回路の集積度は大幅に高められていて、多層基板を使用して異なる種類の素子をパッケージすることで、各種機能を高効率のシステムに統合する必要がある。例えば、基本構成を有する統合システムは異なるチップ素子（例えば論理素子、メモリ素子、アナログ素子、光電素子、マイクロ電気機械素子または発光素子）を備えることが可能であり、この異なる種類のチップ素子の間の相互接続は、一つのパッケージ基板を共用して実行する。もしチップ素子と他方のチップ素子と直接に相互接続する場合、パッケージ密度を高めてシステムを小型化させることができる。現在、チップとチップとの間のパッケージに関する積層チップスケールパッケージ（Stacked Chip Scale Package：ＳＣＳＰ)がすでに発展されているが、いわゆる３Ｄパッケージ（3D package)である。しかし、このパッケージ技術は、剛性的なシステムにだけ制限される。
なお、電子製品の多様性及び変動に合致するため、パッケージ基板はフレキシブル多層基板（例えばノートブック型コンピュータのマザーボードとスクリーンの間の制御接続配線）であることが可能であり、或いは、パッケージ基板は非平面または非規格面の形態でもよい。現在の技術に応じて、二つの多層基板の間の相互接続は、基板以外の接続線または基板の外部のパッケージなどといった方式により実行することが必要である。そのため、弾性をさらに有するフレキシブル回路基板（フレキシブル多層基板）、多チップ積層または一般の平面パッケージ基板でないフレキシブルパッケージに適合するため、現在の多層基板パッケージ技術を改良して効果的にパッケージの密度及び整合式のシステムの各種チップ素子の間の接続密度を高め、いわゆるシステムインパッケージにさらに応用されることは、現在のパッケージ技術の非常に重要な課題と挑戦である。
従って、もし任意の種類のチップの多層基板をパッケージするために用いられ、基板と基板の間の相互接続が直接に単一のパッケージ基板を共用しなくてもパッケージ実行できるとともに、フレキシブル多層基板の接続パッケージとする多層基板の間の相互接続構造及びその製造方法を発展することができる場合、システムパッケージの密度を高めるとともに、システムを小型化させることができる。
本発明の一つの目的は、任意の種類のチップ素子を直接に相互接続することができる多層基板の間の相互接続構造及びその製造方法を提供することを課題とする。
本発明のまた一つの目的は、パッケージの密度を上げてシステムを小型化することができるとともに、変形できる特性またはフレキシブル特性をさらに提供し、フレキシブルパッケージのシステムに応用されることができる多層基板の間の相互接続構造及びその製造方法を提供することを課題とする。
上記目的を達成するために、本発明の多層基板の間の相互接続構造は第１の多層基板と第２の多層基板を含む。前記第１の多層基板は互いに重なり合った複数の第１の金属層、複数の第１の誘電層及び複数のビアホールを有する。少なくとも一つの第１の金属層の端縁は、それに対応する第１の誘電層の端縁と互いに接続され、それと隣接する他の第１の金属層の端縁と他の第１の誘電層の端縁から分離される。前記第２の多層基板は互いに重なり合った複数の第２の金属層と複数の第２の誘電層を有する。少なくとも一つの第２の金属層の端縁は、それに対応する第２の誘電層の端縁と互いに接続され、それと隣接する他の第２の金属層の端縁と他の第２の誘電層の端縁から分離される。前記ビアホールのそれぞれは、導電部を有し、前記第１の誘電層の端縁に設けられる。前記少なくとも一つの第１の金属層に対応する導電部と第２の多層基板の少なくとも一つの第２の金属層は、互いに接着されて接続部を形成する。
第１の多層基板の前記誘電層の分離端縁以外の他の領域に界面接着強化処理を行うことで、前記誘電層の間の接着強度を上げる。なお、本発明の多層基板の相互接続構造はさらに第１の多層基板の第１の外層面と接続してパッケージされるために用いられる第１のチップ素子及び第２の多層基板の第１の外層面と接続してパッケージされるために用いられる第２のチップ素子を含む。第１のチップ素子と第２のチップ素子はそれぞれ対応する第１の外層面の間に界面接着強化処理を行うことで、第１のチップ素子、第２のチップ素子とそれぞれ対応する第１の外層面の間の接着強度を上げる。
本発明の多層基板の相互接続構造はさらに第１の多層基板または第２の多層基板と間接に接続してパッケージされるために用いられる第３の基板を含む。第３の基板は第１のチップ素子または第２のチップ素子に接続してパッケージされるために用いられてもよろしい。前記第１の多層基板、第２の多層基板及び第３の基板はフレキシブル基板である。
また、本発明によれば、二つ以上のチップ素子を接続するために用いられ、多層基板の間の相互接続構造の製造方法を提供する。本発明の製造方法は下記の工程を含む。
各多層基板の少なくとも一つの誘電層の端縁とそれに対応する前記金属層の端縁を、それと隣接する他の誘電層の端縁とそれに対応する他の金属層の端縁から分離させる。
一つの多層基板の前記少なくとも一つの誘電層の分離端縁に設けられるビアホール内の導電部を他方の一つの多層基板の金属層の分離端縁と接着させて前記多層基板の間の相互接続構造を完成させる。
本発明の製造方法はさらにチップ素子上に多層基板を形成する工程を含む。また、チップ素子の表面に界面接着強化処理を行うことで、チップ素子の表面の接着強度を上げる。多層基板を形成する工程は下記の工程を含む。
（ａ）前記チップ素子の表面に誘電層を塗布する。
（ｂ）前記誘電層上に複数のビアホール及び一つの金属層を形成する。
（ｃ）前記金属層の表面及び前記誘電層の表面の端縁以外の他の領域に界面接着強化処理を行うことで、前記他の領域の接着強度を上げた後、他方の誘電層を塗布する。
（ｄ）工程（ｂ）及び工程（ｃ）を繰り返して前記多層基板を形成する。前記導電部を他方の一つの多層基板の金属層の分離端縁と接着させる工程の後、本発明の製造方法はさらに前記多層基板と第３の基板に接続してパッケージすることを実行する工程を含む。
本発明により提供された多層基板の間の相互接続構造及びその製造方法は、任意の種類のチップ素子を直接に相互接続させることができる。その相互接続構造はパッケージの密度を上げるとともに、システムを小型化することができる。なお、本発明の多層基板の間の相互接続構造は、変形できる特性またはフレキシブル特性をさらに提供することにより、フレキシブルパッケージのシステムに応用されることができる。
本発明の第１の実施形態による多層基板の間の相互接続構造を示す断面図で ある。 本発明の第１の実施形態によって、界面接着強化処理は太線で示して多層基 板の間の相互接続構造を示す断面図である。 〜 本発明による多層基板の間の相互接続構造の製造方法の流れ図である。 本発明の第２の実施形態によって、第２の多層基板と第３の多層基板を分割 する時、一つの第２の金属層及び一つの第２の誘電層の相互接続を保留して多層基板 の間の相互接続構造を示す断面図である。
以下、添付図面を参照して本発明の実施形態について詳細に説明する。
図１は本発明の第１の実施形態による多層基板の間の相互接続構造を示す断面図である。本発明の多層基板の間の相互接続構造は第１の多層基板３００、第２の多層基板４００及び第１の多層基板３００に形成された複数のビアホール１、２、３を含む。第１の多層基板３００の第１の外層面とは、第１のチップ素子１００を接続してパッケージされる。第２の多層基板４００の第１の外層面とは、第２のチップ素子２００を接続してパッケージされる。第１のチップ素子と第２のチップ素子は、論理素子、メモリ素子、アナログ素子、光電素子、マイクロ電気機械素子及び発光素子から一つを選択することができる。多層基板の間の相互接続構造はさらに第３の基板を含む（図面に示ず）。第３の基板は図１に示すピン４１０、半田ボール４２０またはワイヤ４３０を介して第１の多層基板３００と第２の多層基板４００と接続してパッケージされる。なお、第３の基板は第１のチップ素子１００と第２のチップ素子２００と接続してパッケージされることでもよろしい。
第１の多層基板３００は複数の第１の誘電層１０、１３、１６、１９と複数の第１の金属層１１、１４，１７を含む。第２の多層基板４００は複数の第２の誘電層２０、２３、２６、２９と第２の金属層２１、２４、２７を含む。実質的に第１のチップ素子１００は第１の多層基板３００の第１の誘電層１０と隣接し、第２のチップ素子２００は第２の多層基板４００の第２の誘電層２０と隣接する。
図１に示すように、本発明の実施例において、第１の多層基板３００の第１の金属層１１の端縁とそれに対接する第１の誘電層１３の端縁、第１の金属層１４の端縁とそれに対接する第１の誘電層１６の端縁及び第１の金属層１７の端縁とそれに対接する第１の誘電層１９の端縁は、それぞれ隣接する他の第１の金属層の端縁とそれに対応する他の第１の誘電層の端縁から分離される。比較的に、第２の多層基板４００の第２の金属層２１の端縁とそれに対接する第２の誘電層２３の端縁、第２の金属層２４の端縁とそれに対接する第２の誘電層２６の端縁及び第２の金属層２７の端縁とそれに対接する第２の誘電層２９の端縁は、それぞれ隣接する他の第２の金属層の端縁とそれに対応する他の第２の誘電層の端縁から分離される。なお、ビアホール１、２、３はそれぞれ第１の誘電層１３、１６、１９の端縁に設けられる。
ビアホール１、２、３の内にはそれぞれ導電部を有する。導電部は導電材料で構成される。露光エッチング（Lithography Etching）、電気メッキ(Electroplating)または金属リフトオフ法(Metal Lift-off)等の技術で前記第１の金属層、第２の金属層を形成するときに、同時にビアホール１、２、３の内に導電部を形成することができる。つまり第１の金属層１１、１４，１７を形成するときに、同時にビアホール１、２、３の内に導電材料を填入することができる。ビアホール１、２、３の内の導電部は、第１の金属層１１、１４，１７と同じの金属元素である。しかし、本発明は前述のように限定ではない。異なる要求に対応するために、導電部と第１の金属層１１、１４，１７はそれぞれのプロセスで形成されてもよろしい、また異なる導電材料を用いられてもよい。例えば、第１の多層基板３００の第１の金属層の端縁とそれに対接する第１の誘電層の端縁を隣接する他の第１の金属層の端縁と他の第１の誘電層の端縁から分離された後、ビアホール１、２、３の内に導電部を填入することもできる。
第１の多層基板３００と第２の多層基板４００は互いに接着されるとき、第２の多層基板４００の金属層２１、２４及び２７の分離端縁は、第１の多層基板３００の分離端縁１３、１６及び１９に設けられるビアホール１、２、３の内の導電部と互いに接着されて、図１に示す接続部１２０を形成する。その接着方式は、接着剤４、５、６、スズの溶融接着、共晶接合（Eutectic bonding）、異方性導電膜（Anisotropic Conductive Film bonding）接着、金‐金接着（Gold-Gold bonding）または金‐銅接着（Gold-Cooper bonding）等の方式であることができる。互いに接着された方式により、第２の金属層２１、２４及び２７は、第１の金属層１１、１４及び１７と一体に相互接続されることができる。この多層基板の間の相互接続構造により、直接に第１のチップ１００と第２のチップ２００と互いに接続することができる。多層基板の誘電層及びそれに対応する金属層を分離しなくて直接にパッケージする構造である現在の技術に比べ、第１の多層基板３００と第２の多層基板４００の間に基板の分離端縁を利用して相互接続を実行するため、パッケージの密度を上げるとともに、パッケージ体積を縮めることができ、且つ変形できる特性またはフレキシブル特性をさらに提供し、これにより、フレキシビリティーが好ましいパッケージ構造を提供することができる。
本発明の実施例において、例えば、第１の多層基板３００の金属層１３、１６及び１９のそれぞれは、第２の多層基板４００の第２の金属層２１、２４及び２７と一対一で接着されているが、これに限定されることなく、選択的な接着または１対多の基板接続を使用することもできる。
図２は本発明の第１の実施形態によって、界面接着強化処理は太線で示して多層基板の間の相互接続構造を示す断面図である。第１のチップ素子１００と第１の多層基板３００の間、第２のチップ２００と第２の多層基板４００の間に界面接着強化処理を行うことで、第１のチップ素子１００と第１の多層基板３００の第１の外層面の間及び第２のチップ２００と第２の多層基板４００の第１の外層面の間の接着強度を上げる（つまり誘電層とシリコンの間の接着強度）。なお、本発明の第１の多層基板３００と第２の多層基板４００を製造するときに、第１、第２の誘電層の端縁表面及び第１、第２の金属層の端縁表面以外の他の領域に界面接着強化処理を行うことで、以外の他の領域に誘電層の間の接着強度を上げる。ここで特に注意しなければならないのは、第１の誘電層１３の端縁と第１の金属層１４の端縁の間、第１の誘電層１６の端縁と第１の金属層１７の端縁の間、第２の誘電層２３の端縁と第２の金属層２４の端縁の間及び第２の誘電層２６の端縁と第２の金属層２７の端縁の間に界面接着強化処理を行わない、または前述端縁の間に界面接着弱化処理を行う。誘電層の間の端縁以外の他の領域に界面接着強化処理を行うため、界面接着強化処理を行わない、または界面接着弱化処理を行う前述端縁に、隣接する他の端縁を容易に分離させることができる。
前述の多層基板の端縁の分離方式は、両面テープ（ＵＶテープ）を利用して第１の多層基板３００または第２の多層基板４００の第１の外層面と第２の外層面へ貼り付け、次にテープを剥がすことで、界面接着強化処理を行わない端縁を分離させる。テープを貼り付けたり剥がしたりを繰り返すことで、接着強化処理を行わない多層の端縁を分離させることができるが、金属層１１、１４、１７、２１、２４及び２７のそれぞれは、誘電層１３、１６、１９、２３、２６及び２９と互いに接続される。誘電層／誘電層間に界面接着強化処理を選択的に行って、これにより、本発明の第１の多層基板３００または第２の多層基板４００の間の相互接続構造を完成することができる。例えば、本発明において、誘電層の材料はポリイミド（polyimide）であることで、酸素またはアルゴンプラズマ処理を利用して前述の界面接着強化処理を行うことができる。
前述第３の基板を使用して、第１の多層基板３００または第２の多層基板４００の第２の外層面を接続してパッケージすることができる。この接続してパッケージする方式は、ＢＧＡパッケージ、ＬＧＡパッケージ、ＰＧＡパッケージまたはワイヤボンディング（Wire Bond）パッケージ等の方式であることができる。なお、第１の多層基板３００、第２の多層基板４００及び第３の基板５００は、内部接続線を有するフレキシブル多層基板であることができる。本発明の多層基板の間の相互接続構造により、変形できる特性またはフレキシブル特性を提供することができ、これにより、フレキシブル多層基板のパッケージ接続とすることができる。
図３Ａと図３Ｂは、本発明による多層基板の間の相互接続構造の製造方法の流れ図である。本発明の製造方法は、以下の工程を含む。
工程（ａ）複数のチップ素子を有するチップウエーハを提供する。
工程（ｂ）前記複数のチップ素子の表面に界面接着強化処理１１０，２１０を行うことで、前記チップ素子の表面の接着強度を上げた後、一つの誘電層１０，２０を塗布する。
工程（ｃ）前記誘電層のビアホール所定位置９に複数のビアホールを形成した後、また金属層所定位置に金属層１１、２１を形成する。
工程（ｄ）前記金属層１１、２１の表面及び前記誘電層の表面の端縁以外の他の領域に界面接着強化処理１２、２２を行うことで、前記他の領域の接着強度を上げた後、他方の誘電層１３、２３を塗布する。
工程（ｅ）工程（ｃ）及び工程（ｄ）を繰り返して前記多層基板を形成する。
工程（ｆ）前記端縁に沿って（つまり工程（ｄ）と工程（ｅ）を示す図中の垂直分割線ｄ１、ｄ２）、前記チップ素子及びそれと対応する前記多層基板を分割する。
工程（ｇ）前記チップウエーハにチップがない領域１００−１を除去する。
工程（ｈ）レーザを利用して、前記チップ素子１００と隣接する誘電層１０の端縁１０−１を除去し、前記誘電層１０に対応する前記金属層１１を露出させる。
（ｉ）第１の多層基板３００の少なくとも一つの誘電層の端縁とそれに対応する前記金属層の端縁を、それと隣接する他の誘電層の端縁とそれに対応する他の金属層の端縁から分離させる。
工程（ｊ）第１の多層基板３００の前記少なくとも一つの誘電層の分離端縁に設けられるビアホール内の導電部を第２の多層基板４００の金属層の分離端縁と接着させる。その接着方式は、スズの溶融接着、共晶接合（Eutectic bonding）、異方性導電膜（Anisotropic Conductive Film bonding）接着、金‐金接着（Gold-Gold bonding）または金‐銅接着（Gold-Cooper bonding）等の方式であることができ、前記多層基板の間の相互接続構造を完成させる。
工程（ｋ）第３の基板を使用して、第１、第２の多層基板３００、４００の第２の外層面を接続してパッケージする。前述のように、第１、第２の多層基板３００、４００の第２の外層面と接続してパッケージする方式は、ＢＧＡパッケージ、ＬＧＡパッケージ、ＰＧＡパッケージまたはワイヤボンディング（Wire Bond）パッケージ等の方式であることができる。以上においては図３Ａ及び図３Ｂにおいて第１の多層基板３００を例として製造方法を説明したが、第２の多層基板４００と第３の基板に関しても製造方法はほぼ同様である。
図４は本発明の第２の実施形態によって、第２の多層基板と第３の多層基板を分割する時、一つの第２の金属層２７及び一つの第２の誘電層２９の相互接続を保留して多層基板の間の相互接続構造を示す断面図である。図３Ａに示す工程（ｄ）と工程（ｅ）を参照し、第１の多層基板３００の製造方法を示す。第２の多層基板４００の製造方法もほぼ同様である。仮定的に第２のチップ素子２００と第２の多層基板４００は垂直分割線ｄ３、ｄ４の間に設けられて、第３のチップ素子と第３の多層基板５００は垂直分割線ｄ２、ｄ３の間に設けられる。第１の実施例と異なり、工程（ｆ）において、工程（ｄ）と工程（ｅ）を示す図中の垂直分割線ｄ２、ｄ３、ｄ４に沿って、チップ素子及びそれと対応する多層基板を分割する時、垂直分割線ｄ２、ｄ４に沿って、チップ素子及びそれと対応する多層基板を完全に分割する。しかし、垂直分割線ｄ５に沿って、チップ素子から第２の金属層２１及び第２の誘電層２３まで分割した後、垂直分割線ｄ３、ｄ５の間の第２の金属層及び第２の誘電層（端縁）を分離させる。すなわち、第２の多層基板４００と第３の多層基板５００の間に、直接に第２の金属層２７及び第２の誘電層２９により、互いに接続することができる。第１の実施例と同様であり、第２の実施例は第１の多層基板３００と第２の多層基板４００の間の相互接続構造を有する。それ故に、本発明によりもっと可能性がある多重の相互接続構造を提供することができる。
結論として本発明により提供された多層基板の間の相互接続構造及びその製造方法は、任意の種類のチップ素子を、直接にチップをパッケージする多層基板の間の相互接続構造によって相互接続させることができ、第３の基板による必要がなく、パッケージの密度を上げるとともに、システムを小型化することができる。なお、本発明の多層基板の間の相互接続構造は、変形できる特性またはフレキシブル特性をさらに提供し、これにより、フレキシブルパッケージのシステムに応用されることができる。現在の技術に比べ、チップとチップの間のパッケージ、または多層基板の間の接続パッケージを問わず、本発明は、更に高整合性及び高実装密度のシステムインパッケージ能力を持つ。
当該分野の技術を熟知するものが理解できるように、本発明の好適な実施形態を前述の通り開示したが、これらは決して本発明を限定するものではない。本発明の主旨と範囲を脱しない範囲内で各種の変更や修正を加えることができる。従って、本発明の特許請求の範囲は、このような変更や修正を含めて広く解釈されるべきである。
１、２、３ ビアホール
４、５、６ 接着剤
９ ビアホール所定位置
１０、１３、１６、１９ 第１の誘電層
１０−１ 第１の誘電層の端縁
１１、１４、１７ 第１の金属層
１２、１５、１８、２２、２５、２８、１１０、２１０ 界面接着強化処理の領域
２０、２３、２６、２９ 第２の誘電層
２１、２４、２７ 第２の金属層
１００ 第１のチップ素子
２００ 第２のチップ素子
３００ 第１の多層基板
４００ 第２の多層基板
４１０ ピン
４２０ 半田ボール
４３０ ワイヤ
５００ 第３の多層基板

Claims (33)

  1. 第１の多層基板と第２の多層基板を含み、前記第１の多層基板は互いに重なり合った複数の第１の金属層、複数の第１の誘電層及び複数のビアホールを有し、前記第２の多層基板は互いに重なり合った複数の第２の金属層と複数の第２の誘電層を有する多層基板の間の相互接続構造であって、
    前記第１の多層基板の前記少なくとも一つの第１の金属層の端縁は、それに対応する第１の誘電層の端縁と互いに接続され、それと隣接する他の第１の金属層の端縁と他の第１の誘電層の端縁から分離され、
    前記第２の多層基板の前記少なくとも一つの第２の金属層の端縁は、それに対応する第２の誘電層の端縁と互いに接続され、それと隣接する他の第２の金属層の端縁と他の第２の誘電層の端縁から分離され、
    前記ビアホールのそれぞれは、導電部を有し、前記第１の誘電層の端縁に設けられ、 前記第１の多層基板の前記少なくとも一つの第１の金属層に対応する前記導電部と前記第２の多層基板の前記少なくとも一つの第２の金属層は、互いに接着されて接続部を形成することを特徴とする相互接続構造。
  2. 前記第１の多層基板の前記誘電層の分離端縁以外の他の領域に界面接着強化処理を行うことで、前記誘電層の間の接着強度を上げることを特徴とする請求項１に記載の相互接続構造。
  3. 前記界面接着強化処理は、プラズマ処理であることを特徴とする請求項２に記載の相互接続構造。
  4. 前記誘電層の材料はポリイミドであることを特徴とする請求項３に記載の相互接続構造。
  5. 前記誘電層の材料はポリイミドであることを特徴とする請求項１に記載の相互接続構造。
  6. 前記第２の多層基板の前記誘電層の分離端縁以外の他の領域に界面接着強化処理を行うことで、前記誘電層の間の接着強度を上げることを特徴とする請求項１に記載の相互接続構造。
  7. 前記界面接着強化処理は、プラズマ処理であることを特徴とする請求項６に記載の相互接続構造。
  8. 前記誘電層の材料はポリイミドであることを特徴とする請求項７に記載の相互接続構造。
  9. 前記誘電層の材料はポリイミドであることを特徴とする請求項６に記載の相互接続構造。
  10. 前記第１の多層基板の第１の外層面と接続してパッケージされるために用いられる第１のチップ素子をさらに含むことを特徴とする請求項１に記載の相互接続構造。
  11. 前記第１のチップ素子は、論理素子、メモリ素子、アナログ素子、光電素子、マイクロ電気機械素子及び発光素子から一つを選択することを特徴とする請求項１０に記載の相互接続構造。
  12. 前記第１のチップ素子と前記第１の外層面の間に界面接着強化処理を行うことで、前記第１のチップ素子と前記第１の外層面の間の接着強度を上げることを特徴とする請求項１０に記載の相互接続構造。
  13. 前記第１の多層基板と接続してパッケージされるために用いられる第３の基板をさらに含むことを特徴とする請求項１０に記載の相互接続構造。
  14. 前記第２の多層基板の第１の外層面と接続してパッケージされるために用いられる第２のチップ素子をさらに含むことを特徴とする請求項１に記載の相互接続構造。
  15. 前記第２のチップ素子は、論理素子、メモリ素子、アナログ素子、光電素子、マイクロ電気機械素子及び発光素子から一つを選択することを特徴とする請求項１４に記載の相互接続構造。
  16. 前記第２のチップ素子と前記第１の外層面の間に界面接着強化処理を行うことで、前記第２のチップ素子と前記第１の外層面の間の接着強度を上げることを特徴とする請求項１４に記載の相互接続構造。
  17. 前記第２の多層基板と接続してパッケージされるために用いられる第３の基板をさらに含むことを特徴とする請求項１４に記載の相互接続構造。
  18. 前記第１の多層基板または前記第２の多層基板と接続してパッケージされるために用いられる第３の基板をさらに含むことを特徴とする請求項１に記載の相互接続構造。
  19. 前記第３の基板は、フレキシブル基板であることを特徴とする請求項１８に記載の相互接続構造。
  20. 前記第１の多層基板は、フレキシブル基板であることを特徴とする請求項１に記載の相互接続構造。
  21. 前記第２の多層基板は、フレキシブル基板であることを特徴とする請求項１に記載の相互接続構造。
  22. 複数の多層基板の間の相互接続構造の製造方法であって、二つ以上のチップ素子を接続するために用いられ、前記各多層基板は互いに重なり合った複数の金属層と複数の誘電層を有し、
    前記各多層基板の少なくとも一つの誘電層の端縁とそれに対応する前記金属層の端縁を、それと隣接する他の誘電層の端縁とそれに対応する他の金属層の端縁から分離させる工程と、
    一つの多層基板の前記少なくとも一つの誘電層の分離端縁に設けられるビアホール内の導電部を他方の一つの多層基板の金属層の分離端縁と接着させて前記多層基板の間の相互接続構造を完成させる工程とを含むことを特徴とする製造方法。
  23. 前記チップ素子と隣接する誘電層の端縁を除去し、前記誘電層に対応する前記金属層を露出させる工程をさらに含むことを特徴とする請求項２２に記載の製造方法。
  24. 前記分離工程の前に、前記チップ素子上に前記多層基板を形成する工程をさらに含むことを特徴とする請求項２２に記載の製造方法。
  25. 前記多層基板を形成する工程において、前記チップ素子の表面に界面接着強化処理を行うことで、前記チップ素子の表面の接着強度を上げることを特徴とする請求項２４に記載の製造方法。
  26. 前記多層基板を形成する工程はさらに、
    （ａ）前記チップ素子の表面に誘電層を塗布する工程と、
    （ｂ）前記誘電層上に複数のビアホール及び一つの金属層を形成する工程と、
    （ｃ）前記金属層の表面及び前記誘電層の表面の端縁以外の他の領域に界面接着強化処理を行うことで、前記他の領域の接着強度を上げた後、他方の誘電層を塗布する工程と、
    （ｄ）工程（ｂ）及び工程（ｃ）を繰り返して前記多層基板を形成する工程とを含むことを特徴とする請求項２４に記載の製造方法。
  27. 前記界面接着強化処理は、プラズマ処理であることを特徴とする請求項２６に記載の製造方法。
  28. 前記チップ素子を有するチップウエーハを提供する工程をさらに含むことを特徴とする請求項２６に記載の製造方法。
  29. 前記端縁に沿って、前記チップ素子及びそれと対応する前記多層基板を分割する工程をさらに含むことを特徴とする請求項２８に記載の製造方法。
  30. 前記分割する工程の後に、前記チップウエーハにチップがない領域を除去する工程をさらに含むことを特徴とする請求項２９に記載の製造方法。
  31. 前記接着させる工程の後に、前記多層基板と第３の基板に接続してパッケージすることを実行する工程をさらに含むことを特徴とする請求項２２に記載の製造方法。
  32. 複数の多層基板の間の相互接続構造の製造方法であって、
    （ａ）複数のチップ素子を有するチップウエーハを提供する工程と、
    （ｂ）前記複数のチップ素子の表面に界面接着強化処理を行うことで、前記チップ素子の表面の接着強度を上げた後、一つの誘電層を塗布する工程と、
    （ｃ）前記誘電層上に複数のビアホール及び一つの金属層を形成する工程と、
    （ｄ）前記金属層の表面及び前記誘電層の表面の端縁以外の他の領域に界面接着強化処理を行うことで、前記他の領域の接着強度を上げた後、他方の誘電層を塗布する工程と、
    （ｅ）工程（ｃ）及び工程（ｄ）を繰り返して前記多層基板を形成する工程と
    （ｆ）前記端縁に沿って、前記チップ素子及びそれと対応する前記多層基板を分割する工程と、
    （ｇ）前記チップウエーハにチップがない領域を除去する工程と、
    （ｈ）前記チップ素子と隣接する誘電層の端縁を除去し、前記誘電層に対応する前記金属層を露出させる工程と、
    （ｉ）前記各多層基板の少なくとも一つの誘電層の端縁とそれに対応する前記金属層の端縁を、それと隣接する他の誘電層の端縁とそれに対応する他の金属層の端縁から分離させる工程と、
    （ｊ）一つの多層基板の前記少なくとも一つの誘電層の分離端縁に設けられるビアホール内の導電部を他方の一つの多層基板の金属層の分離端縁と接着させて前記多層基板の間の相互接続構造を完成させる工程とを含むことを特徴とする製造方法。
  33. 前記接着させる工程の後に、前記多層基板と第３の基板に接続してパッケージすることを実行する工程をさらに含むことを特徴とする請求項３２に記載の製造方法。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5630383B2 (ja) * 2011-06-03 2014-11-26 住友電気工業株式会社 配線体の接続構造、配線体、電子装置及び電子装置の製造方法
JP2014171058A (ja) * 2013-03-01 2014-09-18 Sony Corp 受信装置
JP7403882B2 (ja) * 2019-12-24 2023-12-25 ブイセンス メディカル エルエルシー 分析物検知システム、及び分析物検知システムのカートリッジ

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2758099B2 (ja) * 1992-02-27 1998-05-25 シャープ株式会社 多層フレキシブルプリント配線板
US5419038A (en) * 1993-06-17 1995-05-30 Fujitsu Limited Method for fabricating thin-film interconnector
JP3248372B2 (ja) * 1994-11-09 2002-01-21 富士ゼロックス株式会社 リジットフレキシブルプリント配線板
JP3445678B2 (ja) * 1995-02-27 2003-09-08 シャープ株式会社 多層フレキシブルプリント配線板及びその製造方法
JP3250216B2 (ja) * 1998-08-13 2002-01-28 ソニーケミカル株式会社 フレキシブルプリント配線板及びその製造方法
US6531662B1 (en) * 1999-04-22 2003-03-11 Rohm Co., Ltd. Circuit board, battery pack, and method of manufacturing circuit board
EP1173051B1 (en) * 2000-01-25 2007-05-23 Sony Chemical & Information Device Corporation Flexible printed wiring board and its production method
US20020117753A1 (en) * 2001-02-23 2002-08-29 Lee Michael G. Three dimensional packaging
JP3803596B2 (ja) * 2002-03-14 2006-08-02 日本電気株式会社 パッケージ型半導体装置
JP3811680B2 (ja) 2003-01-29 2006-08-23 富士通株式会社 配線基板の製造方法
TW200505304A (en) * 2003-05-20 2005-02-01 Matsushita Electric Ind Co Ltd Multilayer circuit board and method for manufacturing the same
US7613010B2 (en) * 2004-02-02 2009-11-03 Panasonic Corporation Stereoscopic electronic circuit device, and relay board and relay frame used therein
JP2005340385A (ja) * 2004-05-25 2005-12-08 Nitto Denko Corp 配線回路基板および配線回路基板の接続構造
JP2006005001A (ja) * 2004-06-15 2006-01-05 Toshiba Corp 配線基板、磁気ディスク装置、配線基板の製造方法
CN2786910Y (zh) * 2005-05-13 2006-06-07 佳总兴业股份有限公司 一种印刷电路复合板

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