KR101150386B1 - 다층기판 간의 상호 연결 구조 및 그 제조방법 - Google Patents

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Abstract

다층기판들의 복합구조는 제 1 다층기판과 제 2 다층기판을 포함한다. 제 1 다층기판은 제 1 금속층들과 제 1 절연층들이 교대로 적층되어 구성되고 다수의 비아를 갖는다. 제 1 금속층의 경계구역은 대응하는 제 1 절연층의 경계구역과 결합된다. 경계구역들은 인접한 제 1 금속층들과 인접한 제 1 절연층들로부터 분기된다. 제 2 다층기판은 제 2 금속층들과 제 2 절연층들이 교대로 적층되어 구성된다. 제 2 금속층의 경계구역은 대응하는 제 2 절연층의 경계구역과 결합된다. 경계구역들은 인접한 제 2 금속층들과 인접한 제 2 절연층들로부터 분기된다. 비아들은 제 1 절연층들의 경계구역에 위치되고 도전체를 내포하고 있어 하나의 제 1 금속층을 하나의 제 2 금속층과 연결한다.
다층기판, 칩 디바이스, 패키징, 패키지 집적도, 금속층, 절연층

Description

다층기판 간의 상호 연결 구조 및 그 제조방법{A Mutual Connection Structure Between Multi-Layer Boards And Manufacturing Method Thereof}
본 발명은 다층기판 간의 상호 연결 구조 및 그 제조방법에 관한 것으로서, 특히 종류가 다른 다층기판들의 복합구조 및 다양한 종류의 칩 디바이스에 적용할 수 있는 다층기판 간의 상호 연결 구조 및 그 제조방법에 관한 것이다.
모든 전자제품의 소형화는 현 세계에서 피할 수 없는 추세이다. 반도체 칩의 스케일이 계속 작아져 오는 동안 관련 패키징 기술의 스케일도 이에 따라서 초소형화되어야 하는 것이다. 오늘날, 집적회로의 집적도는 많이 증가했기 때문에 여러 종류의 기능을 통합하여 최종적으로 고성능 집적시스템을 확보하기 위해서는 상이한 유형의 칩 디바이스들의 패키징에 다층기판을 이용할 필요가 있다. 예를 들어, 어떤 집적시스템은 다양한 칩 디바이스, 예를 들어, 논리회로 컴포넌트, 메모리, 아날로그 컴포넌트, 광전 컴포넌트, 초미세 전기기계 컴포넌트 또는 발광 컴포넌트를 포함할 수 있다. 일반적으로, 이런 종류의 칩 디바이스는 선행기술에 따르면 하나의 공유 패키지 기판(메인보드 같은 것)을 통해 서로 연결해야 한다. 즉, 하나의 칩 디바이스를 다른 칩 디바이스에 직접 연결시킬 수 있게 되면, 패키지 집적도를 증가시켜 전체 시스템을 더욱 초소형화할 수 있게 된다. 스택 칩 스케일 패키징(Stack Chip Scale Packaging: SCSP)으로 몇 개의 칩을 패키징을 해보려는 시도가 최근 있으며, 이를 3D-패키지라고 부르고 있다. 그러나, 그러한 3D-패키지 개념은 고정형 시스템 패키지에 제한되는 것이다.
다양한 현대적 전자제품의 제조요건을 충족시키기 위하여 고집적 패키지에 유연성 있는 다층기판 또는 비평판형 기판을 사용할 수 있다. 선행기술에 따르면, 독립된 두 다층기판의 연결은 커넥터를 통하거나 하나의 공유 패키지 기판을 이용한다. 따라서, 유연성 있는 패키지 또는 비정형 패키지에 대응하여 집적도의 증가와 패키지 부피의 감축을 추구하고 SIP(System-In-Package)까지도 적용해야 하는 연결문제는 큰 관심사이며 오늘날 패키징 기술에 도전과제가 되어 있다.
따라서, 상이한 유형의 칩 디바이스들을 공유 패키지 기판 없이 직접 연결함으로써 전체 시스템의 패키지 부피를 감축시키도록 한 다층기판들의 복합구조 및 그 제조방법을 개발하게 되면 패키지 집적도를 증가시키고 유연성 있는 패키지를 제공하게 될 것이다. 따라서, 전 시스템의 초소형화를 달성할 수 있다.
본 발명의 목적은 상이한 유형의 칩 디바이스들을 직접 연결하도록 한 다층기판들의 복합구조 및 그 제조방법을 제공하는 것이다.
본 발명의 다른 목적은 다층기판들의 복합구조 및 그 제조방법을 제공하되 패키지 집적도를 증가시키기 위해 전 시스템의 패키지 부피를 감축하고 또한 유연성 있는 패키지를 제공하는 것이다.
본 발명에 따른 다층기판들의 복합구조는 적어도 제 1 다층기판과 제 2 다층기판을 포함한다. 제 1 다층기판은 다수의 제 1 금속층과 다수의 제 1 절연층이 교대로 적층되어 구성되고 다수의 비아(Via)를 갖는다. 적어도 하나의 제 1 금속층의 경계구역은 제 1 금속층에 대응하는 제 1 절연층의 경계구역과 결합된다. 경계구역들은 인접한 제 1 금속층들과 인접한 제 1 절연층들로부터 분기된다. 제 2 다층기판은 다수의 제 2 금속층과 다수의 제 2 절연층이 교대로 적층되어 구성된다. 적어도 하나의 제 2 금속층의 경계구역은 제 2 금속층에 대응하는 제 2 절연층의 경계구역과 결합된다. 경계구역들은 인접한 제 2 금속층들과 인접한 제 2 절연층들로부터 분기된다. 비아들은 제 1 절연층들의 경계구역에 위치되고 각 비아는 도전체를 내포한다. 비아들은 제 1 금속층을 제 2 금속층과 연결하여 연결부를 형성한다.
제 1 절연층들에 제 1 금속층들을 형성시킨 후, 제 1 금속층들 및 대응하는 제 1 절연층들의 상기 경계구역을 제외한 나머지 구역들에 접착강도를 증가시켜주기 위하여 그 나머지 구역들에 계면 접착 증강공정을 실시한다. 대안으로서, 계면 접착 약화공정을 이들 경계구역에 실시하여 그 접착력을 떨어뜨릴 수 있다. 본 발명에 따른 다층기판들의 복합구조는 제 1 다층기판의 제 1 외측면에 위치되는 제 1 칩 디바이스를 더 포함할 수 있다. 다층기판들의 복합구조는 제 2 다층기판의 제 1 외측면에 위치되는 제 2 칩 디바이스를 더 포함할 수 있다. 또한, 계면 접착 증강공정을 제 1 칩 디바이스, 제 2 칩 디바이스 및 각각의 대응하는 제 1 외측면들에 실시하여 그들 사이의 접착강도를 증가시킨다. 다층기판들의 복합구조는 제 1 다층기판 또는 제 2 다층기판을 결합시킬 제 3 기판을 더 포함할 수 있다. 제 3 기판은 제 1 칩 디바이스나 제 2 칩 디바이스를 결합시키는 데에도 이용될 수 있다. 제 1 다층기판, 제 2 다층기판 및 제 3 기판은 모두 유연성 있는 다층 상호 연결 기판일 수 있다.
또한, 본 발명은 칩 디바이스들을 연결하는 다층기판들의 복합구조 제조방법을 제공한다. 본 발명의 제조방법은, 각 다층기판에 대해서 적어도 하나의 금속층과 대응하는 절연층의 경계구역을 인접한 금속층들과 인접한 절연층들로부터 분기시키는 단계; 및 하나의 다층기판의 금속층의 비아 내부의 도전체를 다른 다층기판의 금속층의 분기된 경계구역과 연결하여 연결부를 형성하는 단계를 포함한다.
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본 발명의 제조방법은 칩 디바이스들에 다층기판들을 형성하는 단계와 이들 다층기판을 형성하는 단계 중 칩 디바이스들에 계면 접착 증강공정을 수행하는 단계를 포함한다. 다층기판들을 형성하는 단계는 추가로 (A) 상기 칩 디바이스들의 표면에 절연층을 코팅하는 단계; (B) 상기 절연층에 다수의 비아 및 금속층을 형성하는 단계; (C) 상기 금속층 및 상기 절연층의 경계구역을 제외한 나머지 구역들에 접착강도를 증가시키기 위하여 상기 나머지 구역들에 계면 접착 증강공정을 실시하고 다른 절연층을 코팅하는 단계; 및 (D) 상기 (B)단계와 상기 (C)단계를 반복하여 상기 다층기판들을 형성하는 단계를 포함한다.
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상기 연결하는 단계 후에, 본 발명의 제조방법은 제 3 기판을 상기 다층기판들 또는 상기 칩 디바이스들에 결합하는 단계를 더 포함한다.
본 발명의 다층기판들의 복합구조 및 그 제조방법에 따르면, 상이한 유형의 칩 디바이스들을 직접 연결할 수 있게 된다. 또한, 본 발명은 패키지 집적도를 증가시키기 위하여 전 시스템의 패키지 부피를 줄이고 유연성 있는 전자시스템의 응용을 위해 유연성 있는 패키지를 제공할 수 있다.
도 1은 본 발명의 제 1 실시예에 따른 다층기판들의 복합구조를 도시한 종단면도이다.
도 2는 본 발명의 제 1 실시예에 따른 다층기판들의 복합구조를 도시한 종단면도로서, 계면 접착 증강공정을 실행한 영역들을 굵은 선으로 나타낸 도면이다.
도 3A 및 도 3B는 본 발명에 따른 다층기판들의 복합구조 제조방법을 나타내는 흐름도이다.
도 4는 본 발명의 제 2 실시예에 따른 다층기판들의 복합구조를 도시한 종단면도로서, 하나의 제 2 금속층과 대응하는 제 2 절연층의 연결부를 유지하는 동시에 제 2 다층기판과 제 3 다층기판을 분할하는 것을 보여주는 도면이다.
본 발명의 제 1 실시예에 따른 다층기판들의 복합구조의 종단면을 보여주는 도 1을 참조하여 설명한다. 이 다층기판들의 복합구조는 제 1 다층기판(300), 제 2 다층기판(400) 및 제 1 다층기판(300)에 형성된 비아(1, 2, 3)를 포함한다. 제 1 칩 디바이스(100)는 제 1 다층기판(300)의 제 1 외측면에 배치된다. 제 2 칩 디바이스(200)는 제 2 다층기판(400)의 제 1 외측면에 배치된다. 제 1 칩 디바이스(100) 또는 제 2 칩 디바이스(200)는 논리회로 컴포넌트, 메모리, 아날로그 컴포넌트, 광전 컴포넌트, 초미세 전기기계 컴포넌트 또는 발광 컴포넌트가 될 수 있다. 다층기판들의 복합구조는 제 3 기판(미도시)을 더 포함할 수 있다. 제 3 기판은 핀(410)이나 볼 마운트(Ball Mount; 420)를 통해 제 1 다층기판(300)이나 제 2 다층기판(400)과 결합될 수 있다. 차선책으로, 제 3 기판은 제 1 칩 디바이스(100)나 제 2 칩 디바이스(200)와 결합될 수 있다.
제 1 다층기판(300)은 제 1 절연층들(10, 13, 16, 19)과 제 1 금속층들(11, 14, 17)을 포함한다. 제 2 다층기판(400)은 제 2 절연층들(20, 23, 26, 29)과 제 2 금속층들(21, 24, 27)을 포함한다. 제 1 칩 디바이스(100)는 제 1 다층기판(300)의 제 1 절연층(10)과 연결된다. 제 2 칩 디바이스(200)는 제 2 절연층(20)과 연결된다.
도 1에 도시된 제 1 다층기판(300)을 보면, 제 1 금속층(11) 및 제 1 절연층(13)의 경계구역들은 함께 결합되고, 제 1 금속층(14) 및 제 1 절연층(16)의 경계구역들은 함께 결합되며, 그리고 제 1 금속층(17) 및 제 1 절연층(19)의 경계구역들은 함께 결합된 상태에서, 각각의 경계구역이 인접한 제 1 금속층들과 인접한 제 1 절연층들로부터 분기되어 있다. 유사하게, 제 2 다층기판(400)을 보면, 제 2 금속층(21) 및 제 2 절연층(23)의 경계구역들은 함께 결합되고, 제 2 금속층(24) 및 제 2 절연층(26)의 경계구역들은 함께 결합되며, 그리고 제 2 금속층(27) 및 제 2 절연층(29)의 경계구역들은 함께 결합된 상태에서, 각각의 경계구역이 인접한 제 2 금속층들과 인접한 제 2 절연층들로부터 분기되어 있다. 그외에 비아(1, 2, 3)는 제 1 절연층들(13, 16, 19)의 경계구역에 각각 위치된다.
비아(1, 2, 3)는 전기전도재료를 내포하는 도전체를 갖는다. 비아(1, 2, 3)의 도전체 형성은, 제 1 금속층들(11, 14, 17)을 리소그래피 에칭, 전기도금 또는 메탈 리프트오프(Metal Lift-off)를 이용하여 형성할 때 이루어질 수 있다. 즉, 비아(1, 2, 3)는 제 1 금속층들(11, 14, 17)의 형성 시에 전기전도재료로 채워진다. 따라서, 그 전기전도재료는 제 1 금속층들(11, 14, 17)과 동일한 금속요소이다. 그러나, 도전체들은 상술한 것에 제한되지 않고 도전체 형성절차는 제 1 금속층들(11, 14, 17)의 형성절차와 별개일 수 있다. 상이한 요구에 따라 비아(1, 2, 3) 속의 전기전도재료는 제 1 금속층들(11, 14, 17)의 금속요소와 다를 수 있다. 예를 들면, 제 1 금속층들과 제 1 절연층들이 경계구역에서 결합된 채로 이 경계구역이 제 1 다층기판(300)의 인접한 제 1 금속층들과 인접한 제 1 절연층들로부터 분기된 후, 비아(1, 2, 3)는 도전체로 채워질 수 있다.
제 2 다층기판(400)이 제 1 다층기판(300)과 결합하여 도 1에 도시된 다층기판들의 복합구조의 연결부(120)를 형성할 때에 제 2 다층기판(400)의 제 2 금속층들(21, 24, 27)의 분기된 경계구역들은 제 1 절연층들(13, 16, 19)의 경계구역들에 위치된 비아(1, 2, 3) 내 도전체들과 각각 연결된다. 접착제(4, 5, 6)의 상호 연결방법으로는 주석 피니시 접합(Tin Finish bonding), 공융 접합(Eutectic bonding), 이방성 전도필름 접합(Anisotropic Conductive Film bonding), 금-금 접합(Gold-Gold bonding) 또는 금-구리 접합(Gold-Copper bonding)과 같은 접합방법을 이용할 수 있다. 이러한 상호 연결에 의하여 제 2 금속층들(21, 24, 27)과 제 1 금속층들(11, 14, 17)은 서로 연결되고 이와 같은 다층기판들의 복합구조에 의하여 제 1 다층기판(300)과 제 2 다층기판(400)은 서로 직접 연결될 수 있다. 선행기술과 비교했을 때, 본 발명에서는 제 1 다층기판(300)과 제 2 다층기판(400)의 직접 연결이 다층기판들의 분기된 경계구역들을 이용해서 이루어진다. 따라서, 패키지 집적도를 높이면서 전 시스템의 패키지 부피를 축소하여 유연성 있는 전자시스템에 적용하기 위한 유연성 있는 패키지를 효과적으로 제공할 수 있다.
본 발명의 제 1 실시예에서는, 제 1 절연층들(13, 16, 19)에서의 비아(1, 2, 3)가 제 2 금속층들(21, 24, 27)과 하나하나 연결되지만, 상호 연결을 이에 한정시키지는 않는다. 선택적 상호 연결이나 일 대 다의 연결도 예시할 수 있다.
본 발명의 제 1 실시예에 따른 다층기판들의 복합구조의 종단면을 보여주는 도 2를 참고하면, 계면 접착 증강공정을 실행한 영역들이 굵은 선으로 표시되어 있다. 계면 접착 증강공정은 제 1 칩 디바이스(100)와 제 1 다층기판(300) 사이, 또는 제 2 칩 디바이스(200)와 제 2 다층기판(400) 사이에서 실시되어 제 1 칩 디바이스(100), 제 2 칩 디바이스(200)와 제 1 다층기판(300) 및 제 2 다층기판(400)의 제 1 외측면들 사이의 접착강도(절연층과 실리콘 사이 접착강도)를 강화시킬 수 있다. 또한, 계면 접착 증강공정은 분기된 경계구역들을 제외하고 제 1 금속층들, 제 2 금속층들, 제 1 절연층들 및 제 2 절연층들의 나머지 구역들에 실시하여 이곳의 접착강도를 높인다. 특히, 계면 접착 증강공정의 제외부분은 제 1 절연층(13)과 제 1 금속층(14) 사이의 경계구역, 제 1 절연층(16)과 제 1 금속층(17) 사이의 경계구역, 제 2 절연층(23)과 제 2 금속층(24) 사이의 경계구역 또는 제 2 절연층(26)과 제 2 금속층(27) 사이의 경계구역이다. 대안으로서, 계면 접착 약화공정을 이들 경계구역에 실시할 수 있다. 계면 접착 증강공정을 절연층들 간 경계구역들 외의 나머지 구역들에 실시하기 때문에 그 계면 접착 증강공정이 생략되었거나 계면 접착 약화공정이 실시된 경계구역들은 기판층의 다른 인접한 경계구역들로부터 쉽게 떨어져 분리될 수 있다.
다층기판들의 경계구역들을 분기시키는 방법은 우선 제 1 다층기판(300)이나 제 2 다층기판(400)의 제 1 외측면과 제 2 외측면에 2개의 접착 테이프(UV테이프 같은 것)를 붙인 다음, 두 테이프를 서로 떨어뜨리면서 계면 접착 증강공정이 적용되지 않은 경계구역들을 분리하는 것이다. 이렇게 붙이고 당기는 절차를 반복하면, 계면 접착 증강공정이 적용되지 않은 기판층들의 경계구역들을 분기시킬 수 있다. 그러나, 금속층들(11, 14, 17, 21, 24, 27)은 절연층들(13, 16, 19, 23, 26, 29)과 연결된다. 절연층들 간 선택적 계면 접착 증강공정이라는 개념을 통해 제 1 다층기판(300)과 제 2 다층기판(400)의 복합구조를 달성할 수 있다. 예를 들어, 절연층들의 재료는 폴리이미드이고, 전술한 계면 접착 증강공정은 산소 또는 아르곤 플라즈마 공정일 수 있다.
상술한 것과 같이, 제 3 기판을 이용하여 제 1 다층기판(300)의 제 1 외측면 또는 제 2 다층기판(400)의 제 1 외측면을 연결시킬 수 있다. 연결방법은 BGA(Ball Grid Array) 패키지, LGA(Land Grid Array) 패키지, PGA(Pin Grid Array) 패키지 또는 와이어 본드 패키지가 될 수 있다. 제 1 다층기판(300), 제 2 다층기판(400) 및 제 3 기판이 모두 유연성 있는 다층 상호 연결 기판들인 경우에, 본 발명에 따른 다층기판들의 복합구조는 이들 유연성 있는 다층 상호 연결 기판들을 위한 유연성 있는 패키지를 제공할 수 있다.
본 발명에 따른 다층기판들의 복합구조 제조방법의 흐름도를 보여주는 도 3A 및 도 3B를 참조로 설명한다. 본 발명의 제조방법은 다음 단계들을 포함한다.
다수의 칩 디바이스를 포함하는 디바이스 웨이퍼를 제공하는 a단계;
계면 접착 증강공정(110, 210)을 칩 디바이스들에 실시하여 제 1 칩 디바이스들의 표면에서 접착강도를 높인 후 절연층들(10, 20)을 코팅하는 b단계;
다수의 비아를 소정 장소들(9)에 형성하고 절연층의 소정 영역들에 금속층들(11, 21)을 형성하는 c단계;
계면 접착 증강공정(12, 22)을 금속층(11, 21)과 절연층(10, 20)에서 경계구역을 뺀 나머지 구역들에 실시하여 이 나머지 구역들의 접착강도를 높이고 다른 절연층들(13, 23)을 코팅하는 d단계;
c단계와 d단계를 반복하여 다층기판들을 형성하는 e단계;
칩 디바이스들과 대응하는 다층기판들을 경계구역들의 가장자리(도면에서 d단계와 e단계에 나타낸 수직선 d1, d2, d3)를 따라 분할하는 f단계;
디바이스 웨이퍼에서 칩 디바이스가 없는 부분들(100-1)을 제거하는 g단계;
레이저를 이용하거나 절연층을 분리하여 절연층(10)에서 제 1 칩 디바이스(100)에 가까운 경계구역(10-1)을 제거하여 절연층(10)의 대응하는 금속층(11)의 경계구역을 노출시키는 h단계;
각 다층기판에 대해 적어도 하나의 금속층과 대응하는 절연층이 결합된 상태 로 그 경계구역에서 인접한 금속층들 및 인접한 절연층들로부터 분리하여 분기시키는 i단계;
제 1 다층기판(300)의 금속층의 비아 내 도전체를 제 2 다층기판(400)의 금속층의 분기된 경계구역과 주석 피니시 접합, 공융 접합, 이방성 전도필름 접합, 금-금 접합 또는 금-구리 접합과 같은 접합방법을 이용하여 연결하는 j단계; 및
제 1 다층기판(300)과 제 2 다층기판(400)의 제 2 외측면들을 제 3 기판(도 3B에는 미도시)과 결합시키는 k단계를 포함한다. 상술한 바와 같이, 연결방법은 BGA 패키지, LGA 패키지, PGA 패키지 또는 와이어 본드 패키지가 될 수 있다. 도 3A와 도 3B에는 제 1 다층기판(300)의 제조방법이 도시되었지만, 제 2 다층기판(400)이나 제 3 기판의 제조방법은 이와 유사하다.
본 발명의 제 2 실시예에 따른 다층기판들의 복합구조의 종단면을 보여주는 도 4를 참조로 설명하면, 제 2 다층기판(400)과 제 3 다층기판(500)을 분할하면서 제 2 금속층(27)과 대응하는 제 2 절연층(29)의 연결상태는 유지한다. 본 발명에 따른 제 1 다층기판(300)의 제조방법에 관해서는 도 3A에 나타낸 d단계와 e단계의 그림을 참조한다. 제 2 다층기판(400)의 제조방법은 그와 유사하다. 제 2 칩 디바이스(200)와 제 2 다층기판(400)이 수직선들(d3, d4) 사이에 있다고 하고 제 3 칩 디바이스와 제 3 다층기판(500)이 수직선들(d2, d3) 사이에 있다고 할 때, f단계가 제 1 실시예와 다른 점은 d2, d4의 수직선들을 따라 칩 디바이스들과 대응하는 다층기판들을 완전히 분리하지만 칩 디바이스에서 시작하여 d5의 수직선을 따른 분할은 제 2 금속층(27)과 제 2 절연층(29)에서 멈추고, 칩 디바이스에서 시작하여 d3의 수직선을 따른 분할은 제 2 금속층(21)과 제 2 절연층(23)에서 멈춘다는 점이다. 그런 다음, d3, d5의 수직선들 사이에서 제 2 금속층들과 제 2 절연층들이 분리된다. 따라서, 제 2 다층기판(400)과 제 3 다층기판(500)은 제 2 금속층(27)과 제 2 절연층(29)을 공유한다. 제 1 실시예에서 설명한 것과 유사하게, 제 1 다층기판(300)과 제 2 다층기판(400)의 복합구조는 유지된다. 그러므로, 본 발명은 다층기판들의 복합적 상호연결을 더욱 다양하게 제공하는 개념을 제공한다.
결론적으로, 본 발명의 다층기판들의 복합구조 및 그 제조방법은 상이한 유형의 칩 디바이스들을 연결함에 있어서 칩 디바이스와 결합하는 각 다층기판들의 복합구조를 통해 공유 기판 없이 직접 연결시키도록 한 것이다. 본 발명에 따른 다층기판들의 복합구조는 전체 시스템의 패키지 부피를 감축하여 패키지 집적도를 증가시키고 나아가 유연성 있는 전자시스템의 응용을 위한 유연성 있는 패키지를 제공한다.
기술분야의 당업자가 주지하는 바와 같이, 본 발명의 상기 우선 실시예들은 예시일 뿐 본 발명의 제한을 의미하지 않는다. 여기서 의미하는 바는 청구범위에 기재한 생각 안에서 다양한 변경과 유사 배열들을 포괄하려는 것이고, 그 범위는 모든 그와 같은 변경들과 유사구조를 포괄하도록 최대한 광의로 해석해야만 할 것이다.
선행기술에 비하여 본 발명은 칩 디바이스들 간의 패키지용으로 또는 다층기판들 간의 패키지용으로 적합한 SIP(System-In-Package)에서 고집적 및 고도의 패키지 집적을 달성한다.

Claims (33)

  1. 다수의 제 1 금속층과 다수의 제 1 절연층을 교대로 적층하여 되고 다수의 비아를 가지되, 적어도 하나의 제 1 금속층의 경계구역이 대응하는 제 1 절연층의 경계구역과 결합된 채로 상기 경계구역들이 인접한 제 1 금속층들과 인접한 제 1 절연층들로부터 분기되는 제 1 다층기판, 및
    다수의 제 2 금속층과 다수의 제 2 절연층을 교대로 적층하되, 적어도 하나의 제 2 금속층의 경계구역이 대응하는 제 2 절연층의 경계구역과 결합된 채로 상기 경계구역들이 인접한 제 2 금속층들과 인접한 제 2 절연층들로부터 분기되는 제 2 다층기판을 포함하고,
    상기 비아들이 상기 제 1 절연층들의 경계구역에 위치되고, 상기 각 비아는 도전체를 내장하고 있어 적어도 하나의 상기 제 1 금속층을 적어도 하나의 상기 제 2 금속층과 연결시켜서 연결부를 형성하며,
    상기 제 1 금속층들 및 상기 대응하는 제 1 절연층들의 상기 경계구역들을 제외한 나머지 구역들에 접착강도를 증가시키기 위하여 상기 나머지 구역들에 계면 접착 증강공정이 실시되는 것을 특징으로 하는 다층기판들의 복합구조.
  2. 삭제
  3. 제 1 항에 있어서, 상기 계면 접착 증강공정이 플라즈마 공정인 것을 특징으로 하는 다층기판들의 복합구조.
  4. 제 3 항에 있어서, 상기 제 1 절연층들의 재료가 폴리이미드인 것을 특징으로 하는 다층기판들의 복합구조.
  5. 제 1 항에 있어서, 상기 제 1 절연층들 및 상기 제 2 절연층들의 재료가 폴리이미드인 것을 특징으로 하는 다층기판들의 복합구조.
  6. 제 1 항에 있어서, 상기 제 2 금속층들 및 상기 대응하는 제 2 절연층들의 상기 경계구역들을 제외한 나머지 구역들에 접착강도를 증가시키기 위하여 상기 나머지 구역들에 계면 접착 증강공정을 실시하는 것을 특징으로 하는 다층기판들의 복합구조.
  7. 제 6 항에 있어서, 상기 계면 접착 증강공정이 플라즈마 공정인 것을 특징으로 하는 다층기판들의 복합구조.
  8. 제 7 항에 있어서, 상기 제 2 절연층들의 재료가 폴리이미드인 것을 특징으로 하는 다층기판들의 복합구조.
  9. 제 6 항에 있어서, 상기 제 2 절연층들의 재료가 폴리이미드인 것을 특징으로 하는 다층기판들의 복합구조.
  10. 제 1 항에 있어서, 상기 제 1 다층기판의 제 1 외측면에 위치되는 제 1 칩 디바이스를 더 포함하는 것을 특징으로 하는 다층기판들의 복합구조.
  11. 제 10 항에 있어서, 상기 제 1 칩 디바이스는 논리회로 컴포넌트, 메모리, 아날로그 컴포넌트, 광전 컴포넌트, 초미세 전기기계 컴포넌트 및 발광 컴포넌트에서 선택되는 것을 특징으로 하는 다층기판들의 복합구조.
  12. 제 10 항에 있어서, 상기 제 1 외측면과 상기 제 1 칩 디바이스 사이의 접착강도를 증가시키기 위하여 상기 제 1 칩 디바이스에 계면 접착 증강공정을 실시하는 것을 특징으로 하는 다층기판들의 복합구조.
  13. 제 10 항에 있어서, 상기 제 1 칩 디바이스를 결합할 제 3 기판을 더 포함하는 것을 특징으로 하는 다층기판들의 복합구조.
  14. 제 1 항에 있어서, 상기 제 2 다층기판의 제 1 외측면에 위치되는 제 2 칩 디바이스를 더 포함하는 것을 특징으로 하는 다층기판들의 복합구조.
  15. 제 14 항에 있어서, 상기 제 2 칩 디바이스는 논리회로 컴포넌트, 메모리, 아날로그 컴포넌트, 광전 컴포넌트, 초미세 전기기계 컴포넌트 및 발광 컴포넌트에서 선택되는 것을 특징으로 하는 다층기판들의 복합구조.
  16. 제 14 항에 있어서, 상기 제 1 외측면과 상기 제 2 칩 디바이스 사이의 접착강도를 증가시키기 위하여 상기 제 2 칩 디바이스에 계면 접착 증강공정을 실시하는 것을 특징으로 하는 다층기판들의 복합구조.
  17. 제 14 항에 있어서, 상기 제 2 칩 디바이스를 결합할 제 3 기판을 더 포함하는 것을 특징으로 하는 다층기판들의 복합구조.
  18. 제 1 항에 있어서, 상기 제 1 다층기판 또는 상기 제 2 다층기판을 결합할 제 3 기판을 더 포함하는 것을 특징으로 하는 다층기판들의 복합구조.
  19. 제 18 항에 있어서, 상기 제 3 기판이 유연성 있는 기판인 것을 특징으로 하는 다층기판들의 복합구조.
  20. 제 1 항에 있어서, 상기 제 1 다층기판이 유연성 있는 기판인 것을 특징으로 하는 다층기판들의 복합구조.
  21. 제 1 항에 있어서, 상기 제 2 다층기판이 유연성 있는 기판인 것을 특징으로 하는 다층기판들의 복합구조.
  22. 칩 디바이스들을 연결하기 위한 다층기판들의 복합구조 제조방법으로서,
    각 다층기판에 대해서 적어도 하나의 금속층과 대응하는 절연층의 경계구역을 인접한 금속층들과 인접한 절연층들로부터 분기시키는 단계, 및
    하나의 다층기판의 금속층의 비아 내부의 도전체를 다른 다층기판의 금속층의 분기된 경계구역과 연결하여 연결부를 형성하는 단계를 포함하되,
    상기 분기시키는 단계 전에 상기 각 다층기판을 형성하는 단계를 더 포함하고,
    상기 각 다층기판을 형성하는 단계는,
    (A) 상기 칩 디바이스들의 표면에 절연층을 코팅하는 단계;
    (B) 상기 절연층에 다수의 비아 및 금속층을 형성하는 단계;
    (C) 상기 금속층 및 상기 절연층의 경계구역을 제외한 나머지 구역들에 접착강도를 증가시키기 위하여 상기 나머지 구역들에 계면 접착 증강공정을 실시하고, 다른 절연층을 코팅하는 단계; 및
    (D) 상기 (B)단계와 상기 (C)단계를 반복하여 상기 다층기판들을 형성하는 단계를 포함하는 것을 특징으로 하는 다층기판들의 복합구조 제조방법.
  23. 제 22 항에 있어서, 상기 절연층에서 상기 칩 디바이스들에 가까운 경계구역을 제거하여 대응하는 금속층의 경계구역을 노출시키는 단계를 더 포함하는 것을 특징으로 하는 다층기판들의 복합구조 제조방법.
  24. 제 22 항에 있어서, 상기 분기시키는 단계 전에, 상기 칩 디바이스들에 상기 다층기판들을 형성하는 단계를 더 포함하는 것을 특징으로 하는 다층기판들의 복합구조 제조방법.
  25. 제 24 항에 있어서, 상기 다층기판들을 형성하는 단계 중 상기 칩 디바이스들에 계면 접착 증강공정을 실시하는 단계를 더 포함하는 것을 특징으로 하는 다층기판들의 복합구조 제조방법.
  26. 삭제
  27. 제 22 항에 있어서, 상기 계면 접착 증강공정이 플라즈마 공정인 것을 특징으로 하는 다층기판들의 복합구조 제조방법.
  28. 제 22 항에 있어서, 상기 (A)단계 전에, 상기 칩 디바이스들을 포함하는 디바이스 웨이퍼를 제공하는 단계를 더 포함하는 것을 특징으로 하는 다층기판들의 복합구조 제조방법.
  29. 제 28 항에 있어서, 상기 (D)단계 후에, 상기 칩 디바이스들과 대응하는 다층기판들을 상기 경계구역들의 가장자리를 따라 분할하는 단계를 더 포함하는 것을 특징으로 하는 다층기판들의 복합구조 제조방법.
  30. 제 29 항에 있어서, 상기 칩 디바이스들을 분할하는 단계 후에, 상기 디바이스 웨이퍼에서 상기 칩 디바이스들이 없는 부분들을 제거하는 단계를 더 포함하는 것을 특징으로 하는 다층기판들의 복합구조 제조방법.
  31. 제 22 항에 있어서, 상기 연결부를 형성하도록 연결하는 단계 후에, 제 3 기판을 상기 다층기판들에 결합하는 단계를 더 포함하는 것을 특징으로 하는 다층기판들의 복합구조 제조방법.
  32. 다층기판들의 복합구조 제조방법으로서,
    (a) 다수의 칩 디바이스를 포함하는 디바이스 웨이퍼를 제공하는 단계;
    (b) 계면 접착 증강공정을 상기 칩 디바이스들에 실시하여 상기 칩 디바이스들의 표면에서 접착강도를 높인 후 절연층을 코팅하는 단계;
    (c) 상기 절연층에 다수의 비아 및 금속층을 형성하는 단계;
    (d) 상기 금속층 및 상기 절연층의 경계구역을 제외한 나머지 구역들에 접착강도를 증가시키기 위하여 상기 나머지 구역들에 계면 접착 증강공정을 실시하고 다른 절연층을 코팅하는 단계;
    (e) 상기 (c)단계와 상기 (d)단계를 반복하여 상기 다층기판들을 형성하는 단계;
    (f) 상기 칩 디바이스들과 대응하는 다층기판들을 상기 경계구역들의 가장자리를 따라 분할하는 단계;
    (g) 상기 디바이스 웨이퍼에서 상기 칩 디바이스들이 없는 부분들을 제거하는 단계;
    (h) 상기 절연층의 경계구역을 제거하여 상기 절연층에 대응하는 금속층의 경계구역을 노출시키는 단계;
    (i) 상기 각 다층기판에 대해서 적어도 하나의 금속층의 경계구역이 대응하는 절연층의 경계구역과 결합된 채로 상기 경계구역들을 인접한 금속층들과 인접한 절연층들로부터 분기시키는 단계; 및
    (j) 하나의 다층기판의 금속층의 비아 내부의 도전체를 다른 다층기판의 금속층의 분기된 경계구역과 연결하여 다층기판들의 복합구조를 완성하는 단계를 포함하는 것을 특징으로 하는 다층기판들의 복합구조 제조방법.
  33. 제 32 항에 있어서, 상기 연결하는 단계 후에 제 3 기판을 상기 다층기판들에 결합하는 단계를 더 포함하는 것을 특징으로 하는 다층기판들의 복합구조 제조방법.
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