JP4965462B2 - プレーナ型ダブルゲートトランジスタを形成する方法 - Google Patents

Description

本発明は半導体素子に関し、特にプレーナ型ダブルゲートトランジスタを形成する方法に関する。

トランジスタの微細化が更に続くと、トランジスタを確実にオフにしながら電流駆動を維持することは非常に困難な技術的課題になっている。電流駆動が維持される場合には、リーク電流が非常に大きくなる。この問題を改善する技術の内の一つの技術が、完全空乏化素子である。この素子はダブルゲートデバイスによって更に高機能化される。ダブルゲートトランジスタは電流駆動効率を上げ、かつリーク電流を小さくすることができる。この機能はＦｉｎＦＥＴ構造の中で最も容易に具体化されており、この構造では、ゲートはシリコンフィンの両側に配置される。ＦｉｎＦＥＴを使った回路設計には全く新規の設計技術が必要であり、かつＦｉｎＦＥＴは（１１０）／（１００）界面のラインエッジラフネスの影響を受け、更に当該ＦＥＴの量子化コンダクタンスが階段状に大きくなるのでアナログ用途への使用は難しい。プレーナ型ダブルゲートデバイスはこれらの問題を生じることはないが、複数のゲートの内の一つがチャネルの下に位置することに起因する他の製造上の難しさが生じる。技術的解決法では、材料、ゲートコンタクト、ソース／ドレインコンタクトの積層から始め、そして下側ゲートを形成する方法に関する製造上の課題が残ると考えられる。

従って、これらの問題の内の一つ以上を解決し、そして／または軽減する方法が必要になる。

一の態様では、プレーナ型ダブルゲートトランジスタは、シリコン層がシリコンゲルマニウム層（ＳｉＧｅ）の上に設けられ、今度はシリコンゲルマニウム層が厚い埋め込み酸化膜（ＢＯＸ）の上に設けられる構成の組み合わせから始める形で得られる。任意の酸化膜層をシリコン層の上に成長させ、そしてシリコン窒化膜層を積層構造の上に形成する。シリコンオンＳｉＧｅオンＢＯＸ（ｓｉｌｉｃｏｎ ｏｎ ＳｉＧｅ ｏｎ ＢＯＸ）は市販の複合層構造であり、そして酸化膜層及び窒化膜層は標準の半導体プロセス工程により形成される。複合層をエッチングすることにより、完成予定のトランジスタ構造の所望のゲート長よりも少し長い幅を有する積層構造が形成される。サイドウォール絶縁層を、シリコンの側壁を露出させながらＳｉＧｅの上に形成する。この処理は、酸化膜成長を行ない、そして酸化膜がＳｉＧｅに部分的に残り、かつ酸化膜がシリコン側壁には全く残ることがないように酸化膜のエッチバックを行なうことにより、またはＳｉＧｅ側壁を被覆しながらシリコン側壁を露出させるサイドウォールスペーサプロセスを使用することにより行なうことができる。シリコンを露出シリコン側壁からエピタキシャル成長させてｉｎ−ｓｉｔｕドープシリコンソース／ドレイン領域を形成する。これらの領域は、窒化膜層の側壁に隣接して非常に大きく形成される。窒化膜層を選択的に除去して、エピタキシャル成長ソース／ドレイン領域をシリコン層の上に空洞の境界として残す。非導電材料を空洞の側壁に、酸化膜成長またはサイドウォールスペーサプロセスにより形成する。下層のＳｉＧｅ層を除去して空洞をシリコン層の下に残す。ゲート誘電体をシリコン層の両側に形成した後のシリコン層の上の空洞及び下の空洞の両方に金属を充填してダブルゲートトランジスタを形成する。金属を形成することにより、シリコン層の上及び下の両方から延びるエクステンション領域が自動的に形成され、これらのエクステンション領域は成長して融合し、そしてＢＯＸの上に堆積する金属と連続する。従って、都合の良いゲートコンタクトポイントを積層構造の外側で利用することができる。この構造が得られる過程は、図及び次の記述を参照することにより一層深く理解することができる。

本発明は例を通して示され、そして添付の図によって制限されるものではなく、これらの図では、同様の参照記号は同様の構成要素を指す。
当業者であれば、これらの図における構成要素が説明を簡単かつ明瞭にするために示され、そして必ずしも寸法通りには描かれていないことが分かるであろう。例えば、これらの図における幾つかの構成要素の寸法を他の構成要素に対して誇張して描いて本発明の実施形態を理解し易くしている。

図１に示すのは半導体素子１０であり、半導体素子１０は、ＢＯＸ１２と簡便に表記することができる厚膜酸化膜層１２と、ＢＯＸ１２上のシリコンゲルマニウム（ＳｉＧｅ）層１４と、ＳｉＧｅ層１４上のシリコン層１６と、シリコン層１６上の酸化膜層１８と、そして酸化膜層１８上の窒化膜層２０と、を含む。ここで、実際には、基板として機能する厚いシリコン層のような支持構造がＢＯＸ１２の下に設けられることを理解されたい。この例では、ＢＯＸ１２は約１０００オングストロームの膜厚であり、ＳｉＧｅ層１４は約３０％のシリコンを含有し、かつ約５００オングストロームの膜厚であり、シリコン層１６はナノ結晶であり、かつ約２００オングストロームの膜厚であり、酸化膜層１８は約１００オングストロームの膜厚であり、そして窒化膜層２０は約６００オングストロームの膜厚である。これらの寸法は例示であり、大きく変わり得る。図１に示すように、ＳｉＧｅ層１４、シリコン層１６、酸化膜層１８、及び窒化膜層２０はエッチングされて、ダブルゲートトランジスタを形成するために有用な側壁を有する積層構造を形成しているので、この積層構造は予備トランジスタ積層構造（ｐｒｅ−ｔｒａｎｓｉｓｔｏｒ ｓｔａｃｋ）と呼ぶこともできる。図示の積層構造は約５００オングストロームの幅を有し、この幅は、積層構造に形成されることになるトランジスタのチャネル長にほぼ等しい。

図２に示すのは、酸化膜層２１及び２５を、ＳｉＧｅ層１４及びシリコン層１６の露出側壁の上に形成した後の半導体素子１０である。酸化膜成長はシリコン層１６の上よりもＳｉＧｅ層２２の上の方が速いので、酸化膜層２１は、シリコン側壁絶縁体２４よりも相対的に約４倍厚いＳｉＧｅ側壁絶縁体２２を有する。同様に、酸化膜層２５は、シリコン側壁絶縁体２６よりも相対的に約４倍厚いＳｉＧｅ側壁絶縁体２８を有する。ＳｉＧｅ側壁絶縁体２２及び２８の膜厚は約２５０オングストロームである。成長酸化膜プロセスが使用されるので、ＳｉＧｅ層１４及びシリコン層１６の一部分が酸化膜層となって酸化膜層２１及び２５が形成される。

図３に示すのは、酸化膜層２１及び２５に対して等方性エッチバックを行なった後の半導体素子１０である。このエッチングは、シリコン側壁絶縁体２４及び２６が全て確実に除去されてシリコン層１６の側壁が露出するような十分長い時間に渡って行なわれ、更にＳｉＧｅ側壁絶縁体２２及び２８が絶対に除去されることがなく、かつＳｉＧｅ層１４の側壁を依然として確実に被覆するような十分短い時間に渡って行なわれる。この例では、ＳｉＧｅ層の残存膜厚は約１５０オングストロームであることが好ましい。別の方法では、図２及び３に示す成長及びエッチバック手法をサイドウォールスペーサプロセスと組み合わせてサイドウォールスペーサを形成し、これにより側壁絶縁体が形成され、この側壁絶縁体によってシリコン層１６、またはシリコン層１６の少なくともほとんどの部分が露出し、かつ側壁絶縁体はＳｉＧｅ層１４の側壁を被覆する。これにより、ＢＯＸ１２がエッチャントに、サイドウォールスペーサを積層構造の上部からエッチングしてサイドウォールスペーサをその最終位置まで後退させるために必要であった時間と同じ時間だけ曝される。サイドウォールスペーサを使用するこのような事例では、酸化膜成長は非常に小さい。

図４に示すのは、ソース／ドレイン領域３０及び３２をシリコン層１６の側壁からエピタキシャル成長させた後の半導体素子１０である。この成長は、ソース／ドレイン領域が完全に窒化膜層２０の側壁を被覆するまで続く。これが確実に行なわれるように、エピタキシャル成長は、ソース／ドレイン層３０及び３２が窒化膜層２０の上に延びるまで続く。エピタキシャル成長は、全ての方向にほぼ同じ速度で進むので、ソース／ドレイン領域は酸化膜層１８及び窒化膜層２０の複合層の膜厚よりも少しだけ厚く外側に向かって横方向に延びる。ソース／ドレインエピタキシャル領域の横方向距離は約７００オングストロームであり、この距離はこの領域とのコンタクトを取るために十分な長さである。積層構造からの実際の横方向寸法は、窒化膜層２０の上部表面の上に余分な成長が行なわれるために更に大きい。所望のドープ濃度はエピタキシャル成長プロセス中のｉｎ−ｓｉｔｕドープによって得られる。

図５に示すのは、化学的機械研磨プロセス工程の後の半導体素子１０であり、この工程では、ソース／ドレイン領域３０及び３２の内、窒化膜層２０の上の部分を除去して窒化膜層２０及びソース／ドレイン領域３０及び３２の平坦表面を形成する。

図６に示すのは、窒化膜層２０を除去し、そして酸化膜層３４をソース／ドレイン領域３０の上に、酸化膜層３６をソース／ドレイン領域３２の上に、そして酸化膜層３８を酸化膜層１８の上部表面の上に成長させた後の半導体素子１０である。酸化膜層３４及び３６は約１００オングストロームの膜厚であることが好ましく、そして酸化膜層３８は酸化膜層１８上に成長するのでずっと薄く、酸化膜層１８は、不純物がドープされないシリコン層１６の上に、またはソース／ドレイン領域３０及び３２よりも不純物濃度が低いシリコン層１６の上に配置される。窒化膜が除去された領域は、複数のゲート位置の内の一つ、すなわち上部ゲートである。従って、窒化膜層２０を除去することにより、上部ゲート位置を露出させることができる。他方のゲート位置はシリコン層の下であるので、下部ゲート位置と考えることができる。

図６に関して説明される工程の他の工程、または工程と置き換わる工程とすることができる選択可能な任意の工程では、サイドウォールスペーサプロセスを使用してサイドウォールスペーサを上部ゲート位置の開口の内部に形成する。サイドウォールスペーサを図６に関して説明される成長酸化膜層に付加する場合、サイドウォールスペーサを設けるのは、ソース／ドレイン領域３０及び３２とゲートの上側部分との間の誘電体要素とするためである。これにより、上部ゲートとソース／ドレイン領域３０及び３２との間の誘電体の大きさが増える。

図７に示すのは、図６の７−７に沿った断面である。図７の断面は、図６に示す半導体１０を切断したときの図１〜６に使用される切断面である第１切断面に対する第２切断面と考えることができる。この図７は、ＳｉＧｅ層１４、シリコン層１６、酸化膜層１８、及び酸化膜層３８から成る積層構造が半導体ウェハ全体に渡ってずっと続くことを示している。この図７には示さないが、ソース／ドレイン領域３０及び３２は積層構造と同じ距離だけ延在する。

第２切断面を示す図７に続く図８に示すのは、酸化膜層３８を、次に酸化膜層１８を除去した後の半導体素子１０である。
第２切断面を示す図８に続く図９に示すのは、積層構造からＢＯＸ１２までを選択位置でエッチングして複数のトランジスタ形成領域、この例では、トランジスタ形成領域４０，４２，及び４４を設けた後の半導体素子１０である。トランジスタ形成領域４０，４２，及び４４の各々は、図９に示す選択幅を有する。この図９におけるこれらの形成領域の幅は、当該形成領域に形成されることになるトランジスタのチャネル幅に対応する。

図１０に示すのは、図９に示す半導体１０を図９の１０−１０に沿って切断したときの第１切断面に戻った図である。特定の断面はトランジスタ形成領域４０の断面であるが、トランジスタ形成領域４２及び４４に関しても同じである。この図は、酸化膜層１８がエッチングを行なっても、ソース／ドレイン層３０及び３２に隣接する微小部分として残り、かつソース／ドレイン領域３０及び３２の側壁に沿って、特にシリコン層１６上の領域において絶縁体の連続構造を確実に形成するために有用であることを示している。

第１切断面を示す図１０に続く図１１に示すのは、ＳｉＧｅ層１４を除去して、空洞４６をシリコン層１６の下に設けた後の半導体素子１０である。ＳｉＧｅがシリコンよりも５０対１よりも大きい割合でエッチングされる選択化学エッチングが知られている。空洞４６は開口と呼ぶこともできる。この開口を形成することになるエッチングによって、下部ゲート位置を露出させることができる。

第１切断面を示す図１１に続く図１２に示すのは、ゲート誘電体４８、好ましくは金属酸化膜のような高ｋ誘電体、例えば原子層堆積（ＡＬＤ）により堆積する酸化ハフニウムを形成した後の半導体素子１０である。ＡＬＤを使用することにより、ほぼ均一な膜厚が全表面上に得られる。この時点で、表面の全てが所望通りの絶縁体になっているので問題が生じることはない。ゲート誘電体を形成することが目的であるので、当該目的のために材料が選択される。

第１切断面を示す図１２に続く図１３に示すのは、金属ゲート５０をシリコン層１６の上に、かつ空洞４６の中に形成した後の半導体素子１０である。堆積はＡＬＤによって始めることが好ましく、これにより所望の仕事関数を持つ金属を絶縁体の上の効率よく堆積させる。金属が表面を被覆した後、金属導体を堆積させる別の高速堆積法を使用することが好ましいが、ＡＬＤを継続してゲート電極の形成を完了させることができる。化学気相成長法を使用することが好ましい、というのは、この成長法は高速で行なわれ、かつこの成長法では、十分にコンフォーマルな膜が形成されて本目的を達成することができるからである。堆積が行なわれた後、ＣＭＰエッチバックを行なって、窒化膜を除去した領域近傍のソース／ドレイン領域３０及び３２の上の金属を除去する。当該金属を除去した後、マスクを、窒化膜を除去した領域の上、及び窒化膜を除去した領域近傍のソース／ドレイン領域の上、更にゲートがトランジスタ形成領域４０の外部に延びる予定の領域の上に形成する。マスクが正規の位置に形成されると、露出金属を除去する。これにより、シリコン層１６の上及び下にゲート金属５０が残り、そして図１３に示されないゲートエクステンションが残る。図１３に示す半導体素子１０が完成版トランジスタである。

図１４に示すのは、図１３の半導体素子１０の切断線１４−１４に沿った断面であり、第２切断面に変更が加えられたものであり、ゲート金属５０には、トランジスタ４０の外部に延びて外部とコンタクトを取るゲートエクステンション５２が接続される様子を示している。

特定の材料を例として説明してきたが、他の材料も効果的である。例えば、窒化膜層２０は異なる材料とすることができる。窒化膜層２０は非常に酸化され難い層とすることが望ましい。或る層が上側トランジスタ位置に沿って、層２１を形成している間に形成されるのは望ましくない。シリコン層１６は異なる単結晶半導体材料とすることができる。シリコンカーボンを使用することができる。シリコンカーボンの重要な特性は、シリコンカーボンがその下の層よりも遥かに遅い速度で酸化される、例えば少なくとも４倍遅い速度で酸化されることである。ＳｉＧｅ層１４は別の材料とすることもできる。別の材料の重要な特性は、当該材料がこの材料を被覆する単結晶半導体層をエッチングすることがないように、選択的にエッチングされることである。選択エッチングレートは５０対１よりも大きいことが好ましい。金属ゲート５０として好適な金属は窒化タンタルであるが、他の金属を使用することもできる。他の金属の例として、窒化チタン、炭化タンタル、及びニッケルシリサイドを挙げることができる。他の材料を使用することもできる。他の材料は非常に高いリフロー温度を有し、かつゲート誘電体と反応しないようにする必要がある。酸化膜層１８は使用しなくてもよい。酸化膜層１８はシリコン層１６を、窒化膜層２０を除去している間に保護する必要がある。シリコンを浸食することがないエッチャントを窒化膜層２０または窒化膜層２０に替わる層の除去に使用する場合、酸化膜層１８は使用しなくても良い。また、酸化膜以外の別の材料を使用することができる。このような材料は、窒化膜層２０または窒化膜層２０に替わる層が選択的にエッチングされるような材料とする必要がある。シリコン層は約２００〜７００オングストロームの膜厚を有することができる。ＳｉＧｅ層は約８０〜４００オングストロームの膜厚を有することができる。

本明細書ではこれまで、本発明について特定の実施形態を参照しながら記載してきた。しかしながら、この技術分野の当業者であれば、種々の変形及び変更を、以下の請求項に示す本発明の技術範囲から逸脱しない範囲において加え得ることが分かるであろう。例えば、ゲート誘電体は高ｋ誘電体であるとして説明してきたが、酸化膜のような別のゲート誘電体材料とすることができる。同様に、ゲートは金属であるとして説明してきたが、不純物添加半導体のような他の或る導体とすることができる。従って、明細書及び図は、本発明を制限するものとしてではなく例示として捉えられるべきであり、そしてこのような変更の全てが本発明の技術範囲に含まれるべきものである。

効果、他の利点、及び技術的問題に対する解決法について、特定の実施形態に関して上に記載してきた。しかしながら、効果、利点、問題解決法、及びいずれかの効果、利点、または問題解決法をもたらし、またはさらに顕著にし得る全ての要素（群）が、いずれかの請求項または全ての請求項の必須の、必要な、または基本的な特徴または要素であると解釈されるべきではない。本明細書で使用されるように、「ｃｏｍｐｒｉｓｅｓ」、「ｃｏｍｐｒｉｓｉｎｇ」という用語、または他の全てのこれらの変形は包括的な意味で適用されるものであり、一連の要素を備えるプロセス、方法、製品、または装置がこれらの要素のみを含むのではなく、明らかには列挙されていない、またはそのようなプロセス、方法、製品、または装置に固有の他の要素を含むことができる。

本発明の一の実施形態による処理の一の工程における素子構造の第１平面に沿った断面図。 処理の次の工程における図１の素子構造の第１平面に沿った断面図。 処理の次の工程における図２の素子構造の第１平面に沿った断面図。 処理の次の工程における図３の素子構造の第１平面に沿った断面図。 処理の次の工程における図４の構造の第１平面に沿った断面図。 処理の次の工程における図５の素子構造の第１平面に沿った断面図。 図６の素子構造の第２平面に沿った断面図。 処理の次の工程における図７の素子構造の第２平面に沿った断面図。 処理の次の工程における図８の素子構造の第２平面に沿った断面図。 図９の素子構造の第１平面に沿った断面図。 処理の次の工程における図１０の構造の第１平面に沿った断面図。 処理の次の工程における図１１の構造の第１平面に沿った断面図。 処理の次の工程における図１２の構造の第１平面に沿った断面図。 処理の次の工程における図１３の構造の第２平面に沿った断面図。

Claims (5)

1. 絶縁層の上に配置されて、絶縁層の上方の第１半導体層と、第１半導体層の上方に設けられた第２半導体層と、前記第２半導体層の上方に設けられている耐酸化層とを有する予備トランジスタ積層構造を、積層側壁構造を有するパターニング済み予備トランジスタ積層構造として形成する工程と、
   側壁絶縁体を、前記積層側壁構造の第１半導体層側壁部分及び第２半導体層側壁部分の上に形成する工程であって、前記第１半導体層部分の側壁絶縁体は第２半導体層部分の側壁絶縁体の膜厚よりも厚い膜厚を有する、側壁絶縁体を形成する工程と、
   第２半導体層部分上の側壁絶縁体を除去する結果、第２半導体層の該当する側壁部分を露出させる、第２半導体層部分上の側壁絶縁体を除去する工程と、
   ｉｎ−ｓｉｔｕドープエピタキシャルソース／ドレイン領域を形成する結果、単結晶半導体材料を第２半導体層の露出側壁部分からエピタキシャル成長させる、ｉｎ−ｓｉｔｕドープエピタキシャルソース／ドレイン領域を形成する工程と、
   パターニング済み予備トランジスタ積層構造の耐酸化層を除去することによって第２半導体層の第１ゲート位置部分を露出させる工程と、
   絶縁ライナーを露出ｉｎ−ｓｉｔｕドープエピタキシャルソース／ドレイン領域、及び第２半導体層の露出第１ゲート位置部分の上に形成する工程と、
   絶縁ライナーの内、第２半導体層の露出第１ゲート位置部分の上の部分を除去する工程と、
   パターニング済み予備トランジスタ積層構造、及びｉｎ−ｓｉｔｕドープエピタキシャルソース／ドレイン領域をパターニングして、トランジスタの該当する幅寸法に従ったトランジスタ領域を形成し、及び第１半導体層をトランジスタ領域の反対側の両端で露出させる工程と、
   第１半導体層を除去して開口を形成する工程であって、開口によって第２半導体層の第２ゲート位置部分が露出する、第１半導体層を除去して開口を形成する工程と、
   ゲート誘電体を、前記ゲート誘電体が少なくとも第２半導体層の第１及び第２ゲート位置部分の上に設けられるように、第２半導体層の上に形成する工程と、
   ゲート電極を、少なくとも第２半導体層の第１及び第２ゲート位置部分を覆うゲート誘電体の上に形成する工程とを備える、ダブルゲートトランジスタを形成するための方法。
2. 第１半導体層はＳｉＧｅからなり、第２半導体層はＳｉからなり、耐酸化層は少なくともＳｉ_３Ｎ_４を含有する、請求項１記載の方法。
3. 第１半導体層は第２半導体層よりも５０：１よりも高い割合でエッチングされるエッチング選択性を有する、請求項１記載の方法。
4. 第１半導体層は第２半導体層の酸化速度よりも速い酸化速度で酸化される、請求項１記載の方法。
5. 第１半導体層の酸化速度は第２半導体層の酸化速度の少なくとも４倍大きい、請求項４記載の方法。

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