JP4943859B2

JP4943859B2 - 高エネルギーｅｓｄ構造および方法

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Publication number: JP4943859B2
Application number: JP2006547014A
Authority: JP
Inventors: ゼベル，ピーター・ジェー; ダウ，ダイアン・ミッチェル
Original assignee: Semiconductor Components Industries LLC
Current assignee: Semiconductor Components Industries LLC
Priority date: 2004-01-02
Filing date: 2004-11-26
Publication date: 2012-05-30
Anticipated expiration: 2024-11-26
Also published as: WO2005069371A1; TW200524134A; TWI362737B; KR20060115756A; HK1099846A1; US20050145945A1; KR101099385B1; CN1894794B; JP2007518255A; US7098509B2; CN1894794A

Description

本発明は、一般に集積回路保護構造に関し、より詳しくは、極度の静電気放電（ＥＳＤ）状態から集積回路を保護するためのＥＳＤ構造および製造方法に関する。

ＥＳＤは、集積回路（ＩＣ）の生産および使用中における周知かつ証明された問題である。ＥＳＤは、静電気からの大きな電圧パルスが集積回路のＩ／Ｏパッドに印加されたときに生じる。ＥＳＤ電圧スパイクは、絶縁層および導電性相互接続および集積半導体装置に対して損傷を与えることがあり、その結果、短絡および／または断線による回路故障および過熱を生じる。さらに、このようなスパイクは、クロス拡散および融解を引き起こし、接合領域を破損させるおそれがある。

ＥＳＤ保護は、無線周波数（ＲＦ）、デジタル、および混合信号集積回路のような高周波アプリケーションのいくつかに関して、設計上の主要な課題として浮かび上がった。すべてのＩＣアプリケーションにとって、故障電圧がより高いこと、および、ＩＣ上にＥＳＤ構造を配置するために使用する面積がより小さいことは、ＥＳＤ性能水準の推進要因である。さらに、ＥＳＤ負荷は多くの場合寄生容量が支配的であるが、それはより高い動作周波数において深刻な問題となる。ＥＳＤ装置に関連する寄生容量は、信号を遅延させ、大きな反射を引き起こし、さらに、チップ対チップ信号の帯域幅を制限する。その結果、信号の重要部分がＥＳＤ回路を通って失われることがあり、そのためにＥＳＤ回路は、高速動作対する重大な障害となる。

自動車用、コンピュータ用、および個人向け通信産業のようないくつかの産業は、現在２０ｋＶまでのＥＳＤ試験および認可を要求するが、それはＥＳＤ構造に対するより高い需用および応力を加える。特に、Ｉ／Ｏパッド上にバンプ構造を組み込むＩＣ技術においては、かかる応力が装置の劣化または故障につながる可能性があるため、かかる応力は厄介である。

従って、≧１５ｋＶの空気および接触放電現象に耐えることができ、かつ、機械的な強固さおよび長期的な信頼性を有するＥＳＤ構造および方法が必要である。さらに、かかる構造および方法が、典型的なＩＣプロセス・フローに容易に集積され、特に高周波アプリケーションに対する寄生効果を低減し、かつ最小限のスペースしか占めないものであれば有用である。

理解を容易にするために、図中の要素は必ずしも同一縮尺で描かれておらず、また、同じ要素の番号は、多様な図面全体を通して適切な場合に使用される。さらに、必要な場合は、請求項および明細書において、第１、第２、第３、およびこれらと同種の用語が要素間の区別のために使用されるが、必ずしも連続的または時系列的に順序を記述するものではない。使用される用語は適切な状況下では交換可能であるので、ここに記述され、図示された本発明の実施例は、ここに記述される以外のシーケンスで動作することが可能であると理解される。

一般に、本発明は、極度の電圧放電現象（すなわち、≧１５ｋＶの空気および接触放電現象）から集積回路素子を保護するための、環状、輪状、リング状、同心リング、同心円、円形、またはリングのようなＥＳＤ構造を提供する。ＥＳＤ装置は、浮動埋込み層に共に結合された、表面下に埋め込まれたバックツーバック・ダイオード(back-to-back diode)を含む。２つのダイオード間の分離領域は、２つのダイオード間へのあらゆる電流の注入またはＳＣＲ動作を最小限にする。本発明に従ったＥＳＤ装置は、低いオン抵抗、ピコ・アンペア・レベルの漏れ電流、改善された熱エネルギー拡散、低減されたＩ／Ｏバンプ応力感度、および低い入力容量を示す。さらに、ＥＳＤ構造を製造する方法が記述される。

本発明は、以下の詳細な説明と共に図１から図８を参照することにより、より良く理解することができる。図に示される好適な実施例は、バイポーラ集積回路フローに集積するのに適したＥＳＤ構造である。また、本発明に従ったＥＳＤ構造は、ＣＭＯＳまたはＢＩＣＭＯＳ集積回路プロセス・フローに組み込むことができるが、これに制限することは意図しない。

図１は、本発明に従って半導体領域またはエピタキシャル層２７の一部上またはその一部として形成された、環状、輪状、円形、同心リング、または同心円のＥＳＤ構造の拡大平面図を示す。理解を容易にするために、パッシベーションおよび導電層は図１の構造１０から除外されるが、図２で示される。構造１０は、外側の分離リングまたは領域１１、外側または第１の分離または拡散領域またはリング、あるいはトレンチ分離領域１４、第１の領域またはリング１６、第２の分離または拡散領域またはリング、あるいはトレンチ分離領域１７、第２の領域またはリング１９、内側または第３の分離または円形の拡散またはドープ領域、あるいはトレンチ分離領域２１を含む。埋込み領域２６（図２で示す）と共に、第１および第２領域は、本発明に従ったバックツーバック・ダイオード・コンフィギュレーションを構成する。

図示された実施例では、外側分離リング１１、第１ダイオード領域１６および第２ダイオード領域１９は、第１導電タイプ（例えばｐ型）から成る。第１領域１４、第２領域１７、第３領域２１は、これらの領域が拡散分離領域から構成されるとき、第２導電タイプ（例えばｎ型）から成る。領域１４，１６，１７，１９，２１の導電タイプは逆であってもよい。第１領域１４、第２領域１７、第３領域２１は、互換的に誘電体で満たされたトレンチを含み、従来のトレンチ分離技術を用いて形成される。構造１０は、ＥＳＤ性能を最大限にし、かつ、バンプＩ／Ｏパッドに関連する機械的ストレスを最小限にするために、同心のリングおよび／または円を含む。

本発明によれば、領域１７は、第１領域１６および第２領域１９間のＳＣＲ作用または電流注入を減少、制限、または除去するために機能し、それによって、構造１０の強健性が増す。好ましくは、深い領域１７がドープされると、それが形成された後の表面のドーパント濃度は、１．０×１０^１８原子／ｃｍ^３のオーダとなる。より好ましくは、表面のドーパント濃度は、約４．０×１０^１８原子／ｃｍ^３よりも高い。この結果、動作中の電流注入またはＳＣＲ作用を最小化するのに好適なドーパント・プロファイルになる。

第１導電タイプの高濃度ドープ領域または接触領域またはリング１６６、および、第２導電タイプの高濃度ドープ領域または接触領域またはリング１６７は、第１領域１６内に形成される。さらに、第１導電タイプの高濃度ドープ領域または接触領域またはリング１９６、および、第２導電タイプの高濃度ドープ領域または接触領域またはリング１９７は、第２領域１９内に形成される。より多くの、またはより少ない接触領域が使用される。より多くの接触領域は、より広いダイオード領域と共に、より高いエネルギー（電圧）のＥＳＤ要求に対して使用される。ここで示される好適な実施例は、２０ｋＶを越える要求または認可に適している。他の実施例では、領域１６６，１６７，１９６，および／または１９７は、とりわけルーティング・オプションを考慮して、不連続の領域である。

図２は、図１に示される基準線２−２に沿って得られた構造１０の拡大した部分断面図である。構造１０は、半導体基板、ウエハ、または領域２３の上部または内部に、あるいはその一部として形成される。基板２３は、例えば、３．０×１０^１５原子／ｃｍ^３のオーダのドーパント濃度を有するホウ素でドープした基板を含む。浮動または埋込み層または領域２６は、基板２３の一部上に形成され、また、エピタキシャル層２７は、基板２３および埋込み領域２６上に形成される。示された実施例において、埋込み領域２６は、とりわけ抵抗を最小限にするために、好ましくは、４．０×１０^１９から８×１０^１９原子／ｃｍ^３のオーダのピーク・ドーパント濃度を有する高濃度ドープｎ型層を含む。埋込み領域２６は、好ましくは、環状または円形から成る。

埋込み領域２６は、好ましくは、ヒ素をドープした層から成る。あるいは、埋込み領域２６は、リンまたはアンチモンをドープした層から成る。エピタキシャル層２７は、好ましくは、１．０×１０^１６から５．０×１０^１６原子／ｃｍ^３のオーダのドーパント濃度を有し、かつ、約０．５から１．１ミクロンまたはそれより厚い、ヒ素をドープした層から成る。あるいは、層２７は、リンまたはアンチモンをドープした層から成る。埋込み領域２６およびエピタキシャル層２７は、従来の処理技術を用いて形成される。

図２で示されるように、第１、第２、第３の深い領域１４，１７，２１は、好ましくはエピタキシャル層２７を貫いて拡張し、埋込み領域２６と接触または結合する。あるいは、領域１４，１７，２１は、隣接する領域または装置との間のあらゆるＳＣＲ作用または電流注入を最小限にするのに十分な程度に長く伸長する。さらに、第１および第２領域１６，１９は、エピタキシャル層２７を貫いて拡張し、埋込み層２６と接触してダイオード接合領域、またはｐ／ｎまたはｎ／ｐ接合を形成する。外側分離リング１１は、拡散ｐ型分離領域として示され、それは、例えば、エピタキシャル層２７が成長する前に、従来のマスキングおよびドーパント技術を使用して、基板２３の一部内にｐ型のアップ領域を選択的に形成することにより形成される。例えば、１．０×１０^１３から４．０×１０^１３原子／ｃｍ^２のオーダのホウ素注入が、アップ領域を形成するために用いられる。エピタキシャル層２７が成長した後、外側分離リング１１を完成するために、追加のｐ型ドーパントが従来のマスキングおよびドーパント技術を用いて拡散される。あるいは、外側分離リング１１は、トレンチ分離、絶縁層分離、それらの組合せ、または同種のものから成る。

フィールド分離領域３２は、第１および第２領域１６，１９上の暴露部分を残してエピタキシャル層２７上に選択的に形成されるか、または、それを通って第１および第２領域１６，１９がその後に形成される。フィールド分離領域３２は、酸化ケイ素のような誘電材料から成り、例えば、ＬＯＣＯＳ(localized oxidation of silicon)技術またはそのバリエーション、または浅いトレンチ(shallow trench)を用いて形成される。好ましくは、フィールド分離領域３２は、約７，０００から１０，０００オングストロームのオーダの厚さを有する。第１および第２領域１６，１９の端部は、フィールド分離領域３２の下に示されるが、端部は、フィールド分離領域３２によって画定される活性領域の内側または内部で終了してもよい。これと互換的な実施例では、この後端部は誘電層（例えば以下で記述するＩＬＤ７１）を使用して不活性化される。

接触領域１６６，１６７は第１領域１６内に形成され、また、接触領域１９６，１９７は第２領域１９内に形成される。例えば、接触領域１６６，１９６は、ホウ素のイオン注入および従来のマスキング技術を用いて形成された高濃度ドープｐ型領域から成る。接触領域１６７，１９７は、ヒ素またはリンのイオン注入および従来のマスキング技術を用いて形成された高濃度ドープｎ型領域から成る。あるいは、以下でより詳細に説明するように、接触領域１６６，１９６は、拡散源としてｐ型多結晶半導体層を使用して形成され、また、接触領域１６７，１９７は、拡散源としてｎ型多結晶半導体層を使用して形成される。

２０ｋＶを越えるＥＳＤ保護に適した好適な実施例では、第２領域１９は、好ましくはｐ型接触領域１９６の３つのリングを含み、１対のｐ型接触領域１９６の間にｎ型接触リング１９７が配置される。さらに、第１領域１６は、好ましくはｐ型接触領域１６６の２つのリングを含み、その間にｎ型接触リング１６７が配置される。より多くの、またはより少ない接触領域を使用してもよい。

さらに、第１および第２領域１６，１９および埋込み層２６のインターフェイス（すなわち接合）において、これらの領域の面積はほぼ等しいことが好ましい。さらに、第１および第２領域１６，１９の面積は、２０ｋＶを越えるＥＳＤ装置について、それぞれ約２０，０００平方ミクロンであることが好ましい。１５ｋＶを越えるＥＳＤ装置については、その面積は、約１５，０００平方ミクロンであることが好ましい。この関係は、他の電圧についても同様の割合で適用できる。すなわち、ＥＳＤの所望の電圧レベルがＸである場合、第１領域１６および第２領域１９の両方は、埋込み層２６とのインターフェイスにおいて、Ｘ平方ミクロンとほぼ等しい面積を有する。

一例として、ｐ型接触領域１６６，１９６は、約１．０×１０^１５から約５．０×１０^１５原子／ｃｍ^２の範囲内のホウ素注入量で形成され、また、ｎ型接触領域１６７，１９７は、約１．０×１０^１６から約２．０×１０^１６原子／ｃｍ^２の範囲内のヒ素注入量で形成される。好ましくは、接触領域１６６，１９６，１６７，１９７の面積は、１つの接合が順方向バイアス下にあり他の接合がなだれ状態にあるときに、接触領域がほぼ等しい量のキャリア（すなわち正孔および電子）をサポートするように選択される。輸送電流は、領域１６７，１９７がそれぞれ存在することにより領域１６，１９内でサポートされるので、これによって、とりわけ低いオン抵抗が提供される。より詳しくは、領域１６７，１９７は、構造１０内の少数キャリアの輸送電流をサポートまたはイネーブルにする。このような領域がなければ、少数キャリアの電流は再結合電流になり、それが構造１０の速度を遅くするであろう。なだれ（アバランシェ）状態は、等しい数の正孔および電子を生成するので、領域１６６，１６７，１９６，１９７のドーパント濃度および面積（すなわち抵抗）は、正または負のＥＳＤトリガ現象中、ほぼ等しい数のキャリアをサポートする点が重要である。

さらに、装置１０のＥＳＤトリガ電圧は、トリガ現象が正か負かに依存して、１つのダイオードのなだれ電圧に他のダイオードのＶ_ＢＥを加えたものである。なだれ温度係数が正、Ｖ_ＢＥ温度係数が負であるので、温度に対するＥＳＤトリガ電圧の変化が補償され、それによって、温度補償または安定性が増強された装置１０が提供される。さらに、トリガ電圧は、なだれ電圧およびＶ_ＢＥ電圧によって決定されるので、構造１０は工程による変動に影響を受けることがほとんどなく、したがって、他のＥＳＤ構造と比較してより安定している。

好適な実施例では、領域１６６，１９６の周囲または拡散面積は、領域１６７，１９７の周囲面積の約２倍である。すなわち、より最適な電流フロー能力を有する構造１０を提供するために、１６６／１６７および１９６／１９７の周囲面積比は、好ましくは約２：１である。換言すれば、領域１６７，１９７の抵抗は、領域１６６，１９６の抵抗の約２倍である。

構造１０は、さらに、誘電層または層間誘電（ＩＬＤ）層７１を含み、それは、例えば酸化物、窒化物、またはそれらの組合せから成る。好適な実施例では、誘電層７１は、厚さ約５００から７００オングストロームの酸化ケイ素層を覆う、厚さ約３００から６００オングストロームの窒化ケイ素層から成る。従来のフォトリソグラフィック技術がＩＬＤ層７１をパターン化するために用いられ、第１および第２領域１６，１９上に接触開口を形成する。第１接触構造４１は基板２３上に形成され、接触領域１６６，１６７を通って第１領域１６に結合される。第２接触構造４３は基板２３上に形成され、領域１９６，１９７を通って第２領域１９に結合される。

バイポーラ集積回路フローにおいて、第１および第２接触構造４１，４３は、例えば、接触領域１６６，１９６上の、またはそれに隣接した、またはそれを覆う第１導電タイプの第１多結晶半導体（例えばポリシリコン）層７２、および接触領域１６７，１９７上の、またはそれに隣接した、またはそれを覆う第２導電タイプの第２多結晶半導体（例えばポリシリコン）層７６から成る。オプションの誘電体スペーサ７４は、ポリシリコン層７２，７６を分離する。好ましくは、接触構造４１，４３は追加の誘電層を含むが、それについては以下でより詳細に述べる。接触構造４１は接触領域１６６，１６７を共に短絡し、また、接触構造４３は接触領域１９６，１９７を共に短絡し、装置１０の表面で接触領域によって形成されるｐｎ接合を有効に短絡する。縦型バイポーラ・トランジスタが領域１６７，１６，２６によって形成される。トランジスタ領域１６７，１６は、接触構造４１によって領域１６６を通って短絡される。同様に、縦型バイポーラ・トランジスタが領域１９７，１９，２６によって形成される。トランジスタ領域１９７，１９は、接触構造４３によって領域１９６を通って短絡される。この特徴は、とりわけ減少した少数キャリア・ストレージに関連する減少した寄生容量を提供する。さらに、この特徴は、動作中により理想的ななだれ特性を可能にする。

図３から図８は、多結晶層７２，７６および接触領域１９６，１９７を形成するための好適なステップを示す、構造１０の拡大断面図である。単純化するために、第２領域１９のみが示される。同様のステップは、第１領域１６内に接触領域１６６，１６７を形成するためにも用いられる。図３は、層２７内に第２領域１９を形成し、かつ、ＩＬＤ層７１を形成した後の構造１０を示す。開口７７１は、従来のフォトリソグラフィック技術およびエッチング技術を用いてＩＬＤ層７１内に形成される。

次に、多結晶半導体層７２が、ＩＬＤ層７１および開口７７１上に堆積される。一例として、層７２は厚さ約３，０００から４，０００オングストロームのポリシリコン層から成る。層７２は、例えばイオン注入技術または蒸着技術を用いて、蒸着中にｐ型にドープされるか、あるいは、ドープされずに、その後ドープされる。例えば、１．０×１０^１５から４．０×１０^１５原子／ｃｍ^２のオーダの注入量によるホウ素注入で十分である。

その後、図４で示されるように、層７２はパターン化され、第２ＩＬＤ層７７が、層７２およびＩＬＤ層７１の一部分上に形成または堆積される。例えば、ＩＬＤ層７７は、酸化物、窒化物、またはそれらの組合せから成る。好ましくは、ＩＬＤ層７７は、窒化ケイ素の第１層に続く酸化ケイ素の第２層から成る。２５０から５００オングストロームのオーダの窒化ケイ素層に続く６，０００から７，０００オングストロームのオーダの酸化ケイ素層で十分である。

図５は、さらに処理が進んだ後の構造１０を示す。特に、ＩＬＤ層７７および層７２内に開口７７７を形成するために、フォトリソグラフィックおよびエッチング・ステップが用いられる。次に、層７２の側壁領域に沿って誘電体スペーサ７４を形成するために、従来の誘電体スペーサ・プロセスが用いられる。スペーサ７４は、好ましくは酸化ケイ素から成り、層７２の終端を電気的に分離するために機能する。その後、図６で示されるように、第２多結晶半導体層７６が、構造１０の上部の開口７７７内に形成される。好ましくは、層７６はポリシリコンから成り、厚さは約２，５００から４，０００オングストロームである。層７６は、例えばイオン注入技術または蒸着技術を用いて、蒸着中にｎ型にドープされるか、またはドープされずにその後ドープされる。例えば、１．０×１０^１６から２．０×１０^１６原子／ｃｍ^２のオーダの注入量のヒ素注入物（または同種のもの）で十分である。

次に、図７で示されるように、構造１０は高められた温度に暴露され、接触領域１９６，１９７を形成する。例えば、構造１０は、約２０から５０秒間、摂氏約１，０００から１，１００度に暴露される。高温プロセス中に、層７２内のｐ型ドーパントおよび層７６内のｎ型ドーパントは、ダイオード領域１９内へ拡散し、ｐ型領域１９６およびｎ型領域１９７を形成する。その後、層７６は、平面化またはエッチバックされ、また、ＩＬＤ層７７は、従来のフォトリソグラフィックおよびエッチング技術を用いてエッチングされ、図８に示されるような構造１０が提供される。

ここで図２に戻り、第１の金属または導電層８１が、その後構造１０上に形成される。第１導電層８１は、例えば、白金ケイ化物またはその他同種のものから成る。ある実施例において、白金が構造１０上に堆積され、その後、窒素環境内でアニールされて白金ケイ化物が形成され、ここで、第１導電層８１は多結晶半導体層７２，７６と接触する。その後、第２の金属または導電層８３が、第１導電層８１上に堆積される。第２導電層８３は、例えば、チタン層、それに続く窒化チタン障壁層、それに続くアルミニウム−銅層、または同種のものから成る。その後、両方の層８３，８１が従来の技術を用いてパターン化される。一度パターン化されると、層７２，７６，８１，８４の一部分を含む接触構造４１が形成される。

次に、第３ＩＬＤ層８６が構造１０上に形成される。ＩＬＤ層８６は、例えば、テトラエチルオルソシリケート（ＴＥＯＳ）ソースを使用して堆積された酸化ケイ素から成り、１５，０００から２０，０００オングストロームのオーダの厚さを有する。その後、開口またはバイアが、第２領域１９上のＩＬＤ層８６内に形成され、第２領域１９への接触開口を提供する。その後、第３の金属または接触層９１が構造１０上に形成され、パターン化されて、層７２，７６，８１，８４，９１の一部を含む接触構造４３を完成させる。第３接触層９１は、例えば、アルミニウム−銅層から成り、１４，０００から１６，０００オングストロームのオーダの厚さを有する。オプションで最後のパッシベーション層（図示せず）が構造１０上に堆積され、好ましくは、それはドープした酸化物（例えばＰＳＧ）、窒化物、またはそれらの組合せから成る。その後、開口が最後のパッシベーション層内に形成され、追加の導電層または構造（例えばバンプ）が形成される。ＩＥＣレベル４の接触放電下で、構造１０は２５，０００ボルトを越える能力を示した。

本発明に従った構造１０は、動作中に最小の寄生効果を提供する。より詳しくは、装置１０は電流をほとんど引き込まず、先行技術のＥＳＤ構造と比較して最小限の容量効果を有する。さらに、構造１０は、正負両方のＥＳＤ現象に対して保護する。正のＥＳＤトリガ現象に対しては、接触構造４１に関して接触構造４３に正の電圧が印加される。領域１９，２６によって形成されたダイオードは、順方向にバイアスされるが、領域１６，２６よって形成されたダイオードがなだれを生じるまで電流は流れない。一旦なだれが生じると、等しい数の正孔および電子が、領域１６，２６の接合部に生成される。正孔は、領域１６６を通って構造１０から流れ出る。電子は、埋込み層２６を通って流れ、領域１９，２６によって形成されたダイオードの順方向バイアス電流を提供し、かつ、ほとんどが領域１９７を通って構造１０の外へ流れ出る。

負のＥＳＤトリガ現象下では、接触構造４１に関して接触構造４３に負の電圧が印加される。領域１６および２６によって形成されたダイオードは、順方向バイアスが加えられるが、領域１９，２６によって形成されたダイオードが電子なだれを生じるまで電流は流れない。一旦なだれが生じると、等しい数の正孔および電子が、領域１９，２６の接合部に生成される。正孔は、領域１９６を通って構造１０から流れ出る。電子は、埋込み層２６を通って流れ、領域１６，２６に形成されたダイオードの順方向バイアス電流を提供し、かつ、ほとんどが領域１６７を通って構造１０から流れ出る。

構造１０の他の利点は、なだれ領域（すなわち、領域１６，２６または領域１９，２６によって画定された領域）は、半導体領域内（すなわち、領域２３，２７内）に埋め込まれ、それが漏れ電流が生成される外部表面から離れていることである。これによって、動作中の電圧ドリフトが最小限になり、より安定した装置が提供される。

要約すると、構造１０は、表面下に埋め込まれたバックツーバック・ダイオード構造を含む、極度のＥＳＤの現象のための環状、輪状、同心円および／またはリングのＥＳＤ装置から成る。表面下に埋め込まれた構造は、放電破壊電圧ドリフトを除去または減少し、かつ、低いオン抵抗を提供して、ＥＳＤに敏感な回路をより良く保護する。第１領域１６および第２領域１９のドーパント・プロファイルを簡便に変更することにより、構造１０のなだれ降伏電圧を制御する。例えば、イオン注入量または蒸着濃度は、第１領域１６および第２領域１９のドーパント・プロファイルを修正するために変更される。さらに、環状構造は、領域２６を通る電流の流れに対して、減少された直列抵抗を提供する。

構造１０は、あらゆるＳＣＲ作用を最小限にするために、浮遊埋込み領域２６および分離領域１７を含む。さらに、埋込み領域２６および外側分離リング１４は、改善された外部装置からの分離を提供する。さらに、浮遊埋込み領域２６および内側分離領域２１は、改善された電流の安定性および電位の等化を提供し、それは、とりわけ、ホット・スポットの形成を最小限にする。さらに、装置１０の環状／リング構造は、最適な電界配分および電流のフローの生成を提供する。その環状／リング構造は、より少ないスペースしか必要とせず、かつ、機械的ストレスを均等に配分することができるので、バンプＩ／Ｏパッドの信頼性を改善する。更に、構造１０は、第１領域１６および第２領域１９の直列接続のために低い入力容量を有する。さらに、バックツーバック・ダイオード構造は、降伏またはＥＳＤトリガ電圧に対する温度補償、または広範な温度領域に対する安定性も備える。

以上より、本発明に従って、極度のＥＳＤ条件のためのＥＳＤ構造が提供されたことが明らかである。さらに、ＥＳＤ構造を形成するための好適な方法が提供された。

本発明は、特定の実施例に関して記述され図示されたが、本発明がこれらの実施例に制限されることを意図するものではない。例えば、接触領域１６６，１６７，１９６，１９７は、から、第１領域１６および第２領域１９内に直接にイオン注入または蒸着することによって形成することができる。さらに、分離領域１４，１７，２１は、拡散分離、トレンチ分離、それら組合せ、または同種のものを含んでもよい。さらに、フィールド分離領域３２は、分離領域１４，１７，２１を形成する前に形成されてもよい。かかる実施例では、開口は従来技術を用いて、フィールド分離領域３２内に形成される。その後、分離領域１４，１７，２１が開口を通って形成される。ＩＬＤ層７１は、かかる実施例における分離領域１４，１７，２１上にパッシベーションを提供する。当業者は、本発明の精神から逸脱することなく、修正および変更を行うことができることを認識するであろう。したがって、本発明は、添付の請求項の範囲に包含されるような変更および修正をすべて包含することを意図している。

本発明に従ったＥＳＤ構造の平面図である。基準線２−２に沿って得られた図１のＥＳＤ構造の拡大断面図である。本発明に従ったＥＳＤ構造を形成するための好適なプロセス・フローを示す。本発明に従ったＥＳＤ構造を形成するための好適なプロセス・フローを示す。本発明に従ったＥＳＤ構造を形成するための好適なプロセス・フローを示す。本発明に従ったＥＳＤ構造を形成するための好適なプロセス・フローを示す。本発明に従ったＥＳＤ構造を形成するための好適なプロセス・フローを示す。本発明に従ったＥＳＤ構造を形成するための好適なプロセス・フローを示す。

Claims

第２導電タイプでありかつ第１ドーパント濃度の第１領域を有する、第１導電タイプの半導体基板と、
前記第１領域内に形成された前記第２導電タイプの埋込み領域と、
前記第１領域内に形成され、かつ前記埋込み領域と接触する、前記第１導電タイプの第２領域と、
前記第１領域内に形成され、かつ前記埋込み領域と接触する、前記第１導電タイプの第３領域と、
前記第２および第３領域間の前記第１領域内に形成された第１分離領域であって、前記第２および第３領域ならびに前記第１分離領域は、前記第１領域内に同心リングを形成する、第１分離領域と、
前記第２領域内に形成された逆のタイプにドープした領域の第１の対と、
前記第３領域内に形成された逆のタイプにドープした領域の第２の対と、
前記第２領域に結合された第１接触構造と、
前記第３領域に結合された第２接触構造と、
から構成される半導体ＥＳＤ構造であり、
前記半導体ＥＳＤ構造は、バックツーバック・ダイオードとして形成される、
ことを特徴とする半導体ＥＳＤ構造。
前記第１分離領域は、前記第１ドーパント濃度よりも高い第２ドーパント濃度を有する拡散領域を含むことを特徴とする請求項１記載の構造。
前記拡散領域は、約１．０×１０^１８原子／ｃｍ^３よりも高い表面ドーパント濃度を有することを特徴とする請求項２記載の構造。
前記逆タイプにドープした領域の第１の対および前記逆タイプにドープした領域の第２の対の１つは、減少した容量装置を提供するために共に短絡されることを特徴とする請求項１記載の構造。
第２導電タイプの半導体材料の層内に形成された、第１ドーピング濃度を有する第１導電タイプの第１リング領域と、
前記半導体材料の層内に形成された前記第１導電タイプの第２リング領域と、
前記半導体材料の層内にありかつ前記第１および第２リング領域に接触する、前記第２導電タイプの第１ドープ領域と、
円形形状を有する第１分離領域と、
前記第１および第２リング領域間の第２分離領域から成る第３リング領域であって、前記第１、第２、および第３リング領域は、前記第１分離領域を囲む同心リングからなる、第３リング領域と、
前記第１リング領域に結合した第１接触構造と、
前記第２リング領域に結合した第２接触構造と、
から構成される半導体装置であり、
前記半導体装置は、バックツーバック・ダイオードとして形成される、
ことを特徴とする半導体装置。
前記第３リング領域は、前記第１ドープ領域と接触し、前記第１リング領域は、前記第１リング領域が前記第１ドープ領域と接触する第１領域を有し、前記第２リング領域は、前記第２リング領域が前記第１ドープ領域と接触する第２領域を有し、かつ前記第１および第２領域は、ほぼ等しい面積であることを特徴とする請求項５記載の装置。
半導体デバイスを形成する方法であって、
第２導電タイプの半導体材料の層内に、第１ドーピング濃度を有する第１導電タイプの第１リング領域を形成する段階と、
前記半導体材料の層内に、前記第１導電タイプの第２リング領域を形成する段階と、
前記半導体材料の層内に、前記第２導電タイプの第１ドープ領域を形成する段階であって、前記第１および第２リング領域は、前記第１ドープ領域と接触する、段階と、
前記半導体材料の層内に円形形状を有する第１分離領域を形成する段階と、
前記第２導電タイプの第２分離領域を含む第３リング領域を形成する段階であって、前記第３リング領域は前記第１および第２リング領域間にあり、前記第３リング領域は前記第１ドーピング濃度よりも高い第２ドーピング濃度を有し、前記第１、第２、および第３リング領域は前記第１分離領域の周りの同心リングである、段階と、
前記第１リング領域に結合された第１接触構造を形成する段階と、
前記第２リング領域に結合された第２接触構造を形成する段階と、
から成り、
前記半導体装置は、バックツーバック・ダイオードとして形成される、
ことを特徴とする方法。
前記第３リングを形成する前記段階は、前記第１ドープ領域に結合された前記第３リングを形成する段階を含むことを特徴とする請求項７記載の方法。
前記第１リング領域内に前記第１導電タイプの第２ドープ領域を形成する段階と、
前記第１リング領域内に前記第２導電タイプの第３ドープ領域を形成する段階と、
前記第２リング領域内に前記第１導電タイプの第４ドープ領域を形成する段階と、
前記第２リング領域内に前記第２導電タイプの第５ドープ領域を形成する段階と、
をさらに含むことを特徴とする請求項７記載の方法。