JP4917711B2 - 金属層の上にピエゾ電子材料層が堆積された電子デバイスを製造する方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、金属製電極の上にピエゾ電子フィルム（層）を含む電子デバイスを製造する方法に関し、特に音響共振器と半導体デバイスを製造する方法に関する。
【０００２】
【従来の技術】
通信システムは、様々なデバイス（例、フィルタ、ミキサー、増幅器、集積回路等）を含む。通信システムはワイヤレスリンクとツイストペア、光ファイバ等の手段により、中継された情報（音声、ビデオ、データ）を送信するのに有益である。ワイヤレス通信システムがさらに進歩すると信号は、高い周波数（例えば、ＰＣＳ，ＩＳＭ等）で送信されるようになる。システムがマーケットの要求に応じて開発されるとより、更に性能の向上／小型化に対する需要が増してくる。マーケットの力により集積度の向上及び、構成素子の小型化が求められている。
【０００３】
バルク音響波（Bulk Acoustic Wave;BAW）共振器のような共振器は、通過帯域フィルタ或いは他の関連した半導体デバイスの製造に対し重要な構成要素となっている。ＢＡＷ共振器は、ピエゾ電子共振器であり、少なくとも２つの電極の間に堆積したピエゾ電子材料フィルム（例えば、結晶ＡｌＮフィルム）を含む。電圧をこのような構造体にかけるとピエゾ電子材料は、ある周波数である振動モードで振動する。ピエゾ電子共振器は、周波数ダイバシティに基づいた信号間を区別する（例、バンドパスフィルタ（帯域通過フィルタ））のに有効であり、且つ、安定した周波数信号（発振器回路内の周波数安定化フィードバック素子）を提供する。
【０００４】
通常、ピエゾ電子共振器の共振周波数の性能は、ピエゾ電子材料の組成、厚さ、方向性に依存する。ピエゾ電子材料の共振周波数は、通常その厚さに反比例し、そのためピエゾ電子共振器が高周波（７００ＭＨｚ以上）で動作するためにはピエゾ電子フィルムは、５００ｎｍから１０μｍの厚さのフィルムにしなければならない。ピエゾ電子共振器の性能はピエゾ電子フィルムを含む原子の結晶方向に依存する。印加された電圧（即ち、電界）に応答してピエゾ電子フィルム内に誘導された歪み（即ち、応力波）は、ピエゾ電子フィルム内の原子ダイポール（atomic dipole）の好ましい整合から発生する。好ましいフィルムの方向性の例は、基板に直交したＡｌＮの＜００２＞である。ピエゾ電子材料（例えば、窒化アルミ）のフィルムを堆積するパルスＤＣスパッタリングの方法は、米国特許出願（発明者Miller et al.著の「Pulse DC Reactive Sputtering Method for Fabricating Piezoelectic Resonators」出願日１９９８年９月１日）に開示されている。前掲の特許出願においては、ピエゾ電子フィルムの品質は、フィルムそのものを堆積するのに用いられる技術でもって改善される。
【０００５】
【発明が解決しようとする課題】
通信システムの分野においては、システム性能と集積度を向上させる新たな方法が模索され続けられている。本発明の目的は、ピエゾ電子フィルムの品質を改善する新たな方法を提供することである。
【０００６】
【課題を解決するための手段】
本発明は、電子デバイス特に共振器で使用されるピエゾ電子フィルムを改善する方法を提供する。本発明の方法は、ピエゾ電子フィルム（ピエゾ電子共振器内で使用される）のテキスチャア（texture）は、その下の金属層（例、電極）の表面形態（形状）により直接影響を受ける。従って本発明のピエゾ電子フィルムと電極を有するデバイスを製造する方法は、金属層の堆積と表面粗さを制御することを含む。即ち、電極に対する表面粗さが低下するとピエゾ電子フィルムの品質が改善される。表面粗さを低下させるにはロッキングカーブの半値全幅（ＦＷＨＭ）が４．５°以下となるような金属層を堆積し、そしてこの金属層の上によりロッキングカーブの半値全幅（ＦＷＨＭ）のが３．５°以下となるようなピエゾ電子層が生成される。
【０００７】
【発明の実施の形態】
図１は、本発明の方法を用いて形成した音響共振器の斜視図である。共振器１００は、基板１１０とピエゾ電子材料層１２０と、この基板１１０とピエゾ電子材料層１２０の間に形成された、例えばブラグ反射領域のような音響反射領域１２５とを有する。音響反射領域１２５の代わりに空気層（図示せず）を用いてピエゾ電子材料層１２０を基板１１０の上方に保持しても良い。底部電極１３５と上部電極１３０は、ピエゾ電子材料層１２０を挟んで反対表面上に堆積される。
【０００８】
ピエゾ電子材料層１２０はＡｌＮを含有するが、特定の共振器のアプリケーション十分なピエゾ電子材料の機能を有する他の如何なる材料でもよい。通常、ピエゾ電子材料は、例えばＺｎＯ，ＬｉＮｂＯ3のようなセラミック材料，ＬＩＴａＯ3，ＴｅＯ2，ＰＺＴ−ＳＡである。基板は通常シリコン製であるが、水晶，サファイア，ポリシリコン，アエロゲル，酸化アルミ（Ａｌ2Ｏ3）のような他の材料で形成することも出来る。
【０００９】
本発明は、新たなピエゾ電子フィルムを得る方法に関する。発明者等は、共振器デバイスの動作、特にピエゾ電子フィルムの動作は、ピエゾ電子フィルムが堆積される電極表面の形態を操作することにより改善されることを見出した。更に発明者等は、ピエゾ電子フィルム（例、ＡｌＮ）の成長は、エピタキシャルではなく（即ち、ＡｌＮ層は、電極材料と格子整合或いはコーディネートしながら成長するのではなく）、電極表面の形態は、Ｃ軸方向とピエゾ電子フィルムのロッキングカーブに影響を及ぼすことを見出した。
【００１０】
本明細書で用いられる用語「テキスチャ」とは、多結晶フィルムの粒子の結晶方向の整合性を意味し、最大テキスチャ（maximum texture）とは、成長方向（に対し）からのはかった角度で単一方向を中心とした粒子の整合性（方向性）を有するフィルムを意味する。かくして、ピエゾ電子層のテキスチャと品質（機能）は、ロッキングカーブで定義することが出来る。具体的に説明すると、理想的には粒子は単一方向に中心が向いており、ピエゾ電子フィルム（ピエゾ電子共振器内の）の性能は、フィルムが含有する原子の結晶方向に依存する。しかし通常、粒子が中心とする方向は、ガウス分布をしている。分布が小さいとフィルムは最大テキスチャに近づくことになる。粒子の方向の分布は、ピークを規定するためにプロットされ最大高さの半分の場所における幅（半値全幅；ＦＷＨＭ）がフィルムテキスチャの品質を規定する値を反映する。「ロッキングカーブ」の番号は、フィルムテキスチャのメリット数である。即ち、分布が少ないほどロッキングカーブも小さくなり、フィルムは最大テキスチャに近づくことになる。ピエゾ電子層は１１°以下のＦＷＨＭのロッキングカーブ、そして好ましくは３．５°以下、更に好ましくは２．５°ＦＷＨＭのロッキングカーブでもって形成される。
【００１１】
本発明は、電極の組成と堆積を操作することによりピエゾ電子フィルムの最大テキスチャを達成し、そして共振器の最適な動作を達成できる、と言う発明者等の認識に基づいている。これに対しピエゾ電子フィルムのテキスチャと性能を改善する従来の方法は、ピエゾ電子フィルムそのものを堆積する別の方法及び組成に集中していた。本発明によれば、電極は表面粗さが小さくなるようにし（例、堆積プロセス、研磨或いは材料の選択により）、その結果ロッキングカーブが低いピエゾ電子フィルム及び品質が改善された。好ましくは、電極の表面粗さは０．１から１００Åであり、更に好ましくは１５ÅＲＭＳである。本発明者等は、電極の表面粗さは、ロッキングカーブの半値全幅を最小にすることにより達成できることを見出した。電極に対するロッキングカーブを低くすると、電極表面の表面粗さが低下することになる。更にまた電極の表面粗さは、その下の絶縁層或いはブラグスタック層、例えばブラグスタックの酸化物値を低下させること及び電極のロッキングカーブを低下させること及び電極表面のＲＭＳの値を低下させることにより達成できることを見出した。例えば、ＣＭＰにより研磨された酸化物ブラグスタックは、堆積されたままの酸化物ブラグスタックよりも金属製電極に対してはより良好な表面粗さを生成することになる。電極層の表面粗さは電極スタックを含む金属を選択することにより改善できる。
【００１２】
好ましいことに本発明では電極、特に底部電極１３５はＡｌを含有する、或いはＡｌが添加されたコリメート（物理的フラックスセレクタ）チタンＡｌ（ｃ−Ｔｉ／Ａｌ）を用いた金属製積層体である。従来の積層型電極は、ｃ−Ｔｉ／ＴｉＮ／Ａｌ選択した組成として含有していた。本発明者等は、ピエゾ電子層がその上に堆積されるＡｌ製表面の表面粗さは、金属製積層体からＴｉＮ層を取り除くことにより少なくとも２倍以上改善できることを見出した。更にまたＡｌ及び／又はｃ−Ｔｉ／Ａｌの使用に加えてシート抵抗が充分低く、且つ表面粗さが十分小さい他の金属を上部電極１３０，底部電極１３５として用いることが出来る。０．０１から１００オーム／スクエア（Ω／□）の範囲のシート抵抗を有する金属は十分低く、更に好ましくはシート抵抗が約１Ω／□以下である。０．１から１００Åの範囲の表面粗さを有する金属は十分低いものであり、更に好ましくは１５Å以下の表面粗さが好ましい。
【００１３】
図２は底部電極１３５がコリメートしたチタンとＡｌ（ｃ−Ｔｉ／Ａｌ）とピエゾ電子材料層１２０がＡｌＮを含むような共振器のＡｌロッキングカーブとＡｌＮロッキングカーブの関係を表すグラフである。同図から判るように、ＡｌＮテキスチャ（ピエゾ電子材料層１２０）の上のＡｌテキスチャ（電極１３５）の直接的な影響（非線形ではあるが）があることが判る。かくして、Ａｌテキスチャは共振器の結合係数（極／ゼロ分離）に影響を及ぼす。かくして電極（Ａｌ層とｃ−Ｔｉ層）は、最小の半値全幅のロッキングカーブを有するようなテキスチャで形成される。コリメートされたＴｉ層にとっては、共振器のアプローチに対する有益なテキスチャは、ＦＷＨＭが０．２°から９°の範囲の時に達成され、そして一般的に好ましいカーブは、ＦＷＨＭが４．５°以下のときである。Ａｌ層に対しては、このアプリケーションにとって有効なテキスチャは、ＦＷＨＭが０．２°から１１°の範囲の時に達成され、一般的に好ましいロッキングカーブのＦＷＨＭは４°以下である。ピエゾ電子材料の領域は、０．２°から１１℃の範囲のＦＷＨＭのロッキングカーブでもって形成され、そして通常好ましい低いロッキングカーブは、ＦＷＨＭが２．５°以下である。電極のロッキングカーブが低いと電極の表面粗さも小さくなり、これによりピエゾ電子層の品質も改善されることが見出された。
【００１４】
本発明においては、根平均二乗（root mean square ＲＭＳ）が小さい形態は、堆積した後ピエゾ電子材料層１２０を例えば化学機械研磨を行わない電極に対して達成できる。このＲＭＳの値は、ゼロの平均値（ゼロの値は完全に平滑な表面を表す）からの偏差、即ち差に対する真の平均絶対値である。このＲＭＳの値は平均二乗（mean square）と平均の二乗（square of mean）の差の平方根で定義される。言い換えれば、測定された粗さのメディアに対する粗さの正規化された平均値である。好ましいことに結晶金属（crystallographic metal）（例えばｃ−ＴｉとＡｌ）は、単一の方向で最大テキスチャでもって電極に対し堆積される。例えば、Ａｌ製の電極は、基板の法線（substrate normal）に対し平行な＜１１１＞方位を有する。ｃ−チタンの堆積は、単一方位＜００２＞のフィルムを生成する。本発明によりピエゾ電子層の良好なテキスチャを達成する方法は、格子整合には依存しないためにピエゾ電子層（ＡｌＮ）用の十分低いロッキングカーブは、十分に低い表面粗さの様々な表面上に、例えばシリコンの終端した表面を有する基板、ＣＭＰ酸化物、ｃ−チタン／アルミ或いは他の適宜の材料上で得られる。シリコン＜１００＞の格子パラメータとアルミ＜１１１＞の格子パラメータは、ＡｌＮに対しては整合しないので、Ｓｉ上のＡｌＮでもって低いロッキングカーブを得ることが出来る。或いは、Ａｌ上のＡｌＮに対して低いロッキングカーブを得ることが出来る。本発明はピエゾ電子層の品質を改善するのみならず、ピエゾ電子フィルムを含む共振器或いは他のデバイスを製造するのに用いられる材料を選択する際にもフレキシビリティを増加させることが出来る。
【００１５】
更に本発明者等は、電極（図１の１３５）のその結果得られた表面粗さは、下の層、例えば音響反射領域１２５の表面形態により影響されることを見出した。例えば、ＰＶＤにより堆積された標準の酸化物を用いた場合には、その結果得られたＡｌのテキスチャは、ＦＷＨＭが１１°である。しかし、Ａｌ層を堆積する際に同一の条件を適用するとＡｌ層の得られたテキスチャは、ＣＭＰ酸化物を用いた場合にはＦＷＨＭが４°である。ＣＭＰ酸化物は、自動的にほぼ平滑（例えば、３Å以下）のＲＭＳ表面粗さを有するが、ブラグスタックの最後の層の標準のＰＶＤ酸化物の表面粗さは、４５から６０ÅＲＭＳである。ブラグスタックの酸化物層のＲＭＳの値が低くなると、電極のロッキングカーブも低くなり、又電極表面のＲＭＳの値も同様である。研磨した（例えば、ＣＭＰで）酸化物ブラグスタックは、堆積したままの酸化物ブラグスタックよりも金属製電極に対しては、より良好なテキスチャを生成する。
【００１６】
図３はピエゾ電子フィルムを改善した共振器構造体を形成する本発明の方法を表すステップを表すフローチャート図である。ブロック１ａ，２ａ，３ａ，４は、本発明の一実施例を表し、ブロック１ｂ、２ｂ、３ｂ、４は、他の実施例を表す。本発明の一実施例によれば、第１ステップ（ブロック１ａ）は、例えばブラグスタックのような音響反射層をその上に有する基板（通常シリコン製基板）上にｃ−チタンのテキスチャード金属層を堆積するステップを含む。好ましくは、少なくともブラグスタックの最後の層を研磨して金属製電極のテキスチャに対する最良の結果を達成する。上述したように本発明者等は、電極とピエゾ電子層のテキスチャは、ブラグスタックの最後の層の品質により影響されることを見出した。同時に継続しているバーバーアプリケーション（Barber application）(後日出願番号を通知する)は、ブラグスタック層（ＳｉＯ2フィルムを含む）を堆積する方法、及び堆積プロセスの最適化を開示している。
【００１７】
コリメートされたチタン（ｃ−チタン）堆積により、単一方向＜００２＞で且つロッキングカーブが４．５°（ＦＷＨＭ）以下のテキスチャを有するフィルムが得られた。ｃ−Ｔｉ層の厚さは、１００から１０００Åの間の範囲であり、更に好ましくは、約３００Åである。好ましいプロセスは、堆積温度が約２５０℃で堆積速度が８−１２Å／秒で、更に好ましくは約１０Å／秒のスパッタ堆積を含むが、公知の堆積技術を用いてこの層を堆積することが出来る。
【００１８】
この代表的な方法の第２ステップ（ブロック２ａ）は、ｃ−Ｔｉ層の上にＡｌを堆積するステップを含み、これは真空中で十分高い堆積レートと基板温度でもって行われ、その結果得られたＡｌテキスチャのＦＷＨＭは、４．５°以下である。Ａｌ層は、Ｃｕのような他の合金化元素を少量含む。例えば、Ａｌ−０．５％Ｃｕの層が適切である。堆積パラメータは、当業者の知識に基づいて選択できる。適切なパラメータは、堆積温度が２００℃で、堆積速度が１００Å／秒で、Ａｌ層の厚さは２００から２５００Åで、公称厚さは１２００Åである。Ａｌ表面の後処理或いは前堆積は、ＡｌＮのテキスチャード成長を達成するのには必ずしも必要ではない。
【００１９】
積層金属電極が堆積された後、第３ステップ（ブロック３）は、金属製電極をパターン化するステップを含む。標準の光リソグラフプロセスを用いて電極をパターン化する。第４ステップ（ブロック４）を適用すると、ＡｌＮを含むピエゾ電子材料層１２０がこのパターン化された電極の上に堆積される。ピエゾ電子材料層１２０は、底部電極１３５の上にＤＣ反応性スパッタリングプロセスを用いてスパッタ堆積される。しかし他の堆積技術を用いることも出来る。例えば同時継続のBarber applicationは、磁気マグネトロンを回転させ、パルス状のＤＣ電源を用いてピエゾ電子フィルムを堆積するプロセスを最適化することについて記載している。
【００２０】
本発明の共振器デバイスを形成する別の方法は、図３のブロック１ｂ、２ｂ、３ｂ、４に示されている。この実施例においては電極は、前の実施例の積層型の電極ではなく、単一の電極材料から形成される。第１ステップ（ブロック１ｂ）は、ブラグスタックを含む基板、或いは音響膜サポート層（例、ＳｉＮ）上に金属製電極材料、例えばアルミ或いは低い表面抵抗を有する他の金属を堆積する。堆積のパラメータは、当業者に公知である。第２ステップ（ブロック２ｂ）は、最低の根平均二乗の数字になるまで電極層の表面を研磨するステップを含む。この値は、３−１０Åの範囲で、より好ましくは７．５Å以下である。前の実施例と同様に電極材料は、ブロック３でパターン化され、ＡｌＮ層がこのパターン化された金属製電極の表面に堆積され（ブロック４）、その結果最大のテキスチャードＡｌＮフィルムが得られる。他の堆積プロセスパラメータは、前掲のMiller
et al.著の論文に記載されている。
【図面の簡単な説明】
【図１】音響共振器を表す斜視図。
【図２】ＡｌＮテクスチャ上のＡｌテクスチャの影響を表すためにＡｌ製底部電極のロッキングカーブとＡｌＮ製のピエゾ電子フィルムのロッキングカーブの関係を表すグラフ。
【図３】本発明の方法の各ステップを表す図。
【符号の説明】
１００ 共振器
１１０ 基板
１２０ ピエゾ電子材料層
１２５ 音響反射領域
１３０ 上部電極
１３５ 底部電極
１ａ ブラッグストックを有する基板上にｃ−Ｔｉのテキスチャード金属層を堆積する。
１ｂ ブラッグストックを有する基板上にテキスチャードＡｌ層を堆積する。
２ａ ｃ−Ｔｉ層の上にＡｌ製のテキスチャード金属層を堆積する。
２ｂ 電極表面を最低のＲＭＳまで研磨する。
３ 電極をパターン化する。
４ ＡｌＮを堆積する（例；ミラー等のＤＣ反応性スパッタリングを形成する。
【発明の属する技術分野】
本発明は、金属製電極の上にピエゾ電子フィルム（層）を含む電子デバイスを製造する方法に関し、特に音響共振器と半導体デバイスを製造する方法に関する。
【０００２】
【従来の技術】
通信システムは、様々なデバイス（例、フィルタ、ミキサー、増幅器、集積回路等）を含む。通信システムはワイヤレスリンクとツイストペア、光ファイバ等の手段により、中継された情報（音声、ビデオ、データ）を送信するのに有益である。ワイヤレス通信システムがさらに進歩すると信号は、高い周波数（例えば、ＰＣＳ，ＩＳＭ等）で送信されるようになる。システムがマーケットの要求に応じて開発されるとより、更に性能の向上／小型化に対する需要が増してくる。マーケットの力により集積度の向上及び、構成素子の小型化が求められている。
【０００３】
バルク音響波（Bulk Acoustic Wave;BAW）共振器のような共振器は、通過帯域フィルタ或いは他の関連した半導体デバイスの製造に対し重要な構成要素となっている。ＢＡＷ共振器は、ピエゾ電子共振器であり、少なくとも２つの電極の間に堆積したピエゾ電子材料フィルム（例えば、結晶ＡｌＮフィルム）を含む。電圧をこのような構造体にかけるとピエゾ電子材料は、ある周波数である振動モードで振動する。ピエゾ電子共振器は、周波数ダイバシティに基づいた信号間を区別する（例、バンドパスフィルタ（帯域通過フィルタ））のに有効であり、且つ、安定した周波数信号（発振器回路内の周波数安定化フィードバック素子）を提供する。
【０００４】
通常、ピエゾ電子共振器の共振周波数の性能は、ピエゾ電子材料の組成、厚さ、方向性に依存する。ピエゾ電子材料の共振周波数は、通常その厚さに反比例し、そのためピエゾ電子共振器が高周波（７００ＭＨｚ以上）で動作するためにはピエゾ電子フィルムは、５００ｎｍから１０μｍの厚さのフィルムにしなければならない。ピエゾ電子共振器の性能はピエゾ電子フィルムを含む原子の結晶方向に依存する。印加された電圧（即ち、電界）に応答してピエゾ電子フィルム内に誘導された歪み（即ち、応力波）は、ピエゾ電子フィルム内の原子ダイポール（atomic dipole）の好ましい整合から発生する。好ましいフィルムの方向性の例は、基板に直交したＡｌＮの＜００２＞である。ピエゾ電子材料（例えば、窒化アルミ）のフィルムを堆積するパルスＤＣスパッタリングの方法は、米国特許出願（発明者Miller et al.著の「Pulse DC Reactive Sputtering Method for Fabricating Piezoelectic Resonators」出願日１９９８年９月１日）に開示されている。前掲の特許出願においては、ピエゾ電子フィルムの品質は、フィルムそのものを堆積するのに用いられる技術でもって改善される。
【０００５】
【発明が解決しようとする課題】
通信システムの分野においては、システム性能と集積度を向上させる新たな方法が模索され続けられている。本発明の目的は、ピエゾ電子フィルムの品質を改善する新たな方法を提供することである。
【０００６】
【課題を解決するための手段】
本発明は、電子デバイス特に共振器で使用されるピエゾ電子フィルムを改善する方法を提供する。本発明の方法は、ピエゾ電子フィルム（ピエゾ電子共振器内で使用される）のテキスチャア（texture）は、その下の金属層（例、電極）の表面形態（形状）により直接影響を受ける。従って本発明のピエゾ電子フィルムと電極を有するデバイスを製造する方法は、金属層の堆積と表面粗さを制御することを含む。即ち、電極に対する表面粗さが低下するとピエゾ電子フィルムの品質が改善される。表面粗さを低下させるにはロッキングカーブの半値全幅（ＦＷＨＭ）が４．５°以下となるような金属層を堆積し、そしてこの金属層の上によりロッキングカーブの半値全幅（ＦＷＨＭ）のが３．５°以下となるようなピエゾ電子層が生成される。
【０００７】
【発明の実施の形態】
図１は、本発明の方法を用いて形成した音響共振器の斜視図である。共振器１００は、基板１１０とピエゾ電子材料層１２０と、この基板１１０とピエゾ電子材料層１２０の間に形成された、例えばブラグ反射領域のような音響反射領域１２５とを有する。音響反射領域１２５の代わりに空気層（図示せず）を用いてピエゾ電子材料層１２０を基板１１０の上方に保持しても良い。底部電極１３５と上部電極１３０は、ピエゾ電子材料層１２０を挟んで反対表面上に堆積される。
【０００８】
ピエゾ電子材料層１２０はＡｌＮを含有するが、特定の共振器のアプリケーション十分なピエゾ電子材料の機能を有する他の如何なる材料でもよい。通常、ピエゾ電子材料は、例えばＺｎＯ，ＬｉＮｂＯ3のようなセラミック材料，ＬＩＴａＯ3，ＴｅＯ2，ＰＺＴ−ＳＡである。基板は通常シリコン製であるが、水晶，サファイア，ポリシリコン，アエロゲル，酸化アルミ（Ａｌ2Ｏ3）のような他の材料で形成することも出来る。
【０００９】
本発明は、新たなピエゾ電子フィルムを得る方法に関する。発明者等は、共振器デバイスの動作、特にピエゾ電子フィルムの動作は、ピエゾ電子フィルムが堆積される電極表面の形態を操作することにより改善されることを見出した。更に発明者等は、ピエゾ電子フィルム（例、ＡｌＮ）の成長は、エピタキシャルではなく（即ち、ＡｌＮ層は、電極材料と格子整合或いはコーディネートしながら成長するのではなく）、電極表面の形態は、Ｃ軸方向とピエゾ電子フィルムのロッキングカーブに影響を及ぼすことを見出した。
【００１０】
本明細書で用いられる用語「テキスチャ」とは、多結晶フィルムの粒子の結晶方向の整合性を意味し、最大テキスチャ（maximum texture）とは、成長方向（に対し）からのはかった角度で単一方向を中心とした粒子の整合性（方向性）を有するフィルムを意味する。かくして、ピエゾ電子層のテキスチャと品質（機能）は、ロッキングカーブで定義することが出来る。具体的に説明すると、理想的には粒子は単一方向に中心が向いており、ピエゾ電子フィルム（ピエゾ電子共振器内の）の性能は、フィルムが含有する原子の結晶方向に依存する。しかし通常、粒子が中心とする方向は、ガウス分布をしている。分布が小さいとフィルムは最大テキスチャに近づくことになる。粒子の方向の分布は、ピークを規定するためにプロットされ最大高さの半分の場所における幅（半値全幅；ＦＷＨＭ）がフィルムテキスチャの品質を規定する値を反映する。「ロッキングカーブ」の番号は、フィルムテキスチャのメリット数である。即ち、分布が少ないほどロッキングカーブも小さくなり、フィルムは最大テキスチャに近づくことになる。ピエゾ電子層は１１°以下のＦＷＨＭのロッキングカーブ、そして好ましくは３．５°以下、更に好ましくは２．５°ＦＷＨＭのロッキングカーブでもって形成される。
【００１１】
本発明は、電極の組成と堆積を操作することによりピエゾ電子フィルムの最大テキスチャを達成し、そして共振器の最適な動作を達成できる、と言う発明者等の認識に基づいている。これに対しピエゾ電子フィルムのテキスチャと性能を改善する従来の方法は、ピエゾ電子フィルムそのものを堆積する別の方法及び組成に集中していた。本発明によれば、電極は表面粗さが小さくなるようにし（例、堆積プロセス、研磨或いは材料の選択により）、その結果ロッキングカーブが低いピエゾ電子フィルム及び品質が改善された。好ましくは、電極の表面粗さは０．１から１００Åであり、更に好ましくは１５ÅＲＭＳである。本発明者等は、電極の表面粗さは、ロッキングカーブの半値全幅を最小にすることにより達成できることを見出した。電極に対するロッキングカーブを低くすると、電極表面の表面粗さが低下することになる。更にまた電極の表面粗さは、その下の絶縁層或いはブラグスタック層、例えばブラグスタックの酸化物値を低下させること及び電極のロッキングカーブを低下させること及び電極表面のＲＭＳの値を低下させることにより達成できることを見出した。例えば、ＣＭＰにより研磨された酸化物ブラグスタックは、堆積されたままの酸化物ブラグスタックよりも金属製電極に対してはより良好な表面粗さを生成することになる。電極層の表面粗さは電極スタックを含む金属を選択することにより改善できる。
【００１２】
好ましいことに本発明では電極、特に底部電極１３５はＡｌを含有する、或いはＡｌが添加されたコリメート（物理的フラックスセレクタ）チタンＡｌ（ｃ−Ｔｉ／Ａｌ）を用いた金属製積層体である。従来の積層型電極は、ｃ−Ｔｉ／ＴｉＮ／Ａｌ選択した組成として含有していた。本発明者等は、ピエゾ電子層がその上に堆積されるＡｌ製表面の表面粗さは、金属製積層体からＴｉＮ層を取り除くことにより少なくとも２倍以上改善できることを見出した。更にまたＡｌ及び／又はｃ−Ｔｉ／Ａｌの使用に加えてシート抵抗が充分低く、且つ表面粗さが十分小さい他の金属を上部電極１３０，底部電極１３５として用いることが出来る。０．０１から１００オーム／スクエア（Ω／□）の範囲のシート抵抗を有する金属は十分低く、更に好ましくはシート抵抗が約１Ω／□以下である。０．１から１００Åの範囲の表面粗さを有する金属は十分低いものであり、更に好ましくは１５Å以下の表面粗さが好ましい。
【００１３】
図２は底部電極１３５がコリメートしたチタンとＡｌ（ｃ−Ｔｉ／Ａｌ）とピエゾ電子材料層１２０がＡｌＮを含むような共振器のＡｌロッキングカーブとＡｌＮロッキングカーブの関係を表すグラフである。同図から判るように、ＡｌＮテキスチャ（ピエゾ電子材料層１２０）の上のＡｌテキスチャ（電極１３５）の直接的な影響（非線形ではあるが）があることが判る。かくして、Ａｌテキスチャは共振器の結合係数（極／ゼロ分離）に影響を及ぼす。かくして電極（Ａｌ層とｃ−Ｔｉ層）は、最小の半値全幅のロッキングカーブを有するようなテキスチャで形成される。コリメートされたＴｉ層にとっては、共振器のアプローチに対する有益なテキスチャは、ＦＷＨＭが０．２°から９°の範囲の時に達成され、そして一般的に好ましいカーブは、ＦＷＨＭが４．５°以下のときである。Ａｌ層に対しては、このアプリケーションにとって有効なテキスチャは、ＦＷＨＭが０．２°から１１°の範囲の時に達成され、一般的に好ましいロッキングカーブのＦＷＨＭは４°以下である。ピエゾ電子材料の領域は、０．２°から１１℃の範囲のＦＷＨＭのロッキングカーブでもって形成され、そして通常好ましい低いロッキングカーブは、ＦＷＨＭが２．５°以下である。電極のロッキングカーブが低いと電極の表面粗さも小さくなり、これによりピエゾ電子層の品質も改善されることが見出された。
【００１４】
本発明においては、根平均二乗（root mean square ＲＭＳ）が小さい形態は、堆積した後ピエゾ電子材料層１２０を例えば化学機械研磨を行わない電極に対して達成できる。このＲＭＳの値は、ゼロの平均値（ゼロの値は完全に平滑な表面を表す）からの偏差、即ち差に対する真の平均絶対値である。このＲＭＳの値は平均二乗（mean square）と平均の二乗（square of mean）の差の平方根で定義される。言い換えれば、測定された粗さのメディアに対する粗さの正規化された平均値である。好ましいことに結晶金属（crystallographic metal）（例えばｃ−ＴｉとＡｌ）は、単一の方向で最大テキスチャでもって電極に対し堆積される。例えば、Ａｌ製の電極は、基板の法線（substrate normal）に対し平行な＜１１１＞方位を有する。ｃ−チタンの堆積は、単一方位＜００２＞のフィルムを生成する。本発明によりピエゾ電子層の良好なテキスチャを達成する方法は、格子整合には依存しないためにピエゾ電子層（ＡｌＮ）用の十分低いロッキングカーブは、十分に低い表面粗さの様々な表面上に、例えばシリコンの終端した表面を有する基板、ＣＭＰ酸化物、ｃ−チタン／アルミ或いは他の適宜の材料上で得られる。シリコン＜１００＞の格子パラメータとアルミ＜１１１＞の格子パラメータは、ＡｌＮに対しては整合しないので、Ｓｉ上のＡｌＮでもって低いロッキングカーブを得ることが出来る。或いは、Ａｌ上のＡｌＮに対して低いロッキングカーブを得ることが出来る。本発明はピエゾ電子層の品質を改善するのみならず、ピエゾ電子フィルムを含む共振器或いは他のデバイスを製造するのに用いられる材料を選択する際にもフレキシビリティを増加させることが出来る。
【００１５】
更に本発明者等は、電極（図１の１３５）のその結果得られた表面粗さは、下の層、例えば音響反射領域１２５の表面形態により影響されることを見出した。例えば、ＰＶＤにより堆積された標準の酸化物を用いた場合には、その結果得られたＡｌのテキスチャは、ＦＷＨＭが１１°である。しかし、Ａｌ層を堆積する際に同一の条件を適用するとＡｌ層の得られたテキスチャは、ＣＭＰ酸化物を用いた場合にはＦＷＨＭが４°である。ＣＭＰ酸化物は、自動的にほぼ平滑（例えば、３Å以下）のＲＭＳ表面粗さを有するが、ブラグスタックの最後の層の標準のＰＶＤ酸化物の表面粗さは、４５から６０ÅＲＭＳである。ブラグスタックの酸化物層のＲＭＳの値が低くなると、電極のロッキングカーブも低くなり、又電極表面のＲＭＳの値も同様である。研磨した（例えば、ＣＭＰで）酸化物ブラグスタックは、堆積したままの酸化物ブラグスタックよりも金属製電極に対しては、より良好なテキスチャを生成する。
【００１６】
図３はピエゾ電子フィルムを改善した共振器構造体を形成する本発明の方法を表すステップを表すフローチャート図である。ブロック１ａ，２ａ，３ａ，４は、本発明の一実施例を表し、ブロック１ｂ、２ｂ、３ｂ、４は、他の実施例を表す。本発明の一実施例によれば、第１ステップ（ブロック１ａ）は、例えばブラグスタックのような音響反射層をその上に有する基板（通常シリコン製基板）上にｃ−チタンのテキスチャード金属層を堆積するステップを含む。好ましくは、少なくともブラグスタックの最後の層を研磨して金属製電極のテキスチャに対する最良の結果を達成する。上述したように本発明者等は、電極とピエゾ電子層のテキスチャは、ブラグスタックの最後の層の品質により影響されることを見出した。同時に継続しているバーバーアプリケーション（Barber application）(後日出願番号を通知する)は、ブラグスタック層（ＳｉＯ2フィルムを含む）を堆積する方法、及び堆積プロセスの最適化を開示している。
【００１７】
コリメートされたチタン（ｃ−チタン）堆積により、単一方向＜００２＞で且つロッキングカーブが４．５°（ＦＷＨＭ）以下のテキスチャを有するフィルムが得られた。ｃ−Ｔｉ層の厚さは、１００から１０００Åの間の範囲であり、更に好ましくは、約３００Åである。好ましいプロセスは、堆積温度が約２５０℃で堆積速度が８−１２Å／秒で、更に好ましくは約１０Å／秒のスパッタ堆積を含むが、公知の堆積技術を用いてこの層を堆積することが出来る。
【００１８】
この代表的な方法の第２ステップ（ブロック２ａ）は、ｃ−Ｔｉ層の上にＡｌを堆積するステップを含み、これは真空中で十分高い堆積レートと基板温度でもって行われ、その結果得られたＡｌテキスチャのＦＷＨＭは、４．５°以下である。Ａｌ層は、Ｃｕのような他の合金化元素を少量含む。例えば、Ａｌ−０．５％Ｃｕの層が適切である。堆積パラメータは、当業者の知識に基づいて選択できる。適切なパラメータは、堆積温度が２００℃で、堆積速度が１００Å／秒で、Ａｌ層の厚さは２００から２５００Åで、公称厚さは１２００Åである。Ａｌ表面の後処理或いは前堆積は、ＡｌＮのテキスチャード成長を達成するのには必ずしも必要ではない。
【００１９】
積層金属電極が堆積された後、第３ステップ（ブロック３）は、金属製電極をパターン化するステップを含む。標準の光リソグラフプロセスを用いて電極をパターン化する。第４ステップ（ブロック４）を適用すると、ＡｌＮを含むピエゾ電子材料層１２０がこのパターン化された電極の上に堆積される。ピエゾ電子材料層１２０は、底部電極１３５の上にＤＣ反応性スパッタリングプロセスを用いてスパッタ堆積される。しかし他の堆積技術を用いることも出来る。例えば同時継続のBarber applicationは、磁気マグネトロンを回転させ、パルス状のＤＣ電源を用いてピエゾ電子フィルムを堆積するプロセスを最適化することについて記載している。
【００２０】
本発明の共振器デバイスを形成する別の方法は、図３のブロック１ｂ、２ｂ、３ｂ、４に示されている。この実施例においては電極は、前の実施例の積層型の電極ではなく、単一の電極材料から形成される。第１ステップ（ブロック１ｂ）は、ブラグスタックを含む基板、或いは音響膜サポート層（例、ＳｉＮ）上に金属製電極材料、例えばアルミ或いは低い表面抵抗を有する他の金属を堆積する。堆積のパラメータは、当業者に公知である。第２ステップ（ブロック２ｂ）は、最低の根平均二乗の数字になるまで電極層の表面を研磨するステップを含む。この値は、３−１０Åの範囲で、より好ましくは７．５Å以下である。前の実施例と同様に電極材料は、ブロック３でパターン化され、ＡｌＮ層がこのパターン化された金属製電極の表面に堆積され（ブロック４）、その結果最大のテキスチャードＡｌＮフィルムが得られる。他の堆積プロセスパラメータは、前掲のMiller
et al.著の論文に記載されている。
【図面の簡単な説明】
【図１】音響共振器を表す斜視図。
【図２】ＡｌＮテクスチャ上のＡｌテクスチャの影響を表すためにＡｌ製底部電極のロッキングカーブとＡｌＮ製のピエゾ電子フィルムのロッキングカーブの関係を表すグラフ。
【図３】本発明の方法の各ステップを表す図。
【符号の説明】
１００ 共振器
１１０ 基板
１２０ ピエゾ電子材料層
１２５ 音響反射領域
１３０ 上部電極
１３５ 底部電極
１ａ ブラッグストックを有する基板上にｃ−Ｔｉのテキスチャード金属層を堆積する。
１ｂ ブラッグストックを有する基板上にテキスチャードＡｌ層を堆積する。
２ａ ｃ−Ｔｉ層の上にＡｌ製のテキスチャード金属層を堆積する。
２ｂ 電極表面を最低のＲＭＳまで研磨する。
３ 電極をパターン化する。
４ ＡｌＮを堆積する（例；ミラー等のＤＣ反応性スパッタリングを形成する。
Claims (14)
- （Ａ）基板（１１０）上にブラグスタック（１２５）を堆積するステップと、前記ブラグスタック（１２５）は上部表面を有し、
（Ｂ）前記ブラグスタック（１２５）の上部表面を研磨するステップと、
（Ｃ）前記ブラグスタック（１２５）の上部表面上にテキスチャード金属層（１３５）を堆積するステップと、テキスチャード金属層（１３５）は１５Å根平均二乗（ＲＭＳ）以下の表面粗さを有し、
（Ｄ）第１電極を形成するために前記テキスチャード金属層をパターン化するステップと、
（Ｅ）スパッタリングにより前記テキスチャード金属層（１３５）の上にエピタキシャル成長で無くピエゾ電子材料層（１２０）を堆積するステップと、それにより前記ピエゾ電子材料層（１２０）のテキスチャーが、格子整合の無いテキスチャード金属層のロッキングカーブの半値全幅の値により決定され、
（Ｆ）第２電極（１３０）を形成するために前記ピエゾ電子材料層（１２０）の上に金属を堆積するステップと、を有し、
ことを特徴とする共振器デバイス（１００）の製造方法。 - 前記テキスチャード金属層（１３５）の表面粗さは、前記テキスチャード金属層（１３５）に対するロッキングカーブの半値全幅を最小にすることにより達成されることを特徴とする請求項１記載の方法。
- 前記テキスチャード金属層（１３５）の表面粗さは、前記テキスチャード金属層（１３５）の表面を研磨することにより達成されることを特徴とする請求項１記載の方法。
- 前記テキスチャード金属層（１３５）を堆積するステップは、Ｔｉ金属層を堆積し、次いで、Ａｌ金属層を堆積することにより達成されることを特徴とする請求項１記載の方法。
- 前記テキスチャード金属層（１３５）を堆積するステップは、ＴｉＮを含有しない、ＴｉとＡｌの積層金属層を堆積することにより達成されるとこを特徴とする請求項１記載の方法。
- 前記ブラグスタック（１２５）の上部表面は絶縁層であり、前記テキスチャード金属層（１３５）は、前記ブラグスタック（１２５）の絶縁層上に堆積され、前記テキスチャード金属層の表面粗さは、前記絶縁層の表面粗さを最小にすることにより達成されることを特徴とする請求項１記載の方法。
- 前記ピエゾ電子材料（１２０）は、ＡｌＮを含むことを特徴とする請求項１記載の方法。
- 前記テキスチャード金属層（１３５）は、シート抵抗が１−１００／スクエアの範囲の金属を含有することを特徴とする請求項１記載の方法。
- 前記テキスチャード金属層（１３５）は、Ａｌを含むことを特徴とする請求項１記載の方法。
- 前記テキスチャード金属層（１３５）は、Ｔｉ／Ａｌの積層型層を含むことを特徴とする請求項１記載の方法。
- 前記テキスチャード金属層（１３５）は、ロッキングカーブの半値全幅が４．５°以下となるよう堆積されることを特徴とする請求項１記載の方法。
- 前記ピエゾ電子材料は、ロッキングカーブの半値全幅が３．５°以下となるよう堆積されることを特徴とする請求項１記載の方法。
- 前記テキスチャード金属層（１３５）の表面粗さは、前記テキスチャード金属層（１３５）のロッキングカーブの半値全幅が０．２から１１°の範囲にあることを特徴とする請求項１記載の方法。
- 前記ブラグスタック（１２５）の上部表面は研磨され、その結果根平均二乗の表面粗さは、３Å以下であることを特徴とする請求項１記載の方法。
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