JP2001313535A - 金属層の上にピエゾ電子材料層が堆積された電子デバイスを製造する方法 - Google Patents

金属層の上にピエゾ電子材料層が堆積された電子デバイスを製造する方法

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Abstract

(57)【要約】 【課題】 共振器デバイスに用いられるピエゾ電子フィ
ルムの製造方法を提供することである。 【解決手段】 本発明の方法は、ピエゾ電子フィルム1
20のテキスチャは、その下の電極層135の表面形態
により直接影響され、更にまた電極層135の表面形態
は、その下の酸化物層或いはブラグスタック125の表
面形態により影響される。従って、本発明の方法は、ピ
エゾ電子フィルムを含むデバイスを製造する方法で、電
極の表面粗さと堆積を制御するステップを含むことを特
徴とする。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、金属製電極の上に
ピエゾ電子フィルム(層)を含む電子デバイスを製造す
る方法に関し、特に音響共振器と半導体デバイスを製造
する方法に関する。
【0002】
【従来の技術】通信システムは、様々なデバイス(例、
フィルタ、ミキサー、増幅器、集積回路等)を含む。通
信システムはワイヤレスリンクとツイストペア、光ファ
イバ等の手段により、中継された情報(音声、ビデオ、
データ)を送信するのに有益である。ワイヤレス通信シ
ステムがさらに進歩すると信号は、高い周波数(例え
ば、PCS,ISM等)で送信されるようになる。シス
テムがマーケットの要求に応じて開発されるとより、更
に性能の向上/小型化に対する需要が増してくる。マー
ケットの力により集積度の向上及び、構成素子の小型化
が求められている。
【0003】バルク音響波(Bulk Acoustic Wave;BAW)
共振器のような共振器は、通過帯域フィルタ或いは他の
関連した半導体デバイスの製造に対し重要な構成要素と
なっている。BAW共振器は、ピエゾ電子共振器であ
り、少なくとも2つの電極の間に堆積したピエゾ電子材
料フィルム(例えば、結晶AlNフィルム)を含む。電
圧をこのような構造体にかけるとピエゾ電子材料は、あ
る周波数である振動モードで振動する。ピエゾ電子共振
器は、周波数ダイバシティに基づいた信号間を区別する
(例、バンドパスフィルタ(帯域通過フィルタ))のに
有効であり、且つ、安定した周波数信号(発振器回路内
の周波数安定化フィードバック素子)を提供する。
【0004】通常、ピエゾ電子共振器の共振周波数の性
能は、ピエゾ電子材料の組成、厚さ、方向性に依存す
る。ピエゾ電子材料の共振周波数は、通常その厚さに反
比例し、そのためピエゾ電子共振器が高周波(700M
Hz以上)で動作するためにはピエゾ電子フィルムは、
500nmから10μmの厚さのフィルムにしなければ
ならない。ピエゾ電子共振器の性能はピエゾ電子フィル
ムを含む原子の結晶方向に依存する。印加された電圧
(即ち、電界)に応答してピエゾ電子フィルム内に誘導
された歪み(即ち、応力波)は、ピエゾ電子フィルム内
の原子ダイポール(atomic dipole)の好ましい整合か
ら発生する。好ましいフィルムの方向性の例は、基板に
直交したAlNの<002>である。ピエゾ電子材料
(例えば、窒化アルミ)のフィルムを堆積するパルスD
Cスパッタリングの方法は、米国特許出願(発明者Mill
er et al.著の「Pulse DC Reactive Sputtering Method
for Fabricating Piezoelectic Resonators」出願日1
998年9月1日)に開示されている。前掲の特許出願
においては、ピエゾ電子フィルムの品質は、フィルムそ
のものを堆積するのに用いられる技術でもって改善され
る。
【0005】
【発明が解決しようとする課題】通信システムの分野に
おいては、システム性能と集積度を向上させる新たな方
法が模索され続けられている。本発明の目的は、ピエゾ
電子フィルムの品質を改善する新たな方法を提供するこ
とである。
【0006】
【課題を解決するための手段】本発明は、電子デバイス
特に共振器で使用されるピエゾ電子フィルムを改善する
方法を提供する。本発明の方法は、ピエゾ電子フィルム
(ピエゾ電子共振器内で使用される)のテキスチャア
(texture)は、その下の金属層(例、電極)の表面形
態(形状)により直接影響を受ける。従って本発明のピ
エゾ電子フィルムと電極を有するデバイスを製造する方
法は、金属層の堆積と表面粗さを制御することを含む。
即ち、電極に対する表面粗さが低下するとピエゾ電子フ
ィルムの品質が改善される。表面粗さを低下させるには
ロッキングカーブの半値全幅(FWHM)が4.5°以
下となるような金属層を堆積し、そしてこの金属層の上
によりロッキングカーブの半値全幅(FWHM)のが
3.5°以下となるようなピエゾ電子層が生成される。
【0007】
【発明の実施の形態】図1は、本発明の方法を用いて形
成した音響共振器の斜視図である。共振器100は、基
板110とピエゾ電子材料層120と、この基板110
とピエゾ電子材料層120の間に形成された、例えばブ
ラグ反射領域のような音響反射領域125とを有する。
音響反射領域125の代わりに空気層(図示せず)を用
いてピエゾ電子材料層120を基板110の上方に保持
しても良い。底部電極135と上部電極130は、ピエ
ゾ電子材料層120を挟んで反対表面上に堆積される。
【0008】ピエゾ電子材料層120はAlNを含有す
るが、特定の共振器のアプリケーション十分なピエゾ電
子材料の機能を有する他の如何なる材料でもよい。通
常、ピエゾ電子材料は、例えばZnO,LiNbO3
ようなセラミック材料,LITaO3,TeO2,PZT
−SAである。基板は通常シリコン製であるが、水晶,
サファイア,ポリシリコン,アエロゲル,酸化アルミ
(Al23)のような他の材料で形成することも出来
る。
【0009】本発明は、新たなピエゾ電子フィルムを得
る方法に関する。発明者等は、共振器デバイスの動作、
特にピエゾ電子フィルムの動作は、ピエゾ電子フィルム
が堆積される電極表面の形態を操作することにより改善
されることを見出した。更に発明者等は、ピエゾ電子フ
ィルム(例、AlN)の成長は、エピタキシャルではな
く(即ち、AlN層は、電極材料と格子整合或いはコー
ディネートしながら成長するのではなく)、電極表面の
形態は、C軸方向とピエゾ電子フィルムのロッキングカ
ーブに影響を及ぼすことを見出した。
【0010】本明細書で用いられる用語「テキスチャ」
とは、多結晶フィルムの粒子の結晶方向の整合性を意味
し、最大テキスチャ(maximum texture)とは、成長方
向(に対し)からのはかった角度で単一方向を中心とし
た粒子の整合性(方向性)を有するフィルムを意味す
る。かくして、ピエゾ電子層のテキスチャと品質(機
能)は、ロッキングカーブで定義することが出来る。具
体的に説明すると、理想的には粒子は単一方向に中心が
向いており、ピエゾ電子フィルム(ピエゾ電子共振器内
の)の性能は、フィルムが含有する原子の結晶方向に依
存する。しかし通常、粒子が中心とする方向は、ガウス
分布をしている。分布が小さいとフィルムは最大テキス
チャに近づくことになる。粒子の方向の分布は、ピーク
を規定するためにプロットされ最大高さの半分の場所に
おける幅(半値全幅;FWHM)がフィルムテキスチャ
の品質を規定する値を反映する。「ロッキングカーブ」
の番号は、フィルムテキスチャのメリット数である。即
ち、分布が少ないほどロッキングカーブも小さくなり、
フィルムは最大テキスチャに近づくことになる。ピエゾ
電子層は11°以下のFWHMのロッキングカーブ、そ
して好ましくは3.5°以下、更に好ましくは2.5°
FWHMのロッキングカーブでもって形成される。
【0011】本発明は、電極の組成と堆積を操作するこ
とによりピエゾ電子フィルムの最大テキスチャを達成
し、そして共振器の最適な動作を達成できる、と言う発
明者等の認識に基づいている。これに対しピエゾ電子フ
ィルムのテキスチャと性能を改善する従来の方法は、ピ
エゾ電子フィルムそのものを堆積する別の方法及び組成
に集中していた。本発明によれば、電極は表面粗さが小
さくなるようにし(例、堆積プロセス、研磨或いは材料
の選択により)、その結果ロッキングカーブが低いピエ
ゾ電子フィルム及び品質が改善された。好ましくは、電
極の表面粗さは0.1から100Åであり、更に好まし
くは15ÅRMSである。本発明者等は、電極の表面粗
さは、ロッキングカーブの半値全幅を最小にすることに
より達成できることを見出した。電極に対するロッキン
グカーブを低くすると、電極表面の表面粗さが低下する
ことになる。更にまた電極の表面粗さは、その下の絶縁
層或いはブラグスタック層、例えばブラグスタックの酸
化物値を低下させること及び電極のロッキングカーブを
低下させること及び電極表面のRMSの値を低下させる
ことにより達成できることを見出した。例えば、CMP
により研磨された酸化物ブラグスタックは、堆積された
ままの酸化物ブラグスタックよりも金属製電極に対して
はより良好な表面粗さを生成することになる。電極層の
表面粗さは電極スタックを含む金属を選択することによ
り改善できる。
【0012】好ましいことに本発明では電極、特に底部
電極135はAlを含有する、或いはAlが添加された
コリメート(物理的フラックスセレクタ)チタンAl
(c−Ti/Al)を用いた金属製積層体である。従来
の積層型電極は、c−Ti/TiN/Al選択した組成
として含有していた。本発明者等は、ピエゾ電子層がそ
の上に堆積されるAl製表面の表面粗さは、金属製積層
体からTiN層を取り除くことにより少なくとも2倍以
上改善できることを見出した。更にまたAl及び/又は
c−Ti/Alの使用に加えてシート抵抗が充分低く、
且つ表面粗さが十分小さい他の金属を上部電極130,
底部電極135として用いることが出来る。0.01か
ら100オーム/スクエア(Ω/□)の範囲のシート抵
抗を有する金属は十分低く、更に好ましくはシート抵抗
が約1Ω/□以下である。0.1から100Åの範囲の
表面粗さを有する金属は十分低いものであり、更に好ま
しくは15Å以下の表面粗さが好ましい。
【0013】図2は底部電極135がコリメートしたチ
タンとAl(c−Ti/Al)とピエゾ電子材料層12
0がAlNを含むような共振器のAlロッキングカーブ
とAlNロッキングカーブの関係を表すグラフである。
同図から判るように、AlNテキスチャ(ピエゾ電子材
料層120)の上のAlテキスチャ(電極135)の直
接的な影響(非線形ではあるが)があることが判る。か
くして、Alテキスチャは共振器の結合係数(極/ゼロ
分離)に影響を及ぼす。かくして電極(Al層とc−T
i層)は、最小の半値全幅のロッキングカーブを有する
ようなテキスチャで形成される。コリメートされたTi
層にとっては、共振器のアプローチに対する有益なテキ
スチャは、FWHMが0.2°から9°の範囲の時に達
成され、そして一般的に好ましいカーブは、FWHMが
4.5°以下のときである。Al層に対しては、このア
プリケーションにとって有効なテキスチャは、FWHM
が0.2°から11°の範囲の時に達成され、一般的に
好ましいロッキングカーブのFWHMは4°以下であ
る。ピエゾ電子材料の領域は、0.2°から11℃の範
囲のFWHMのロッキングカーブでもって形成され、そ
して通常好ましい低いロッキングカーブは、FWHMが
2.5°以下である。電極のロッキングカーブが低いと
電極の表面粗さも小さくなり、これによりピエゾ電子層
の品質も改善されることが見出された。
【0014】本発明においては、根平均二乗(root mea
n square RMS)が小さい形態は、堆積した後ピエゾ
電子材料層120を例えば化学機械研磨を行わない電極
に対して達成できる。このRMSの値は、ゼロの平均値
(ゼロの値は完全に平滑な表面を表す)からの偏差、即
ち差に対する真の平均絶対値である。このRMSの値は
平均二乗(mean square)と平均の二乗(square of mea
n)の差の平方根で定義される。言い換えれば、測定さ
れた粗さのメディアに対する粗さの正規化された平均値
である。好ましいことに結晶金属(crystallographic m
etal)(例えばc−TiとAl)は、単一の方向で最大
テキスチャでもって電極に対し堆積される。例えば、A
l製の電極は、基板の法線(substrate normal)に対し
平行な<111>方位を有する。c−チタンの堆積は、
単一方位<002>のフィルムを生成する。本発明によ
りピエゾ電子層の良好なテキスチャを達成する方法は、
格子整合には依存しないためにピエゾ電子層(AlN)
用の十分低いロッキングカーブは、十分に低い表面粗さ
の様々な表面上に、例えばシリコンの終端した表面を有
する基板、CMP酸化物、c−チタン/アルミ或いは他
の適宜の材料上で得られる。シリコン<100>の格子
パラメータとアルミ<111>の格子パラメータは、A
lNに対しては整合しないので、Si上のAlNでもっ
て低いロッキングカーブを得ることが出来る。或いは、
Al上のAlNに対して低いロッキングカーブを得るこ
とが出来る。本発明はピエゾ電子層の品質を改善するの
みならず、ピエゾ電子フィルムを含む共振器或いは他の
デバイスを製造するのに用いられる材料を選択する際に
もフレキシビリティを増加させることが出来る。
【0015】更に本発明者等は、電極(図1の135)
のその結果得られた表面粗さは、下の層、例えば音響反
射領域125の表面形態により影響されることを見出し
た。例えば、PVDにより堆積された標準の酸化物を用
いた場合には、その結果得られたAlのテキスチャは、
FWHMが11°である。しかし、Al層を堆積する際
に同一の条件を適用するとAl層の得られたテキスチャ
は、CMP酸化物を用いた場合にはFWHMが4°であ
る。CMP酸化物は、自動的にほぼ平滑(例えば、3Å
以下)のRMS表面粗さを有するが、ブラグスタックの
最後の層の標準のPVD酸化物の表面粗さは、45から
60ÅRMSである。ブラグスタックの酸化物層のRM
Sの値が低くなると、電極のロッキングカーブも低くな
り、又電極表面のRMSの値も同様である。研磨した
(例えば、CMPで)酸化物ブラグスタックは、堆積し
たままの酸化物ブラグスタックよりも金属製電極に対し
ては、より良好なテキスチャを生成する。
【0016】図3はピエゾ電子フィルムを改善した共振
器構造体を形成する本発明の方法を表すステップを表す
フローチャート図である。ブロック1a,2a,3a,
4は、本発明の一実施例を表し、ブロック1b、2b、
3b、4は、他の実施例を表す。本発明の一実施例によ
れば、第1ステップ(ブロック1a)は、例えばブラグ
スタックのような音響反射層をその上に有する基板(通
常シリコン製基板)上にc−チタンのテキスチャード金
属層を堆積するステップを含む。好ましくは、少なくと
もブラグスタックの最後の層を研磨して金属製電極のテ
キスチャに対する最良の結果を達成する。上述したよう
に本発明者等は、電極とピエゾ電子層のテキスチャは、
ブラグスタックの最後の層の品質により影響されること
を見出した。同時に継続しているバーバーアプリケーシ
ョン(Barber application)(後日出願番号を通知する)
は、ブラグスタック層(SiO2フィルムを含む)を堆
積する方法、及び堆積プロセスの最適化を開示してい
る。
【0017】コリメートされたチタン(c−チタン)堆
積により、単一方向<002>で且つロッキングカーブ
が4.5°(FWHM)以下のテキスチャを有するフィ
ルムが得られた。c−Ti層の厚さは、100から10
00Åの間の範囲であり、更に好ましくは、約300Å
である。好ましいプロセスは、堆積温度が約250℃で
堆積速度が8−12Å/秒で、更に好ましくは約10Å
/秒のスパッタ堆積を含むが、公知の堆積技術を用いて
この層を堆積することが出来る。
【0018】この代表的な方法の第2ステップ(ブロッ
ク2a)は、c−Ti層の上にAlを堆積するステップ
を含み、これは真空中で十分高い堆積レートと基板温度
でもって行われ、その結果得られたAlテキスチャのF
WHMは、4.5°以下である。Al層は、Cuのよう
な他の合金化元素を少量含む。例えば、Al−0.5%
Cuの層が適切である。堆積パラメータは、当業者の知
識に基づいて選択できる。適切なパラメータは、堆積温
度が200℃で、堆積速度が100Å/秒で、Al層の
厚さは200から2500Åで、公称厚さは1200Å
である。Al表面の後処理或いは前堆積は、AlNのテ
キスチャード成長を達成するのには必ずしも必要ではな
い。
【0019】積層金属電極が堆積された後、第3ステッ
プ(ブロック3)は、金属製電極をパターン化するステ
ップを含む。標準の光リソグラフプロセスを用いて電極
をパターン化する。第4ステップ(ブロック4)を適用
すると、AlNを含むピエゾ電子材料層120がこのパ
ターン化された電極の上に堆積される。ピエゾ電子材料
層120は、底部電極135の上にDC反応性スパッタ
リングプロセスを用いてスパッタ堆積される。しかし他
の堆積技術を用いることも出来る。例えば同時継続のBa
rber applicationは、磁気マグネトロンを回転させ、
パルス状のDC電源を用いてピエゾ電子フィルムを堆積
するプロセスを最適化することについて記載している。
【0020】本発明の共振器デバイスを形成する別の方
法は、図3のブロック1b、2b、3b、4に示されて
いる。この実施例においては電極は、前の実施例の積層
型の電極ではなく、単一の電極材料から形成される。第
1ステップ(ブロック1b)は、ブラグスタックを含む
基板、或いは音響膜サポート層(例、SiN)上に金属
製電極材料、例えばアルミ或いは低い表面抵抗を有する
他の金属を堆積する。堆積のパラメータは、当業者に公
知である。第2ステップ(ブロック2b)は、最低の根
平均二乗の数字になるまで電極層の表面を研磨するステ
ップを含む。この値は、3−10Åの範囲で、より好ま
しくは7.5Å以下である。前の実施例と同様に電極材
料は、ブロック3でパターン化され、AlN層がこのパ
ターン化された金属製電極の表面に堆積され(ブロック
4)、その結果最大のテキスチャードAlNフィルムが
得られる。他の堆積プロセスパラメータは、前掲のMill
eret al.著の論文に記載されている。
【図面の簡単な説明】
【図1】音響共振器を表す斜視図。
【図2】AlNテクスチャ上のAlテクスチャの影響を
表すためにAl製底部電極のロッキングカーブとAlN
製のピエゾ電子フィルムのロッキングカーブの関係を表
すグラフ。
【図3】本発明の方法の各ステップを表す図。
【符号の説明】 100 共振器 110 基板 120 ピエゾ電子材料層 125 音響反射領域 130 上部電極 135 底部電極 1a ブラッグストックを有する基板上にc−Tiのテ
キスチャード金属層を堆積する。 1b ブラッグストックを有する基板上にテキスチャー
ドAl層を堆積する。 2a c−Ti層の上にAl製のテキスチャード金属層
を堆積する。 2b 電極表面を最低のRMSまで研磨する。 3 電極をパターン化する。 4 AlNを堆積する(例;ミラー等のDC反応性スパ
ッタリングを形成する。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 FI テーマコート゛(参考) H01L 41/22 H01L 41/18 101Z H03H 9/17 41/22 Z (71)出願人 596077259 600 Mountain Avenue, Murray Hill, New Je rsey 07974−0636U.S.A. (72)発明者 ジョン エリック ボワー アメリカ合衆国、07060 ニュージャージ ー、ノース プレインフィールド、グレン サイド プレイス 200 (72)発明者 ジョン ゼット、パスタラン アメリカ合衆国、08809 ニュージャージ ー、クリントン、 ウェストウェイ 8 (72)発明者 ジョージ イー、リッテンハウス アメリカ合衆国、07733 ニュージャージ ー、ホルムデル、ヘイワード ヒルズ ド ライブ 6

Claims (20)

    【特許請求の範囲】
  1. 【請求項1】(A) 基板(110)上に少なくとも1
    つの金属層(135)を堆積するステップと、 (B) 前記金属層(135)の上にピエゾ電子材料層
    (120)を堆積するステップとを有し、 前記ピエゾ電子材料のテキスチャは、 (C) 前記金属層(135)の表面粗さを制御するス
    テップにより決定されることを特徴とする金属層の上に
    ピエゾ電子材料層が堆積された電子デバイスを製造する
    方法。
  2. 【請求項2】音響反射層(125)が、基板(110)
    とピエゾ電子材料層(120)の間に堆積されることを
    特徴とする請求項1記載の方法。
  3. 【請求項3】前記金属層(135)の表面粗さは、15
    Å以下RMSであることを特徴とする請求項1記載の方
    法。
  4. 【請求項4】前記(C)のステップは、金属層(13
    5)に対するロッキングカーブの半値全幅を最小にする
    ことを特徴とする請求項1記載の方法。
  5. 【請求項5】前記(C)ステップは、金属層(135)
    の表面を研磨することを特徴とする請求項1記載の方
    法。
  6. 【請求項6】前記(C)ステップは、c−Tiの金属層
    を堆積し、その後Alの金属層を堆積することを特徴と
    する請求項1記載の方法。
  7. 【請求項7】前記(C)のステップは、TiNを含有せ
    ず、c−TiとAlの金属層を積層して堆積することを
    特徴とする請求項1記載の方法。
  8. 【請求項8】前記金属層(135)は、絶縁層の上に堆
    積され、 前記(C)のステップは、絶縁層の表面粗さを最小にす
    ることを特徴とする請求項1記載の方法。
  9. 【請求項9】前記電子デバイスは、共振器であることを
    特徴とする請求項1記載の方法。
  10. 【請求項10】前記ピエゾ電子材料層(120)は、A
    lNを含むことを特徴とする請求項1記載の方法。
  11. 【請求項11】前記金属層(135)は、シート抵抗が
    1−100Ω/スクエアの範囲の金属を含有することを
    特徴とする請求項1記載の方法。
  12. 【請求項12】前記金属層(135)は、Alを含有す
    ることを特徴とする請求項1記載の方法。
  13. 【請求項13】前記金属層(135)は、c−Ti/A
    lの積層型層を含むことを特徴とする請求項1記載の方
    法。
  14. 【請求項14】前記金属層は、ロッキングカーブの半値
    全幅が4.5°以下となるよう堆積されることを特徴と
    する請求項1記載の方法。
  15. 【請求項15】前記ピエゾ電子材料は、ロッキングカー
    ブの半値全幅が3.5°以下となるよう堆積されること
    を特徴とする請求項1記載の方法。
  16. 【請求項16】(A) 基板(110)上に堆積された
    ブラグスタック(125)の上に少なくとも1つの金属
    層(135)を堆積するステップと、 前記金属層は、ロッキングカーブの半値全幅が4.5°
    以下であり、 (B) 前記金属層(135)の上にピエゾ電子材料層
    (120)を堆積するステップとを有し、 これによりピエゾ電子材料層(120)のテキスチャの
    ロッキングカーブの半値全幅は3.5°以下となること
    を特徴とする金属層の上にピエゾ電子材料層が堆積され
    た共振器デバイスを製造する方法。
  17. 【請求項17】(A) 基板(110)上にブラグスタ
    ック(125)を堆積するステップと、 (B) 前記ブラグスタック(125)の上部表面を研
    磨するステップと、 (C) 前記ブラグスタック(125)の上にテキスチ
    ャード金属層(135)を堆積するステップと前記テキ
    スチャード金属層の表面粗さは、15Å(RMS)以下
    であり、 (D) 第1電極を形成するために前記テキスチャード
    金属層をパターン化するステップと、 (E) スパッタリングにより前記電極(135)の上
    にピエゾ電子材料層(120)を堆積するステップと、
    を有し、 前記ピエゾ電子材料のテキスチャは、格子整合の無いテ
    キスチャード金属層ののロッキングカーブの半値全幅の
    値により決定される、 (F) 第2電極(130)を形成するために前記ピエ
    ゾ電子材料層(120)の上に金属を堆積するステップ
    とことを特徴とする共振器デバイスの製造方法。
  18. 【請求項18】前記金属層の表面粗さは、前記金属層の
    ロッキングカーブの半値全幅が0.2から11°の範囲
    にあることを特徴とする請求項17記載の方法。
  19. 【請求項19】前記ブラグスタックの上部表面は研磨さ
    れ、その結果根平均二乗の表面粗さは、3Å以下である
    ことを特徴とする請求項14記載の方法。
  20. 【請求項20】請求項1の方法により製造されたピエゾ
    電子層を有する共振器デバイス。
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