KR20010082140A - 압전막을 갖는 디바이스를 제조하는 방법 - Google Patents
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Abstract
공진기 디바이스 내에서 사용되는 향상된 압전막을 얻는 방법이 개시되었다. 상기 방법은, 압전막(예를 들면, 압전 발진기 내에서 사용되는)의 텍스처가 아래에 놓여있는 표면의 형태에 의해 직접적으로 영향을 받고, 부가적으로, 전극의 표면의 형태는 아래에 놓인 산화물층 또는 브레그 스택의 표면 형태에 의해 영향을 받는다는 출원인에 인식에 기초한다. 따라서, 본 발명은 증착 및 전극 또는 선택적으로 브레그 스택의 표면 거칠기 제어하는 단계를 포함하는, 압전막 및 전극을 갖는 디바이스를 제조하는 방법을 포함한다.
Description
본 출원은 발명자 바버(Barber) 및 밀러(Miller)에 의해, 본원 출원과 동시에 출원되었고 본 양수인에 양도된 "회전 마그네트론 스퍼터링 프로세스로 압전막을 제조하는 방법(Method for Producing Piezoelectric Films with Rotating Magnetron Sputtering Process)"에 관련되며 위 출원은 본 명세서에 참조문헌으로 통합된다.
본 발명은 금속 전극상의 압전막을 포함하는 전자 디바이스를 제조하는 방법에 관한 것이다. 본 발명은 특히 음향 공진기 및 반도체 디바이스를 제조하는데 유용하다.
통신 시스템은 전형적으로 다양한 디바이스(예를 들면, 필터, 믹서, 증폭기, 적분기 회로 및 등등)를 포함한다. 통신 시스템은 무선 링크, 트위스트 페어(twisted pair), 광섬유, 및 등등에 의해 중계된 정보 전송(예를 들면, 음성, 비디오, 데이터)에 있어서 유용하다. 무선 통신 시스템이 점차 발전할수록, 신호는 더 높은 주파수에서 전송된다(예를 들면, PCS, ISM 등). 시장 요구에 따라 시스템이 지속적으로 발전될수록, 증가된 성능 및 감소된 크기에 대한 요구는 강화된다. 시장 요구는 증가된 집적도 및 요소 크기의 감소를 요구한다.
BAW( B ulk A coustic W ave) 공진기와 같은 공진기는 대역통과 필터 및 다른 관련된 반도체 디바이스를 제조에 있어서 중요한 요소이다. BAW 공진기는, 적어도 두 개의 전극사이에 증착된, 압전 재료의 막(예를 들면, 결정체로된 AIN 막)을 필수적으로 포함하는 압전 공진기다. 이러한 구조의 전압을 적용할 때, 압전 재료는 일정한 주파수로 허용된 진동 모드 내에서 진동한다. 압전 공진기는 그러므로 주파수 변화를 기본으로한 신호사이의 분간(예를 들면, 밴드 패스 필터)내에서 및 안정된 주파수 신호를 제공하는데(예를 들면, 오실레이터 회로 내에서 주파수 안정 피드백 요소로서) 유용하다.
전형적으로, 압전 공진기의 공진 주파수의 성능은 조성, 두께, 압전 재료의 배향(orientation)에 따른다. 압전 재료의 공진 주파수는 전형적으로 그것의 두께에 반비례한다. 그러므로, 고주파수에서 동작하도록(예를 들면, 700MHz이상의 주파수) 압전 공진기에 대하여, 압전막의 두께는 반드시 박막으로 감소 되야 한다(예를 들면 약 500nm에서 약 10㎛의 범위의 두께를 가진다). 압전 공진기의 성능은 압전막을 포함하는 원자의 결정질 배향에 따른다. 인가된 전압(즉, 전계)에 응답하여 압전막내의 유발된 변형(induced strain)(즉, 응력 웨이브)은 압전막 내에서 원자적 다이폴의 이득적인 얼라인먼트로부터 오직 발생할 수 있다. 이득적인 막 배향의 예는 기판에 수직인 AIN의 <002>이다. 알루미늄 질화물(AlN)과 같은 압전 재료의 박막을 증착하기 위한 펄스 DC 스퍼터링 방법은, 1998년 1월에 출원되었으며 본 양수인에게 양수된 밀러 등등에 의한 미국 특허 출원 " 압전 공진기를 제조하기 위한 펄스 DC 반작용 스퍼터링 방법(Pluse DC Reactive Sputtering Method for Fabricating Piezoelectric Resonators)"에 개시되어 있으며, 이는 본 명세서에 참고문헌으로 포함된다. 밀러 등등에서, 압전막의 질은 그자신의 막의 증착하도록 이용하는 기술과 함께 향상되었다.
알려져 있듯이, 통신 시스템 및 소자 분야의 당업자는 시스템 성능 및 집적도를 증가시키는 새로운 방법을 찾는 것을 계속한다. 특히, 압전막의 질을 향상시키는 새로운 방법을 제공하는 것은 이득적이다. 본 발명의 이것 및 다른 이점은 하기에서 자세히 설명될 것이다.
도 1은 음향 공진기(acoustic resonator)를 원근법을 사용하여 개략적으로 도시한 도면.
도 2는 AIN 텍스처 상의 Al 텍스처의 효과를 도시하는 Al 최저 전극의 로킹 커브(rocking curves)의 함수로서 AIN 압전기막(AIN piezoelectric film)의 로킹 커브를 도시한 그래프.
도 3은 본 발명의 방법을 수행하기 위한 단계를 도시하는 다이어그램.
*도면의 주요부분에 대한 부호의 설명*
100; 공진기 110; 기판
125; 반사부 130; 최상부층
요약하여 설명하면, 본 발명은 전자 디바이스, 특히 공진기 내에서 사용되는 향상된 압전막을 얻는 방법을 채택한다. 상기 방법은, 압전막(예를 들면, 압전 공진기에서 사용되는)의 텍스처는 금속층(예를 들면, 전극) 아래에 놓여있는 표면의 형태에 의해 직접적으로 영향을 받는다는 출원인의 인식에 기초한다. 따라서, 본 발명은 금속층의 표면 거칠기 및 증착을 제어하는 단계를 포함하는 압전막과 전극을 갖는 디바이스를 제조하는 방법을 포함하며, 전극의 낮은 표면 거칠기는 압전막의 질을 향상시킨다. 낮은 표면 거칠기는, 4.5° 미만의 전체폭, 절반 최대값(FWHM) 로킹 커브를 얻도록 금속층을 증착함으로서 얻어지고, 이것은 약 3.5°미만의 FWHM 로킹 커브를 갖는 그 위에 증착된 압전층을 생성한다.
본 발명을 더 잘 이해하기 위해서, 예시적인 실시예는 하기에 첨부된 도면을 참조로 설명되었다.
본 발명의 원리를 더 명확하게 하기 위한 의도로 도 2의 그래프를 제외하고는 비율에 맞게 도시되지 않았다.
명백한 특징 및 구성이 하기에 설명되어 있지만, 이것은 오직 설명하기 위한 목적에서 예를 들었음을 이해하여야 한다. 당업자는 다른 단계에서 구성 및 배열이본 발명의 영역과 정신에서 벗어남 없이 사용됨을 인식할 것이다.
도 1은 본 발명의 방법을 이용하여 제조된 음향 공진기를 원근법을 사용하여 개략적으로 도시하였다. 공진기(100)는 기판(110), 압전기 재료(piezoeletric material)의 층(120) 및 기판(110) 및 층(120)사이의 Bragg 반사부와 같은 음향 반사부(125)를 포함한다. 반사부(125)에 대하여 대안적으로 공기층(도시되지 않음)은 기판(110)상의 층(120)을 매달도록 사용된다. 최하부 전극(135) 및 최상부 전극(130)은 압전층(120)의 반대쪽 표면상에 증착된다.
압전 재료의 층은 유리하게 AIN을 포함하지만, 특정한 공진기 응용에 충분한 압전 성질을 갖는 어떤 알맞은 재료로도 만들어 질 수 있다. 전형적인 압전 재료는 예를 들면, 석영(quartz), 아연산화물(ZnO) 및 LiNbO3,LiTAO3, TeO2및 PZT-SA와 같은 세라믹 물질을 포함한다. 상기 기판은 전형적으로 실리콘으로 이루어지지만, 석영, 사파이어, 폴리실리콘, 에어로겔(aerogel) 및 Al2O3와 같은 다른 재료로도 제조될 수 있다.
본 발명은 향상된 압전막을 획득하는 방법에 속해 있다. 출원인는 공진기 디바이스, 특히 압전막이 증착된 압전막상이 전극 표면의 형태(morphology)을 조정함으로서 향상될 수 있음을 발견하였다. 출원인은 더욱이 압전막의 성장(예를 들면, AIN)은 에피택셜하지 않고(즉, AIN층은 격자 정합으로 성장되지 않거나 또는 전극 재료와 정합 되지 않는다), 전극 표면의 형태는 압전막의 c-축 방향 및 로킹 커브에 영향을 끼친다.
본 명세서에서 사용되는 단어"텍스처(texture)"는 폴리크리스탈 막 내의 입자의 크리스탈로그래픽 얼라인먼트(crystallograhic alignment)을 설명하는 것을 의도하고, "최대 텍스처(maximum texture)"는 성장 방향으로부터(관련된) 각의 범위에서 단일 방향에 관한 막이 중심에 있는 입자의 얼라인먼트(배향)를 갖는 것을 가리킨다. 텍스처 및 압전층의 질은 그것의 "로킹 커브"를 참조로 하여 결정될 수 있다. 특히, 상술된 것처럼, 이상적으로 입자가 단일 방향에 대하여 중심에 있을 때, 압전막의 성능(예를 들면, 압전 공진기)은 필름을 이루는 원자의 결정 방향에 따른다. 전형적으로, 그러나, 입자가 중심에 위치하는 것에 대한 방향은 가우시안 분포를 갖는다. 분포가 작아질 수록, 막이 최대 텍스처에 가까워진다. 입자 방향의 분포는 피크를 정의하도록 결정될 수 있으며, 상기 피크의 최대 높이의 절반에서의 피크의 폭(전체폭 절반 최대값)(FWHM), 즉 "로킹 커브"는 막 텍스처의 질의 정의하기 위한 값을 반영한다. "로킹 커브" 수는 그러므로 막 텍스처에 대한 우수함을 나타내고, 즉 분포가 더 작아질수록, 로킹 커브는 더 작아지고 및 최대값 텍스처에 더 접근한다. 압전층은 양호하게는 11°미만의 FWHM 로킹 커브로 형성되고, 더 양호하게는 약 3.5° 미만의 낮은 로킹 커브, 더 양호하게는 2.5°(FWHM) 미만으로 형성된다.
본 발명은 상기 전극 구성 및 증착이 조정되어 압전막에 대한 최대 텍스처로 접근하고, 공진기의 최적화된 동작을 얻을 수 있을 것이라는 출원인의 인식을 바탕으로 한다. 이와는 반대로, 압전막 텍스처를 향상시키기 위한 종래의 방법 및 성능은 압전막 자체의 배치와 다른 증착 방법에 초점을 맞추었다. 본 발명에 따라서,전극은 압전막이 낮은 로킹 커브 및 향상된 질을 갖는 결과의 낮은 표면 거칠기를 갖도록 준비된다(예를 들면, 증착 겅정, 폴리싱 또는 재료 선택). 이득적으로, 전극은 약 0.1-100Å의 표면 거칠기를 갖고 또는 더욱 양호하게 15Å RMS미만을 갖는다. 출원인은 전극의 표면 거칠기가 FWHM 로킹 커브의 거칠기를 최소화함으로서 감소될 수 있음을 발견하였다. 전극에 대한 낮은 로킹 커브는 전극 표면에 대한 낮은 거칠기를 결과로 갖는다. 부가적으로, 전극의 표면 거칠기는 절연 또는 브레그 스택층 아래 놓임으로서 어드레싱된다. 예를 들면, 브레그 스택이 산화층의 RMS 값이 낮아질수록, 전극의 로킹 커브 뿐 아니라 전극 표면의 RMS 값이 낮아진다. 폴리싱된(예를 들면, CMP) 산화 브레그 스택은 증착된 산화 브레그 스택보다 금속전극에 대한 더 나은 표면 거칠기를 갖는다. 출원인은 또한 전극층의 표면 거칠기는 전극 스택을 포함하는 금속의 선택에 의해 향상될 수 있다.
본 발명에서 이득적으로, 전극 및 특히 최하부 전극(135)은 알루미늄(Al) 또는 Al(c-Ti/Al)에 따르는 조준된(collimated)(물리적 플렉스 선택기) 티타늄을 이용한 금속 스택을 포함한 것이다. 종래의 스택된 금속 전극은 빈번하게 선택의 구성물로서 c-Ti/TiN/Al을 포함하게 된다. 출원인은 압전층이 증착된 Al 표면의 표면 거칠기는 금속 스택에서 TiN층을 제거함으로서 적어도 두 개의 팩터에 의해 향상된다. 부가적으로,Al 및/또는 c-Ti/Al의 사용을 제외하고, 낮은 시트 저항 및 낮은 시트 거칠기를 갖는 다른 금속은 전극(130, 135)을 제고하기 위해서 이용된다. 평방당 0.01에서 100옴의 범위의 시트 저항을 갖는 금속은 충분히 낮지만, 그러나 더 양호하게는 시트 저항은 약 1℃이다. 0.1에서 100Å(옹스트롬)범위내의 표면 거칠기를 갖는 금속은 충분히 낮지만 더욱 양호하게 표면의 거칠기는 약 15Å 미만이다.
도 2는 최하층 전극(135)이 조준된 티타늄 및 Al(c-Ti/Al)을 포함한 최하위 전극 및 AIN을 포함한 압전층(120)에서, 예를 들면, 공진기와 같은 Al 로킹 커브의 함수로서 AIN 로킹 커브를 도시한다. 보는 바와 같이, 비선형이나 직접적으로 AlN 텍스처 (압전(120))상의 Al 텍스처(전극(135))에 영향을 미친다. Al 텍스처는 그러므로 공진기에 대한 결합 상수(폴/제로 분리)에 영향을 미친다. 그러므로, 전극(예를 들면 Al 및 c-Ti 층)은 로킹 커브의 최대값의 절반(FWHM)에서 가장 작은 전체 폭을 갖는 것과 같은 텍스처로 형성된다. 조준된 Ti 층에 대해, 공진기 응용에 대하여 유용한 텍스처는 FWHM이 0.2°에서 9°에 이르는 영역에서 얻어지고, 전형적으로 양호한 로킹 커브는 FWHM이 약 4.5°미만일 때 얻어진다. Al층에 대하여, 이 응용에 대해 유용한 텍스처는 FWHM이 0.2°에서 11°에 이르는 영역에서 얻어지고, 전형적으로 양호한 로킹 커브는 FWHM이 약 4°미만일 때 얻어진다. 압전 재료부는 이득적으로 1.2°에서11°영역에서 FWHM 로킹 커브와 형성되고, 전형적으로 양호한 낮은 로킹 커브는 약 2.5°(FWHM)미만 이다. 전극의 낮은 로킹 커브는 전극에 대한 낮은 표면 거칠기를 갖고, 응용은 압전층의 질을 향상하는 것으로 발견되었다.
본 발명에서, 낮은 제곱평균 평방근(RMS)의 형태는 증착된 이후에 이 층(120) 즉, 화학적 기계적 폴리싱(CMP)과 같은 폴리싱을 수행함 없이 전극에 대하여 얻어진다. RMS 값은 진 평균, 0에서의 평균값에서의 표면 형태의 굴곡 및 차이에 대한 절대값, 완벽하게 매끄러운 표면을 반영하는 0의 값을 반영한다. RMS 값은제곱 평균(mean square) 및 평균의 제곱(square of the mean)이 사이의 차의 제곱근에 의해 정의되고, 또는 다시 말해서 측정된 거칠기의 중간 값에 관련된 거칠기의 평균값을 일반화한다. 이득적으로, 크리스탈로그래픽 금속(예를 들면, c-Ti 및 Al)은 단일 배항 및 최대값 텍스처를 가진 전극에 대하여 증착 된다. 예를 들면, Al 전극은 기판 일반에 평행한 <111> 배향을 가질 수 있다. c-티타늄증착이 사용될 때, 단일 배향<002>로의 막이 양호하게 생산된다. 본 발명에 따른 압전층의 좋은 텍스처를 얻기 위한 방법이 격자 정합에 의하지 않으므로, 압전층(AIN)에 대한 충분히 낮은 로킹 커브는 예를 들면, 실리콘으로 종료되는 표면을 가진 기판, CMP 산화물, c-티타늄/알루미늄 또는 다른 알맞은 금속과 같은 충분히 낮은 표면 거칠기를 갖는 다양한 표면상에서 얻어진다. 비록 실리콘<100> 및 알루미늄<111>의 격자 파라미터가 AIN과 정합되지 않을지라도, Si 상의 AIN의 낮은 로킹 커브 또는 Al사의 AIN에 대한 낮은 로킹 커브를 얻을 수 있다. 본 발명은 그러므로 압전층의 질을 향상시키는 것 뿐 아니라 공진기 및 압전막을 포함하는 다른 디바이스를 제조하는데 사용되는 금속을 선택함에 있어서 가용성을 높여주는데 이득적이다.
출원인은 또한 결과로서 생기는 전극의 표면 거칠기(예를 들면, 도 1 의 135)는 예를 들면 음향 반사층(125)과 같은 그것의 아래에 놓인 표면의 형태에 의해 영향을 받는다는 것을 발견하였다. 예를 들면, 물리적 중기 증착에 의해 증착된 표준 산화물이 사용되고, 11도의 Al 텍스처(FWHM)가 결과가 된다. 그러나, Al층을 증착하는 동일한 상태를 인가해도, CMP 산화물을 사용할 때, 결과가 되는 Al층의 텍스처는 4도(FWHM)가 된다. CMP 산화물은, 브레그 스택의 마지막 층의 표준 PVD산화물은 약 45에서 50Å의 표면 거칠기를 갖는데 반하여, 자동적으로 실질적으로 매끄럽다(예를 들면, 3Å미만의 RMS 표면 거칠기를 갖는다). 브레그 스택의 산화층의 RMS 값이 낮아질수록, 전극의 로킹 커브 뿐 아니라 전극 표면의 RMS 값도 낮아진다. 폴리싱된(예를 들면 CMP) 산화물 브레그 스택은 증착된 산화물 브레그 스택과 같은 금속 전극에 대한 더 나은 텍스처를 산출한다.
도 3은 향상된 압전막을 갖는 공진기 구조를 얻는 본 발명의 방법을 수행하는 예시적인 단계를 도시한 블록 다이어그램이다. 블록(1a, 2a, 3 및 4)은 본 발명의 한 실시예를 반영하고 블록(1a, 2a, 3 및 4)은 대안적인 실시예이다. 실시예에 따라서, 제 1 단계(블록1a)는 예를 들면, 전형적으로 실리콘 기판같은, 브레그 스택같은 그 위에 음향 반사층을 갖는 기판상의 c-티타늄의 텍스처된 금속층을 증착하는 것을 포함한다. 양호하게, 브레그 스택의 적어도 마지막 층은 금속 전극 텍스처의 최상의 결과를 얻기 위해서 폴리싱된다. 상술된 것처럼, 출원인은 전극의 텍스처 및 압전층이 브레그 스택의 마지막 층의 질에 의해 영향을 받음을 발견하였다. 브레그 스택층(예를 들면, SiO2막을 구비한)의 증착 방법 및 증착 공정의 최적화의 이점을 설명한, 계류중인 바버 출원(Barber application)은 기존에 인용됐고, 본 명세서에 통합됐다.
조준된 티타늄 증착은 이득적으로 단일 배향<002>의 막 및 4.5도FWHM보다 작은 로킹 커브를 갖는 텍스처를 결과로 한다.c-Ti층은 약 100에서 1000Å의 영역의 두께를 갖고, 더욱 양호하게는 약300Å의 두께를 갖는다. 이득적인 공정이 약 250℃에서의 스퍼터 증착 및 약 8-12Å/sec영역에서 더욱 양호하게는 약 10Å/sec에서증착을 포함하지만, 본 분야에 알려진 증착 기술은 이 층을 증착하도록 사용된다.
이 예시적인 방법의 제 2 단계(블록 2a)는 결과적인 Al 텍스처가 4.5 미만의 FWHM을 갖도록, 진공 붕괴 없이 충분히 높은 비율로 배양기 온도에서 c-Ti층상의 Al의 증착을 포함한다. Al층은 양호하게 작은 퍼센트로 Cu와 같은 다른 합금 요소를 포함한다. 증착 파라메터는 당업자의 지식에 기초하여 선택된다, 알맞은 파라미터는 약 1200Å의 명목상의 두께를 갖는 약 200Å에서 2500Å의 범위내의 두께를 갖는 Al층을 생산하도록 약 100Å/sec의 비율 및 200℃의 증착온도를 갖는다. Al 표면이 후처리 및 재 증착 없이 AlN의 텍스처된 성장을 얻는 것은 필수적이다.
일단 스태킹된 금속 전극이 증착되면, 제 3 단계(블록 3)는 금속 전극을 패터닝 하는 단계를 포함한다. 표준 포토리소그래피(photolithographic) 공정이 전극을 패터닝하기 위해 이용될 것이다. 제 4 단계(블록4)를 인가하여, 이득적으로 AIN을 포함한 압전층(120)은 패터닝된 전극 상에 증착된다. 압전층(120)은 이득적으로 최하위 전극(135)상에 증착된 스퍼터이고, 상기 인용된 밀러의 DC 반응 스퍼터링 공정 등등을 인가한다. 예를 들면, 본 명세서에 통합된 계류중인 바버 출원은 마그네트론(magnetrons)을 회전시키고 펄스된 DC 전력을 공급하는 것을 사용하여 압전막을 증착시키는 공정을 최적화하는 단계를 설명한다.
본 발명이 공진기 디바이스를 준비하는 대안적인 방법이 도 3의 블록 1b, 2b, 3 및 4에 도시되어 있다. 이 실시예에서, 상기 전극은 종래의 실시예의 적층된 전극보다 단일 전극 재료를 포함한다. 제 1 단계(블록1B)는 예를 들면 Al 또는 낮은 표면 저항을 갖는 다른 금속과 같은 브레그 스택 또는 다른 음향 막 지지층(예를 들면 SiNx)을 포함하는 기판 상에서 금속 전극 재료를 증착 한다. 본 분야에 공지되고 상술된 증착 파라미터는 이층을 증착 하도록 인가된다. 제 2 단계(블록2b)는 가장 낮은 제곱 평균 평방근 수의 전극 층의 표면을 폴리싱 하는 단계를 포함한다. 수는 양호하게 약 3-10Å범위에 있고 더욱 양호하게는 약 7.5Å보다 적다. 종래의 실시예로서, 전극 재료는 패터닝 되고(블록3), AlN층은 패터닝된 금속 전극 표면상에서 최대 텍스처링된 AiN 막을 결과로 갖도록 증착된다. 다른 증착 공정 파라미터는 상기에서 인용된 밀러 등등 내에서 상술되었듯이 최적화 될 수 있다.
본 발명을 특정한 실시예를 참조로 하여 설명되었지만 당업자는 첨부된 청구항에 설명된 본 발명의 범위와 정신에서 벗어남 없이 다양한 변경과 수정이 만들 수 있음이 명백해진다. 이러한 수정은 첨부된 청구항의 범위에 포함되도록 의도되었다.
본 발명에 의하면 금속층의 표면 거칠기 및 증착을 제어하는, 즉, 전극의 낮은 표면 거칠기가 압전막의 향상된 질을 결과로 갖는 것을 포함하는, 압전막과 전극은 갖는 디바이스를 제조하는 방법이 재공된다.
Claims (20)
- 적어도 하나의 금속층위에 증착된 압전 재료(piezoelectric material)를 갖는 전자 디바이스를 제조하기 위한 방법으로서,기판 상에서 적어도 하나의 금속층을 증착하는 단계 및 상기 금속층 상에 상기 압전 재료를 증착하는 단계를 포함하고,상기 압전 재료의 텍스처(texture)는 상기 금속층의 상기 표면 거칠기(surface roughness)를 제어함으로서 결정되는 전자 디바이스를 제조하는 방법.
- 제 1 항에 있어서,적어도 하나의 음향 반사층(acoustic reflecting layer)은 상기 기판과 상기 압전층 사이에 증착되는 전자 디바이스를 제조하는 방법.
- 제 1 항에 있어서,상기 금속층은 15Å(RMS) 미만의 표면 거칠기를 갖는 전자 디바이스를 제조하는 방법.
- 제 1 항에 있어서,상기 금속층의 상기 표면 거칠기를 제어하는 상기 단계는 상기 금속층의 절반 최대값 로킹 커브에서의 전체 폭을 최소화하는 단계를 포함하는 전자 디바이스를 제조하는 방법.
- 제 1 항에 있어서,상기 금속층의 상기 표면 거칠기를 제어하는 상기 단계는 상기 금속층의 상기 표면을 폴리싱 하는 단계를 포함하는 전자 디바이스를 제조하는 방법.
- 제 1 항에 있어서,상기 금속층의 상기 표면 거칠기를 제어하는 상기 단계는 c-Ti 금속층을 증착하고 그 다음에 Al 금속층을 증착하는 단계를 포함하는 전자 디바이스를 제조하는 방법.
- 제 1 항에 있어서,상기 금속층의 상기 표면 거칠기를 제어하는 상기 단계는 TiN 없이 c-Ti 및 Al 적층된 금속층을 증착하는 단계를 포함하는 전자 디바이스를 제조하는 방법.
- 제 1 항에 있어서,상기 금속층은 절연층상에 증착되고, 상기 금속층의 상기 표면 거칠기를 제어하는 상기 단계는 상기 절연층의 표면 거칠기를 최소화하는 단계를 포함하는 전자 디바이스 제조 방법.
- 제 1 항에 있어서,상기 전자 디바이스는 공진기를 포함하는 전자 디바이스를 제조하는 방법.
- 제 1 항에 있어서,상기 압전 재료는 AIN을 포함하는 전자 디바이스를 제조하는 방법.
- 제 1 항에 있어서,상기 금속층은 평방(square)당 약 1에서 100옴의 범위내에서 시트 저항을 가진 금속을 포함하는 전자 디바이스를 제조하는 방법.
- 제 1 항에 있어서,상기 금속층은 Al을 포함하는 전자 디바이스를 제조하는 방법.
- 제 1 항에 있어서,상기 금속층은 c-Ti/Al 적층된 층을 포함하는 전자 디바이스를 제조하는 방법.
- 제 1 항에 있어서,상기 금속층은 약 4.5도 미만의 전체폭 절반 최대값 로킹 커브를 갖도록 증착되는 전자 디바이스를 제조하는 방법.
- 제 1 항에 있어서,상기 압전 금속은 3.5도 미만의 전체폭 절반 최대값 로킹 커브를 갖도록 증착되는 전자 디바이스를 제조하는 방법.
- 적어도 하나의 금속층 상에 증착된 압전 금속을 갖는 공진기 디바이스를 제조하기위한 방법에 있어서,상기 금속층이 약 4.5 도 미만의 전체폭 절반 최대값 로킹 커브를 갖도록 기판 상에 증착된 브레그 스택상의 적어도 하나의 금속층을 증착하는 단계 및 상기 금속층 상에 상기 압전 물질을 증착하는 단계를 포함하고, 상기 압전 물질의 상기 텍스처는 약 3.5 도 미만의 전체폭 절반 최대값 로킹 커브를 제조하는 방법.
- 공진기 디바이스를 제조하기 위한 방법에 있어서,기판 상에 브레그 스택을 증착하는 단계;상기 브레그 스택의 상부 표면을 폴리싱하는 단계;상기 브레그 스택 상에서 텍스쳐된 금속층(textured metal layer)을 증착하는 단계로서, 상기 금속층은 약 15Å(RMS)미만의 표면 거칠기를 갖는, 상기 텍스쳐된 금속층 증착 단계;제 1 전극을 정의하도록 텍스쳐된 금속층을 패터닝하는 단계;스퍼터링에 의해 상기 전극상에 압전 재료를 증착하는 단계로서, 상기 압전 재료의 상기 텍스처는 격자 정합 없이 상기 텍스쳐된 금속층의 전체폭 절반 최대값 로킹 커브에 의해 결정되는, 상기 압전 재료 증착 단계;제 2 전극을 정의하도록 상기 압전 재료 상에 금속을 증착하는 단계를 포함하는 공진기 디바이스를 제조하는 방법.
- 제 17항에 있어서,상기 금속층의 상기 낮은 표면 거칠기는 약 0.2에서 11°의 범위 내의 전체폭 절반 최대값 로킹 커브에 따라 달성되는 공진기 디바이스를 제조하는 방법.
- 제 14 항에 있어서,상기 브레그 스택의 상기 상부 표면은, 약 3Å미만의 제곱 평균 평방근(root mean square) 표면 거칠기를 갖도록 폴리싱 되는 전자 디바이스를 제조하는 방법.
- 제 1항의 방법에 따라 제조되는 압전층을 갖는 공진기.
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