JP4727779B2 - アクチュエータの制御システム及び制御方法 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は，アクチュエータの制御システム及び制御方法に関する。
【０００２】
【従来の技術】
電気的な入力量によって直接的にあるいは間接的に制御することのできる装置（以下，「アクチュエータ」という。）の制御には，通常マイクロプロセッサシステムが用いられている。マイクロプロセッサシステムは，予め設定されたプログラムに従って制御命令をシステムバスを介してアクチュエータへ伝達することで，アクチュエータの柔軟な制御が可能となる。
【０００３】
ところで，マイクロプロセッサシステムのシステムバスは，一のアクチュエータに対して制御命令を伝達している間は，他のアクチュエータに対して制御命令を伝達することができない。従って，複数のアクチュエータを同時に駆動する必要があるシステムでは，遅延をもたらす場合があるという問題があった。そこで，制御時間に制約のある制御を行う場合には，マイクロプロセッサシステムとアクチュエータとの間に制御装置を備えることが行われる。この制御装置は各アクチュエータごとに備えてもよく，また，所定数のアクチュエータごとに備えてもよい。
【０００４】
上記制御装置を用いたシステムの場合，マイクロプロセッサシステムは制御装置に対して，システムバスを介して，制御装置がアクチュエータを制御するために必要とする情報を予め伝達しておく。例えば，アクチュエータの一例として電磁弁を制御するシステムにおいては，マイクロプロセッサシステムは，各電磁弁の所望の開閉時間や電流の強さ等を制御データとして制御装置に伝達する。制御データの伝達後は，制御装置は，マイクロプロセッサから伝達された制御データに従って，マイクロプロセッサとは独立して制御動作を行う。この間，マイクロプロセッサシステムのシステムバスは，他の制御のために使用することができる。こうして，複数のアクチュエータを同時に駆動するシステムであっても，遅延をもたらすことなく制御することが可能となる。
【０００５】
【発明が解決しようとする課題】
ところで，マイクロプロセッサシステムとは独立して制御動作を行う上記制御装置の利用は，制御時間に制約のある制御を行う場合に有用であるが，その安全かつ確実な制御動作を保障するという点では，以下の問題があった。すなわち，通常，複数のアクチュエータは相互に関連して動作を行うことが多いが，一のアクチュエータに誤った制御等による異常が発生した場合，その異常に対応するように他のアクチュエータの制御を行うことが困難であるという問題があった。
【０００６】
本発明は，従来のアクチュエータの制御装置が有する上記問題点に鑑みてなされたものであり，本発明の目的は，アクチュエータの安全かつ確実な制御動作を保障することの可能な，新規かつ改良されたアクチュエータの制御システム及び制御方法を提供することである。
【０００７】
【課題を解決するための手段】
上記課題を解決するため，本発明の第１の観点によれば，複数のアクチュエータと，アクチュエータを制御する複数の制御装置と，制御装置に対しアクチュエータを制御するための制御データを出力するマイクロプロセッサシステムとからなるアクチュエータの制御システムにおいて，マイクロプロセッサシステムが制御データの出力とは独立して制御装置の制御を行えるよう構成された制御システム，あるいは，複数の制御装置間でアクチュエータの異常等に関する情報を相互に交換できるよう構成された制御システムが提供される。
【０００８】
より詳細には，請求項１に記載のように，複数のアクチュエータと，アクチュエータを制御する複数の制御装置と，制御装置に対しアクチュエータを制御するための制御データを出力するマイクロプロセッサシステムとからなるアクチュエータの制御システムにおいて，少なくとも１の制御装置は，マイクロプロセッサシステムとデータバスにより接続され制御データが入力されるインタフェースユニットと，制御データを格納するためのデータメモリと，データメモリに格納されている制御データを読み出して，アクチュエータを駆動するための制御ユニットとを備え，少なくとも１の制御ユニットは，マイクロプロセッサシステムとデータバスとは独立した制御線により接続されることを特徴としている。
【０００９】
制御線による制御入力は，請求項２に記載のように，２値データとして入力されるようにしてもよい。
【００１０】
かかる構成によれば，マイクロプロセッサユニットから制御装置に制御データが転送されると，その後は制御装置内でアクチュエータの制御がなされる。そして，制御ユニットは，マイクロプロセッサシステムとデータバスとは独立した制御線により接続されている。データバスとは独立した制御線を介してマイクロプロセッサによる制御ユニットの管理が可能となるため，アクチュエータの安全かつ確実な制御動作を保障することが可能である。
【００１１】
また，複数の制御装置間でアクチュエータの異常等に関する情報を相互に交換できるよう構成することも可能である。かかる構成によれば，アクチュエータに誤動作等の異常が発生した場合に，当該アクチュエータを制御する制御装置は，他の制御装置にかかる情報を伝達し，他の制御ユニットにその異常に対処する動作を行わせることができる。例えば，他の制御装置を停止させることで他のアクチュエータへの影響を低減させることができる。なお，制御装置が少なくとも２の制御装置が相互に接続されることにより上記効果を奏するが，すべての制御装置が相互に接続されて，相互に情報を伝達しうる構成がより好ましい。
【００１２】
また，制御装置間で情報を伝達しうるよう構成する場合，いずれか一の制御装置が制御するアクチュエータに異常が発生した場合に，他のすべての制御装置がかかる異常に対処する制御を行えるよう構成することが好ましい。このためには，制御装置は，論理ゲート，例えば，請求項３に記載のようにオアゲートを備え，オアゲートの入力には，マイクロプロセッサシステムおよび／または他の制御装置が接続されることが好ましい。かかる構成によれば，マイクロプロセッサからの入力開始信号および／または制御装置からの読み出し開始信号や，他の制御装置からの制御開始の許可信号等をオアゲートに入力することができる。そして，一の入力信号が制御開始を許可しない場合に，他のすべての制御装置が制御を開始できないようにすることができる。例えば，論理ゲートとしてオアゲートを備えた場合，制御開始を許可しない旨の信号を２値信号のハイレベルの信号とし，オアゲートの出力がローレベルのとき，すなわち，他のすべての制御装置が制御開始を許可するローレベルの信号を出力するときに，制御を開始するようにしてもよい。
【００１３】
さらに好ましくは，制御ユニットは，請求項４に記載のように，データメモリに格納されているすべての制御値の読み出しを終了した際に，読み出し終了信号をマイクロプロセッサシステムに出力するように構成される。かかる構成によれば，例えば，すべての制御装置による制御が終了した時点で，次の制御を開始することができるので，各制御装置を同期して動作させることができる。
【００１４】
上記課題を解決するため，本発明の第２の観点によれば，請求項５に記載のように，複数のアクチュエータと，アクチュエータを制御する複数の制御装置と，制御装置に対しアクチュエータを制御するための制御データを出力するマイクロプロセッサシステムとからなる制御システムにおけるアクチュエータの制御方法において，マイクロプロセッサシステムが制御装置に対しアクチュエータを制御するための制御データを出力する第１工程と，マイクロプロセッサシステムが制御装置に対し制御開始信号を出力する第２工程と，制御装置が制御データを用いてアクチュエータを制御する第３工程とを含むことを特徴とするアクチュエータの制御方法が提供される。
【００１５】
なお，請求項６に記載のように，第３工程の後に，各制御装置がプロセッサシステムに対し制御終了信号を出力する第４工程を含むようにしてもよい。
【００１６】
かかる制御方法によれば，制御装置による制御開始をマイクロプロセッサにより制御することができるため，制御装置によるアクチュエータの安全かつ確実な制御動作を保障することが可能である。さらに，制御装置による制御終了についても制御するようにすると，制御装置間の同期を図ることができる。
【００１７】
さらに，各制御装置からそれぞれ他の制御装置に対し，制御開始信号や制御終了信号を出力するように制御することも可能である。かかる制御方法によれば，制御装置が相互に安全かつ確実な制御動作を保障することができる。
【００１８】
【発明の実施の形態】
以下に添付図面を参照しながら，本発明にかかるアクチュエータの制御システム及び制御方法の好適な実施の形態について詳細に説明する。なお，本明細書及び図面において，実質的に同一の機能構成を有する構成要素については，同一の符号を付することにより重複説明を省略する。
【００１９】
まず，図１を参照しながら，本発明の実施の形態にかかるアクチュエータの制御システムを説明する。
本実施の形態にかかるアクチュエータの制御システムは，複数のアクチュエータと，アクチュエータを制御する複数の制御装置と，制御装置に対しアクチュエータを制御するための制御データを出力するマイクロプロセッサシステムとからなるシステムである。そして，図１に示した概略的なブロック図には，アクチュエータの一例たる電磁弁１と，電磁弁１を制御する制御装置３と，他の制御装置１２−１，１２−２と，制御装置３，１２−１，１２−２を制御するマイクロプロセッサシステム２が示されている。なお，制御装置や電磁弁の数や配置は図１に示した例に限定されない。
【００２０】
（マイクロプロセッサシステム２）
マイクロプロセッサシステム２は，制御装置３，１２−１，１２−２を制御するシステムであり，データバス５及びアドレスバス７を介して，各制御装置３，１２−１，１２−２に対して制御データ及びアドレスデータを出力する。図１に示した概略的なブロック図には，制御装置３に制御開始信号ＲＥＳＥＴを出力するマイクロプロセッサ４と，マイクロプロセッサ４とは別にシングルコンピュータとして構成され，制御装置３からの制御終了信号ＳＴＯＰが入力されるマイクロエンジン１１が示されており，他の構成要素については省略している。
【００２１】
マイクロエンジン１１は，データバス５及びアドレスバス７とは独立して制御装置３と接続される制御線を備えており，この制御線を介して制御装置３を制御している。かかるマイクロエンジン１１による制御装置３の制御の間，データバス５及びアドレスバス７は使用されておらず，マイクロプロセッサ４は，この使用されていないデータバス５及びアドレスバス７を他の処理のために使用することができる。
【００２２】
（制御装置３）
制御装置３は，図１に示したように，マイクロプロセッサシステム２と電磁弁１との間に設けられ，マイクロプロセッサ２の制御により電磁弁１を制御する装置である。そして，この制御装置３は，後述するように，マイクロプロセッサ２に負担をかけることなく，電磁弁１を自動的に制御する装置である。
【００２３】
制御装置３は，マイクロプロセッサシステム２とデータバスにより接続され，制御データが入力されるインタフェースユニット８と，インタフェースユニット８に接続され，制御データを格納するためのデータメモリ６と，データメモリ６に接続され，データメモリ６に格納されている制御データを読み出して，電磁弁を駆動するための制御ユニット１３とを備えている。また，制御ユニット１３に接続される保持段１４は，制御データを一時的に保持し，電磁弁１に制御データを出力する機能を有する。
【００２４】
制御装置３には，どのように制御を行うかの制御データが予めマイクロプロセッサシステム２から伝達される。この制御データには，例えば，電磁弁１の開閉時間や電流の強さ等がある。図１の例では，マイクロプロセッサシステム２からデータバス５を介して制御データが伝達され，さらに，アドレスバス７を介してアドレス割り付け情報が伝達される。この制御データ及びアドレス割り付け情報は，インタフェースユニット８を介して制御装置３に伝達されるほか，他の制御装置１２−１，１２−２にも伝達される。
【００２５】
マイクロプロセッサシステム２と制御装置３とを接続するデータバス５及びアドレスバス７は，制御装置３内で，インタフェースユニット８を介してデータバス９及びアドレスバス１０にそれぞれ接続されている。このデータバス９及びアドレスバス１０は，制御装置３内のデータメモリ６に接続されている。マイクロプロセッサ４から制御装置３に伝達された制御データは，アドレス割り付け情報に従って制御装置３内のデータメモリ６にレジスタファイルとして格納される。
【００２６】
データメモリ６に格納される制御データは，一例として，ｎ個の制御値からなる制御シーケンスであるものとする。
【００２７】
データメモリ６への制御データの格納が終了した後，制御装置３による電磁弁１の制御は，２値の制御開始信号ＲＥＳＥＴにより開始される。制御装置３に制御開始信号ＲＥＳＥＴが入力されると，データメモリ６に格納されている制御データが読み出され，電磁弁１の制御が開始される。なお，制御開始信号ＲＥＳＥＴは，本実施の形態では，マイクロプロセッサ４から制御装置３に入力されるように構成しているが，マイクロエンジン１１から制御装置３に入力されるように構成してもよい。また，制御開始信号ＲＥＳＥＴは，他の制御装置１２−１，１２−２にも入力されるように構成してもよい。
【００２８】
制御ユニット１３は，インタフェースユニット８を介して，データバス９及びアドレスバス１０によりデータメモリ６と接続されている。制御ユニット１３は，アドレスバス１０を介してデータメモリ６に格納された制御値にアクセスする。データメモリ６に格納された制御値は，データバス９を介してシーケンシャルに保持段１４へ供給される。保持段１４の出力は，電磁弁１と接続されており，電磁弁１に制御値が出力される。
【００２９】
制御ユニット１３は，マイクロエンジン１１とデータバスとは独立した制御線により接続されている。マイクロエンジン１１はこの制御線を介して制御ユニットのデータメモリ６へのアクセスを制御している。すなわち，マイクロエンジン１１から制御ユニット１３への制御線による制御入力は，例えば，２値データとして入力されており，制御ユニット１３がデータメモリ６に格納された制御値へのアクセスをこの２値データにより可能あるいは不可能にしている。
【００３０】
データメモリ６に格納された制御データの最後の制御値を読み出した後，制御ユニット１３は，制御終了信号ＳＴＯＰをマイクロエンジン１１に出力する。制御終了信号ＳＴＯＰは，本実施の形態では，制御装置３からマイクロエンジン１１に入力されるように構成しているが，制御装置３からマイクロプロセッサ４に入力されるようにしてもよい。また，他の制御装置１２−１，１２−２も制御終了信号ＳＴＯＰを出力するようにしてもよい。かかる制御終了信号ＳＴＯＰによる制御によれば，例えば，すべての制御装置から制御終了信号ＳＴＯＰが出力された場合に，次の制御へと移行することができ，各制御装置間の同期をとることができる。
【００３１】
（制御装置１２−１，１２−２）
制御装置１２−１，１２−２は，制御装置３と実質的に同様の構成からなっている。制御装置３と制御装置１２−１，１２−２とは，制御線１５−１，１５−２を介してオアゲート１６によって接続されており，電磁弁の異常等に関する情報を伝達しうる構成となっている。なお，図示の例では，他の制御装置１２−１，１２−２が制御装置３に情報を伝達するための制御線１５−１，１５−２のみが示されているが，制御装置３も他の制御装置１２−１，１２−２に情報を伝達しうる構成とすることも可能である。また，他の制御装置１２−１，１２−２間においても情報を伝達しうる構成とすることも可能である。
【００３２】
他の制御装置１２−１，１２−２は，マイクロプロセッサ４が制御開始信号ＲＥＳＥＴを出力した場合であっても，必要に応じて，制御装置３による電磁弁１の制御の開始を拒否することができる。他の制御装置１２−１，１２−２のいずれか一方が制御装置３による電磁弁１の制御の開始を許可しない場合には，制御装置３内のオアゲート１６に対し，制御の開始の拒否信号ＤＩＳＡＢＬＥ１，ＤＥＳＡＢＬＥ２を出力する。制御装置３は，制御の開始前に，他の制御装置１２−１，１２−２が制御の開始を許可しているか判断する。
【００３３】
すなわち，他の制御装置１２−１，１２−２は，制御装置３の制御の開始を許可する場合には，拒否信号ＤＩＳＡＢＬＥ１，ＤＥＳＡＢＬＥ２を，２値信号のハイレベルの信号として送出し，制御の開始を許可しない場合には，２値信号のローレベルの信号として送出する。いずれかの一の他の制御装置が制御の開始を許可しない場合には，オアゲート１６の出力がローレベルとなり，すべての他の制御装置が制御の開始を許可する場合にのみオアゲート１６の出力がハイレベルとなる。かかる構成によれば，容易に制御の開始を判断することができる。
【００３４】
制御開始信号ＲＥＳＥＴが入力され，すべての他の制御装置が制御の開始を許可すると，制御装置３による電磁弁１の制御が開始される。まず，制御ユニット１３は，インタフェースユニット８を駆動する。インタフェースユニット８は，制御装置３内部のデータバス９及びアドレスバス１０を，マイクロプロセッサシステム２に接続されたデータバス５及びアドレスバス７から切断する。かかる切断により，制御装置３がマイクロプロセッサシステム２のデータバス５及びアドレスバス７にフィードバック作用することが防止される。そして，マイクロプロセッサ４は，制御装置３に影響を受けることなく，データバス５及びアドレスバス７にアクセスすることができる。
【００３５】
次いで，図２を参照しながら，本発明の実施の形態にかかるアクチュエータの制御方法を説明する。
まず，ｎ個の制御値からなる制御データがマイクロプロセッサ４から制御装置３へ伝達される（ステップＳ１７）。このｎ個の制御値は，制御装置３内のデータメモリ６にレジスタファイルとして格納される。次いで，制御装置３は，マイクロプロセッサ４が制御開始信号ＲＥＳＥＴを送出したかを判断する（ステップＳ１８）。この判断は，制御開始信号ＲＥＳＥＴが送出されたと判断されるまで繰り返される。そして，制御開始信号ＲＥＳＥＴが送出されたと判断された場合には，制御装置３は，他の制御装置１２−１，１２−２が，制御の開始を拒否するための信号ＤＩＳＡＢＬＥ１，ＤＩＳＡＢＬＥ２を送出したかを判断する（ステップＳ１９）。
【００３６】
上記ステップＳ１８及びステップＳ１９は，マイクロプロセッサ４が制御開始信号ＲＥＳＥＴを送出し，さらに，他の制御装置１２−１，１２−２が制御の開始を許可するまで繰り返される。そして，ステップＳ１８において制御開始信号ＲＥＳＥＴが送出されたと判断され，ステップＳ１９において他の制御装置１２−１，１２−２が制御の開始を拒否するための信号を送出してないと判断された場合には，ステップＳ２０以降の制御を開始する。
【００３７】
制御が開始されると，まず，アドレスポインタｉが制御データの最初の制御値（ｉ＝１）にセットされる（ステップＳ２０）。次いで，ステップＳ２１〜Ｓ２８からなる制御の繰り返し（ループ）が行われる。このステップＳ２１〜Ｓ２８からなる制御の繰り返しは，後述のステップＳ２４ですべての制御値が読み出されたと判断された場合，あるいは，ステップＳ２７で読み出し時間ｔが所定のタイムスパンＴを超えていると判断された場合に，終了する。
【００３８】
ステップＳ２１では，ｉ番目の制御値がデータメモリ６から読み出されて，電磁弁１がｉ番目の制御値で制御される。次いで，アドレスポインタｉが制御データの次の制御値にセット（ｉ＝ｉ＋１）される（ステップＳ２３）。このとき，アドレスポインタｉが制御値の個数ｎを超えたかを判断する（ステップＳ２４）。アドレスポインタｉが制御値の個数ｎを超えていると判断された場合には，すでに，制御データのすべての制御値がデータメモリ６から読み出されていることを意味するので，制御の繰り返しを終了する（ステップＳ２９）。
【００３９】
ステップＳ２４で，アドレスポインタｉが制御値の個数ｎを超えていないと判断された場合には，ステップＳ２５〜Ｓ２８においてマイクロエンジン１１が次の制御値を読み出すための信号（読み出し信号）を出力するまで待機する。まず，ステップＳ２５において，時刻ｔを０にセットする。次いで，時刻ｔをΔｔずつ変化させながら（ステップＳ２６），時刻ｔがタイムスパンＴを超えたかを判断する（ステップＳ２７）。時刻ｔがタイムスパンＴを超えていないと判断される場合には，マイクロエンジン１１からの読み出し信号を出力の有無を判断し（ステップＳ２８），時刻ｔがタイムスパンＴを超えていると判断される場合には，制御の繰り返しを終了する（ステップＳ２９）。また，ステップＳ２８において，マイクロエンジン１１からの読み出し信号が出力されたと判断された場合には，ステップＳ２１以降の制御値読み出し動作を行う。
【００４０】
制御の繰り返しが終了すると，制御装置３は，マイクロプロセッサ４へ制御終了信号ＳＴＯＰを送信する（ステップＳ２９）。制御装置３からマイクロプロセッサ４へ制御終了信号ＳＴＯＰが送出されると，マイクロプロセッサ４は，制御開始信号ＲＥＳＥＴを再び送信し，ステップＳ１８以降の制御を新たに開始することができる。
【００４１】
以上，添付図面を参照しながら本発明にかかるアクチュエータの制御システム及び制御方法の好適な実施形態について説明したが，本発明はかかる例に限定されない。当業者であれば，特許請求の範囲に記載された技術的思想の範疇内において各種の変更例または修正例に想到し得ることは明らかであり，それらについても当然に本発明の技術的範囲に属するものと了解される。
【００４２】
また，上記発明の実施の形態においては，アクチュエータの一例として電磁弁の制御について説明したが，本発明はこれに限定されない。電気信号等によって作動するソレノイドや，モータ等を使ってレバーやバルブなどを動作させる装置等についても同様に本発明は適用可能である。
【００４３】
また，上記発明の実施の形態においては，マイクロプロセッサシステムとして，マイクロプロセッサ４及びマイクロエンジン１１からなる構成を例に挙げて説明したが，本発明はこれに限定されない。例えば，図２のステップＳ２８における制御値の読み出し信号を，所定のタイミングで出力するタイミング回路を備えるようにしてもよい。
【００４４】
また，上記説明中，マイクロプロセッサ４の機能として説明した動作をマイクロエンジン１１が行うようにしてもよく，マイクロエンジン１１の機能として説明した動作をマイクロプロセッサ４が行うようにしてもよい。例えば，図２のステップＳ２８における制御値の読み出し信号はマイクロプロセッサ４が出力する信号としてもよい。
【００４５】
また，上記発明の実施の形態においては，制御の開始を判断するための論理ゲートとしてオアゲートを用いた場合の一例につき説明したが，本発明はこれに限定されない。例えば，この論理ゲートとしてアンドゲートを用い，このアンドゲートに入力される制御の開始を許可しない旨の信号を２値信号のローレベルの信号とし，アンドゲートの出力がハイレベルのときに制御を開始するようにしてもよい。
【００４６】
【発明の効果】
以上説明したように，本発明によれば，アクチュエータの安全かつ確実な制御動作を保障することが可能である。
【００４７】
特に，請求項２または３に記載の発明によれば，論理ゲートと２値データで容易に動作を制御することが可能である。
【００４８】
また，請求項４または６に記載の発明によれば，制御動作を同期して行うことが可能である。
【図面の簡単な説明】
【図１】本発明の実施の形態にかかるアクチュエータの制御装置の概略を示すブロック図である。
【図２】本発明の実施の形態にかかるアクチュエータの制御方法の概略を示す説明図である。
【符号の説明】
１ 電磁弁
２ マイクロプロセッサシステム
３ 制御装置
４ マイクロプロセッサ
５ データバス
６ データメモリ
７ アドレスバス
８ インタフェースユニット
９ データバス
１０ アドレスバス
１１ マイクロエンジン
１２−１，１２−２ 制御装置
１３ 制御ユニット
１４ 保持段
１５−１，１５−２ 制御線
１６ オアゲート
ＲＥＳＥＴ 制御開始信号
ＳＴＯＰ 制御終了信号

Claims (4)

1. 複数のアクチュエータと，前記アクチュエータを制御する複数の制御装置と，前記制御装置に対し前記アクチュエータを制御するための制御データを出力するマイクロプロセッサシステムと，からなるアクチュエータの制御システムにおいて：
   前記制御装置は，
   データバスにより前記マイクロプロセッサシステムと接続され，前記制御データが入力されるインタフェースユニットと；
   前記制御データを格納するためのデータメモリと；
   前記データメモリに格納されている前記制御データを読み出して，前記アクチュエータを駆動するための制御ユニットと；
   を備え，
   前記制御ユニットは，前記データバスとは独立した制御線により前記マイクロプロセッサシステム又は他の前記制御装置と接続され、
   前記マイクロプロセッサシステム又は他の前記制御装置は、前記制御線を介して前記制御ユニットが前記データメモリから前記制御データを読み出し前記アクチュエータを駆動することを開始するように制御し、
   前記制御装置は，オアゲートを備え，オアゲートの入力には，前記制御線を介して、前記マイクロプロセッサシステム及び他の前記制御装置が接続され、前記オアゲートの出力には前記制御ユニットが接続されることを特徴とする，アクチュエータの制御システム。
2. 前記制御ユニットは，前記データメモリに格納されているすべての制御値の読み出しを終了した際に，制御終了信号を前記マイクロプロセッサシステムに出力することを特徴とする，請求項１に記載のアクチュエータの制御装置。
3. 複数のアクチュエータと，前記アクチュエータを制御する複数の制御装置と，前記制御装置に対し前記アクチュエータを制御するための制御データを出力するマイクロプロセッサシステムと，からなる制御システムにおける前記アクチュエータの制御方法において、前記制御装置は，オアゲートを備え，オアゲートの入力には，前記マイクロプロセッサシステム及び他の前記制御装置が接続され、前記オアゲートの出力には制御ユニットが接続される、前記制御システムにおける前記アクチュエータの制御方法において：
   前記マイクロプロセッサシステムが前記制御装置に対し前記アクチュエータを制御するための制御データを出力する第１工程と；
   前記マイクロプロセッサシステム及び他の前記制御装置が前記制御装置に対し前記オアゲートを介して制御開始信号を出力する第２工程と；
   前記制御装置が前記制御データを用いて前記アクチュエータを制御する第３工程と；
   を含むことを特徴とする，アクチュエータの制御方法。
4. 前記第３工程の後に，前記制御装置が前記プロセッサシステムに対し制御終了信号を出力する第４工程を含むことを特徴とする，請求項３に記載のアクチュエータの制御方法。

Images