JP4723479B2 - 部分的放電挙動が小さく抑えられた絶縁型電力半導体モジュール及びその製造方法 - Google Patents
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Claims (10)
- − 第一の導電層(4)を、電気的絶縁基板(2)の上面の少なくとも一部の上に、前記電気的絶縁基板(2)の上面の少なくとも一つの周辺領域が当該第一の導電層(4)で覆われることなく残されるように、配置し;
− 第一の絶縁材料(5)のプリカーサ(51)を、前記第一の導電層(4)と前記電気的絶縁基板(2)の前記周辺領域とで形成される第一のコーナー部(24)に、配置し;
− 前記第一の絶縁材料(5)のプリカーサ(51)を重合させて、第一の絶縁材料(5)を形成し;
− 半導体チップ(6)を前記第一の導電層(4)の上に接合し;
− 前記電気的絶縁基板(2)をボトム・プレート(11)の上に接合し;
− 前記半導体チップ(6)、前記電気的絶縁基板(2)、前記第一の導電層(4)及び前記第一の電気的絶縁材料(5)を、第二の電気的絶縁材料(8)で少なくとも部分的に覆う;ステップを備えた電力半導体モジュールを組み立てるための方法において、
下記構成を備えたことを特徴とする方法:
− 前記第一の電気的絶縁材料(5)のプリカーサ(51)は、重合してポリイミドを形成するモノマーまたはオリゴマーであり;
− 前記プリカーサ(51)が、前記導電層(4)と前記電気的絶縁基板の間にエア・ギャップが閉じ込められることがないように、前記第一の導電層(4)と前記電気的絶縁基板(2)の前記周辺領域との接合部に塗布されていて;
− 前記プリカーサは、それが前記接合部に沿って分散するような低い粘度を有し;
− 前記第一の導電層(4)と前記電気的絶縁基板(2)の前記周辺領域とにより形成される前記コーナー領域に配置される前記プリカーサ(51)の表面は、凹面形状を形成する。 - 下記特徴を備えた請求項1に記載の方法:
滴下分散のメカニズムが、プリカーサ(51)の液滴を、前記第一の導電層(4)と前記電気的絶縁基板(2)の前記周辺領域との接合部に塗布するために用いられ、且つ、
前記プリカーサは、前記接合部に沿って、毛管引力により分散される。 - 下記特徴を備えた請求項1に記載の方法:
前記電気的絶縁基板(2)は、前記第二の電気的絶縁材料(8)が取り付けられる前に、ボトム・プレート(11)の上に接合される。 - 更に下記ステップを備えた請求項1から3のいずれか1項に記載の方法:
− 少なくとも一つの第二の導電層(3)を、前記電気的絶縁基板(2)の少なくとも一つの底面の周辺領域が選択的に露出されるように、前記ボトム・プレート(11)と前記電気的絶縁基板(2)の底面の少なくとも一部の間に配置し;
− 第三の電気的絶縁材料のプリカーサを、第二の導電層(3)と前記電気的絶縁基板(2)の底面の周辺領域とで形成される第二のコーナー部(23)の中に配置する。 - 下記特徴を備えた請求項4に記載の方法:
前記第三の電気的絶縁材料のプリカーサは、前記第一の電気的絶縁材料のプリカーサと同一である。 - 下記特徴を備えた請求項1から5のいずれか1項に記載の方法:
前記第二の絶縁材料が取り付けられる前に、前記半導体チップ(6)、前記電気的絶縁基板(2)、前記第一の導電層(4)、及び前記第一の電気的絶縁材料(5)を少なくとも部分的に覆うように、プライマーが配置される。 - − 電気的絶縁基板(2)と;
− 前記電気的絶縁基板(2)の上面の周辺領域の少なくとも一つが選択的に露出されるように、前記電気的絶縁基板(2)の上面の少なくとも一部分の上に配置された第一の導電層(4)と;
− 前記導電層(4)上に接合された少なくとも一つの電力半導体チップと;
− ボトム・プレート(11)上に接合された電気的絶縁基板(2)と;
− 前記第一の導電層(4)と前記電気的絶縁基板(2)の前記周辺領域とで形成されたコーナー領域に配置された第一の電気的絶縁材料(5)と;
− 前記電力半導体チップ、前記電気的絶縁基板(2)、前記第一の導電層(4)、及び前記第一の電気的絶縁材料(5)を、少なくとも部分的に包む第二の絶縁材料(8)と;を備えた電力半導体モジュールにおいて、
下記構成を備えたことを特徴とする電力半導体モジュール:
− 前記第一の電気的絶縁材料(5)はポリイミドであり;且つ、
− 前記第一の導電層(4)と前記電気的絶縁基板(2)の周辺領域とで形成されたコーナー領域に配置された前記第一の電気的絶縁材料(5)の表面は、凹面の形状である。 - 下記特徴を備えた請求項7に記載の電力半導体モジュール:
前記電気的絶縁基板(2)は、ボトム・プレート(11)の上に載せられている。 - 下記特徴を備えた請求項7または8に記載の電力半導体モジュール:
少なくとも一つの第二の導電層(3)が、前記電気的絶縁基板(2)の少なくとも一つの底面の周辺領域が選択的に露出されるように、前記ボトム・プレート(11)と前記電気的絶縁基板(2)の底面の少なくとも一部の間に配置され、且つ、
第三の絶縁材料(9)が、前記第二の導電層(3)と前記電気的絶縁基板(2)の底面の周辺領域とで形成される第二のコーナー部(23)の中に配置されている。 - 下記特徴を備えた請求項7から9のいずれか1項に記載の電力半導体モジュール:
樹脂の剛性層(7)が、前記第二の電気的絶縁材料(8)と、前記半導体チップ(6)、前記絶縁基板(2)、前記第一の導電層(4)及び前記第一の電気的絶縁材料(5)との間に、設けられている。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
EP03405223.3 | 2003-04-02 | ||
EP03405223A EP1465250A1 (en) | 2003-04-02 | 2003-04-02 | Insulated power semiconductor module with reduced partial discharge and manufacturing method |
PCT/CH2004/000204 WO2004088748A1 (en) | 2003-04-02 | 2004-04-01 | Insulated power semiconductor module with reduced partial discharge and manufacturing method |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2006522468A JP2006522468A (ja) | 2006-09-28 |
JP4723479B2 true JP4723479B2 (ja) | 2011-07-13 |
Family
ID=32842897
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006504165A Expired - Fee Related JP4723479B2 (ja) | 2003-04-02 | 2004-04-01 | 部分的放電挙動が小さく抑えられた絶縁型電力半導体モジュール及びその製造方法 |
Country Status (5)
Country | Link |
---|---|
US (2) | US20060214186A1 (ja) |
EP (2) | EP1465250A1 (ja) |
JP (1) | JP4723479B2 (ja) |
CN (1) | CN100444358C (ja) |
WO (1) | WO2004088748A1 (ja) |
Families Citing this family (15)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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-
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- 2004-04-01 WO PCT/CH2004/000204 patent/WO2004088748A1/en active Search and Examination
- 2004-04-01 EP EP04724964A patent/EP1609182A1/en not_active Withdrawn
- 2004-04-01 JP JP2006504165A patent/JP4723479B2/ja not_active Expired - Fee Related
- 2004-04-01 CN CNB2004800090835A patent/CN100444358C/zh not_active Expired - Fee Related
- 2004-04-01 US US10/551,763 patent/US20060214186A1/en not_active Abandoned
-
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CN1774801A (zh) | 2006-05-17 |
US20060214186A1 (en) | 2006-09-28 |
US20080153211A1 (en) | 2008-06-26 |
EP1609182A1 (en) | 2005-12-28 |
JP2006522468A (ja) | 2006-09-28 |
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Date | Code | Title | Description |
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A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20070223 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20090626 |
|
A131 | Notification of reasons for refusal |
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|
A521 | Written amendment |
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|
A131 | Notification of reasons for refusal |
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|
A521 | Written amendment |
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A131 | Notification of reasons for refusal |
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A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110201 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
A61 | First payment of annual fees (during grant procedure) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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R150 | Certificate of patent or registration of utility model |
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LAPS | Cancellation because of no payment of annual fees |