JP4699225B2 - メタライズドセラミックス基板の製造方法、該方法により製造したメタライズドセラミックス基板、およびパッケージ - Google Patents

メタライズドセラミックス基板の製造方法、該方法により製造したメタライズドセラミックス基板、およびパッケージ Download PDF

Info

Publication number
JP4699225B2
JP4699225B2 JP2006023274A JP2006023274A JP4699225B2 JP 4699225 B2 JP4699225 B2 JP 4699225B2 JP 2006023274 A JP2006023274 A JP 2006023274A JP 2006023274 A JP2006023274 A JP 2006023274A JP 4699225 B2 JP4699225 B2 JP 4699225B2
Authority
JP
Japan
Prior art keywords
layer
ceramic
conductive
substrate
conductive paste
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2006023274A
Other languages
English (en)
Other versions
JP2007207914A (ja
Inventor
泰幸 山本
修 谷田部
昌克 前田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Tokuyama Corp
Original Assignee
Tokuyama Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Tokuyama Corp filed Critical Tokuyama Corp
Priority to JP2006023274A priority Critical patent/JP4699225B2/ja
Priority to PCT/JP2007/050940 priority patent/WO2007088748A1/ja
Priority to KR1020087012974A priority patent/KR20080092910A/ko
Priority to US12/161,193 priority patent/US8071187B2/en
Priority to EP07707203A priority patent/EP1981319B1/en
Publication of JP2007207914A publication Critical patent/JP2007207914A/ja
Application granted granted Critical
Publication of JP4699225B2 publication Critical patent/JP4699225B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/14—Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
    • H01L23/15—Ceramic or glass substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/02—Containers; Seals
    • H01L23/10—Containers; Seals characterised by the material or arrangement of seals between parts, e.g. between cap and base of the container or between leads and walls of the container
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4644—Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits
    • H05K3/4664—Adding a circuit layer by thick film methods, e.g. printing techniques or by other techniques for making conductive patterns by using pastes, inks or powders
    • H05K3/4667—Adding a circuit layer by thick film methods, e.g. printing techniques or by other techniques for making conductive patterns by using pastes, inks or powders characterized by using an inorganic intermediate insulating layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/09—Use of materials for the conductive, e.g. metallic pattern
    • H05K1/092—Dispersed materials, e.g. conductive pastes or inks
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/02—Fillers; Particles; Fibers; Reinforcement materials
    • H05K2201/0203—Fillers and particles
    • H05K2201/0263—Details about a collection of particles
    • H05K2201/0266—Size distribution
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/03—Conductive materials
    • H05K2201/0332—Structure of the conductor
    • H05K2201/0335—Layered conductors or foils
    • H05K2201/0352—Differences between the conductors of different layers of a multilayer
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T428/00—Stock material or miscellaneous articles
    • Y10T428/13—Hollow or container type article [e.g., tube, vase, etc.]
    • Y10T428/131—Glass, ceramic, or sintered, fused, fired, or calcined metal oxide or metal carbide containing [e.g., porcelain, brick, cement, etc.]
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T428/00—Stock material or miscellaneous articles
    • Y10T428/24—Structurally defined web or sheet [e.g., overall dimension, etc.]
    • Y10T428/24355—Continuous and nonuniform or irregular surface on layer or component [e.g., roofing, etc.]
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T428/00—Stock material or miscellaneous articles
    • Y10T428/24—Structurally defined web or sheet [e.g., overall dimension, etc.]
    • Y10T428/24802—Discontinuous or differential coating, impregnation or bond [e.g., artwork, printing, retouched photograph, etc.]
    • Y10T428/24917—Discontinuous or differential coating, impregnation or bond [e.g., artwork, printing, retouched photograph, etc.] including metal layer
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T428/00—Stock material or miscellaneous articles
    • Y10T428/24—Structurally defined web or sheet [e.g., overall dimension, etc.]
    • Y10T428/24802—Discontinuous or differential coating, impregnation or bond [e.g., artwork, printing, retouched photograph, etc.]
    • Y10T428/24926—Discontinuous or differential coating, impregnation or bond [e.g., artwork, printing, retouched photograph, etc.] including ceramic, glass, porcelain or quartz layer
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T428/00—Stock material or miscellaneous articles
    • Y10T428/24—Structurally defined web or sheet [e.g., overall dimension, etc.]
    • Y10T428/24942—Structurally defined web or sheet [e.g., overall dimension, etc.] including components having same physical characteristic in differing degree
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T428/00—Stock material or miscellaneous articles
    • Y10T428/31—Surface property or characteristic of web, sheet or block

Description

本発明は、メタライズドセラミックス基板の製造方法、該方法により製造したメタライズドセラミックス基板、および、該メタライズドセラミックス基板からなるパッケージに関する。
メタライズドセラミックス基板の製造方法としては、コファイア法（ｃｏ−ｆｉｒｉｎｇ、同時焼成法）とポストファイア法（ｐｏｓｔ ｆｉｒｉｎｇ、逐次焼成法）とが知られている。コファイア法とは、グリーンシートと呼ばれる未焼成のセラミックス基板前駆体上に導電ペースト層を形成することによってメタライズドセラミックス基板前駆体を作製し、これを焼成する方法である。この方法ではグリーンシートおよび導電ペースト層の焼成は同時に行われる。ポストファイア法とは、グリーンシートを焼成して得られたセラミックス焼結体基板上に導電ペースト層を形成することによってメタライズドセラミックス基板前駆体を作製し、これを焼成する方法である。この方法ではグリーンシートの焼成および導電ペースト層の焼成は逐次的に行われる。ポストファイア法によるメタライズドセラミックス基板の製造は種々知られており、例えば特許文献１に開示されている。
なお、どちらの手法でもセラミックス基板上に配線を作製することができ、それにより得られる基板は、主に半導体素子を搭載するための基板として用いられている。このような半導体素子を搭載するための基板では、搭載される部品が小さくなることに伴い、配線パターンの更なる高精度化、高精細化が要求されている。
コファイア法による配線形成の場合、焼成時にグリーンシートが不均一に収縮し易く、例えば正方形のグリーンシートを焼結した場合には、僅かではあるが、各辺の中央部分が内側に反るように収縮が起こり基板は星型に変形するため、１枚のグリーンシート上に同一形状の配線パターンを多く形成した場合には、パターンが形成される場所によってパターンの形状が僅かに変わってしまうことが避けられない。
一方、ポストファイア法による配線形成の場合、セラミックス焼結体基板上に直接導電ペーストを塗布・乾燥した後に焼成することによって配線パターンが形成される。配線の焼き付け（焼成）に際しては、導電ペースト層は厚み方向には収縮するが、平面方向の収縮は殆ど起こらないため、コファイア法で見られたような、位置によりパターン形状が変わるという問題は起こらない。
特開平８−２３９２８６号公報
メタライズドセラミックス基板は、基板上の半導体素子搭載部に、例えば、ＬＤ素子やＬＥＤ素子を搭載して、上部をレンズ等の蓋により封止して、発光素子等の電子部品とされる。この時、長期にわたる信頼性が要求される場合は、内部に搭載した素子を保護するため、該電子部品の内部と外部とを完全に遮断する必要がある。このため、メタライズドセラミックス基板には、気密性が要求される。
また、メタライズドセラミックス基板としては、素子を搭載する電極としての役割を有するメタライズ層、および、上部にレンズ等の蓋をはんだ付けするためのメタライズ層を有し、これら層の間にセラミックス焼結体層を形成して、メタライズ層同士を絶縁した多層基板が作製されている。
しかし、上記したように、配線パターンの高精度化、高精細化の観点から、好ましい方法であるポストフィア法を採用して上記多層基板を作製した場合、メタライズドセラミックス基板の気密性を確保することができないという問題が生じていた。
そこで、本発明は、複数のメタライズ層を有する多層基板であっても、気密性を確保することができる、メタライズドセラミックス基板を提供することを課題とする。
以下、本発明について説明する。なお、本発明の理解を容易にするために添付図面の参照符号を括弧書きにて付記するが、それにより本発明が図示の形態に限定されるものではない。
第１の本発明は、表面にセラミックスペースト層を有していてもよいセラミックス焼結体基板（１０）上に、金属粉末を含有する第１導電ペースト層を形成する工程、第１導電ペースト層を構成する金属粉末とは異なる平均粒径を有する金属粉末を含有する第２導電ペースト層を形成する工程、および、第１導電ペースト層および第２導電ペースト層を焼成して、第１導電層および第２導電層を形成する工程を有し、第１導電層および第２導電層の表面粗さが異なるメタライズドセラミックス基板の製造方法である。
第１の本発明の方法により製造されるメタライズドセラミックス基板は、異なる表面粗さの導電層を有しているので、小さい表面粗さの導電層を素子搭載用の電極として使用し、大きい表面粗さの導電層をレンズ等の蓋部材をはんだ付けするため等に使用することができ、目的に応じて使い分けることができる。
第２の本発明は、表面にセラミックスペースト層を有していてもよいセラミックス焼結体基板（１０）上に、金属粉末を含有する第１導電ペースト層（２０）を形成する工程、第１導電ペースト層（２０）上に、セラミックスペースト層（３０）を形成する工程、セラミックスペースト層（３０）上に、第１導電ペースト層（２０）を構成する金属粉末よりも大きな平均粒径を有する金属粉末を含有する第２導電ペースト層（４０）を形成する工程、および、これらの第１導電ペースト層（２０）、セラミックスペースト層（３０）および第２導電ペースト層（４０）を焼成して、第１導電層（２２）、セラミックス焼結体層（３２）および第２導電層（４２）を形成する工程を有し、該第１導電層（２２）の表面粗さよりも該第２導電層（４２）の表面粗さが大きいメタライズドセラミックス基板（２００）の製造方法である。
第２の本発明によると、セラミックス焼結体基板（１０）上に、複数のメタライズ層を形成する場合、つまり、ポストファイア法によって、複数のメタライズ層を有する多層基板を作製する場合において、第１導電ペースト層（２０）を小粒径の金属粉末により構成し、第２導電ペースト層（４０）を大粒径の金属粉末により構成することで、気密性の優れたメタライズドセラミックス基板（２００）を作製することができる。
第２の本発明において、第１導電ペースト層（２０）を構成する金属粉末の平均粒径は、０．１μｍ以上で３μｍ未満であることが好ましく、第２導電ペースト層（４０）を構成する金属粉末の平均粒径は、３μｍ以上で６μｍ以下であることが好ましい。このような平均粒径を有する導電性ペースト層を使用することによって、第１導電層（２２）の表面粗さを、１μｍ未満とすることができ、また。第２導電層（４２）の表面粗さを、１μｍ以上とすることができる。これにより、第１導電層（２２）を半導体素子を搭載するのに適した表面平滑性の良い層とすることができると共に、メタライズドセラミックス基板（２００）の気密性を優れたものとすることができる。
第１の本発明および第２の本発明において、セラミックス焼結体基板（１０）を構成するセラミックスは窒化アルミニウムであることが好ましい。窒化アルミニウムは、熱伝導率が高いので、セラミックス焼結体（１０）を窒化アルミニウムにより構成することで、放熱性のよいメタライズドセラミックス基板（２００）を製造することができる。なお、図示しないが、セラミックス焼結体基板（１０）の表面、特に第１導電ペースト層（２０）が形成される側の表面には、セラミックペースト層が形成されていてもよい。このようなセラミックペースト層を形成することにより、第１導電ペースト層（２０）の形成を印刷法にて行う場合、ペーストのにじみが低減され、ファインパターンの導電ペースト層を形成することができるばかりでなく、最終的に形成される第１導電層（２２）の密着性を良好なものとすることができる。このような効果が得られやすいという理由から、上記セラミックスペースト層を構成するセラミックスはセラミックス焼結体基板（１０）を構成するセラミックスと同種であるのが好ましい。上記セラミックスペースト層の厚さは、ポストファイア法の優れた寸法安定性を損なわないという観点から１〜３０μｍ、特に５〜２０μｍであるのが好ましい。
第２の本発明において、セラミックス焼結体基板およびセラミックスペースト層（３０）を構成するセラミックスは窒化アルミニウムであることが好ましい。これはセラミックス基板とセラミックスペースト層の構成成分が異なるセラミックスの場合、熱膨張率などの違いにより、反りや気密性に影響を与える可能性があるためである。また、セラミックス基板（１０）およびセラミックスペースト層（３０）を焼結して得られる、セラミックス焼結体層（３２）を窒化アルミニウムで構成することによって、放熱性のよいメタライズドセラミックス基板（２００）を製造することができる。
第１の本発明および第２の本発明において、第１導電ペースト層（２０）および第２導電ペースト層（４０）を構成する金属粉末は高融点金属であることが好ましい。密着性の観点から、該金属粉末はタングステンおよび／またはモリブデンであることがより好ましく、電気伝導度、線膨張係数、コストの観点からタングステンであるのが最も好ましい。高融点金属を使用することによって、焼成の際の高温に対する耐熱性を付与することができる。
第３の本発明は、セラミックス焼結体基板（１０）、セラミックス焼結体基板（１０）上に形成された表面粗さが１μｍ未満である第１導電層（２２）、第１導電層（２２）上に形成されたセラミックス焼結体層（３２）、セラミックス焼結体層（３２）上に形成された表面粗さが１μｍ以上である第２導電層（４２）を有する、メタライズドセラミックス基板（２００）である。
第３の本発明においては、第１導電層（２２）の表面粗さを１μｍ未満とすることによって、第１導電層（２２）を半導体素子を搭載するための電極として好適な、平滑性の良好な導電層とすることができる。また、第２導電層（４２）を第１導電層（２２）の表面粗さよりも大きな表面粗さを有する導電層として形成することで、メタライズドセラミックス基板（２００）の気密性を優れたものとすることができる。
第４の本発明は、第３の本発明において、第１導電層（２２）上であって、基板（２００）の中央部に半導体素子搭載部（５０）を有し、半導体素子搭載部（５０）の周囲を囲むように、セラミックス焼結体層（３２）および第２導電層（４２）が形成されることにより半導体素子（６０）を収納するための凹部（７０）が形成されている、メタライズドセラミックス基板からなるパッケージ（３００）である。
第４の本発明のパッケージ（３００）においては、第１導電層（２２）を半導体素子（６０）を搭載するための電極として使用し、第２導電層（４２）を蓋部材（８０）をはんだ付けするために使用する。これにより、第１導電層（２２）を半導体素子（６０）を搭載するのに適した平滑な電極とすることができ、また、本発明のパッケージ（３００）は優れた気密性を有しているので、蓋部材（８０）をはんだ付けして、電子部品とした際において、半導体素子（６０）を外部から完全に遮断し、気密性を保つことができる。
以下本発明を図面に示す実施形態に基づき説明する。
＜第１実施形態の製造方法＞
本発明における、第１実施形態のメタライズドセラミックス基板の製造方法は、表面にセラミックスペースト層を有していてもよいセラミックス焼結体基板１０上に、金属粉末を含有する第１導電ペースト層を形成する工程、該第１導電ペースト層を構成する金属粉末とは異なる平均粒径を有する金属粉末を含有する第２導電ペースト層を形成する工程、ならびに、第１導電性ペースト層および第２導電性ペースト層を焼成して、第１導電層および第２導電層を形成する工程を有する。この製造方法により、第１導電層および第２導電層の表面粗さが異なるメタライズドセラミックス基板を製造することができる。
第１実施形態の本発明の製造方法においては、あらかじめ焼成したセラミックス基板上に、導電性ペーストを塗布して、これを焼結するというポストファイア法が採用されている。従来、ポストファイア法によってメタライズドセラミックス基板を作製する際においては、印刷等の方法により、導電性ペースト層がセラミックス焼結体基板上に形成され、この印刷等における作業性の点から、異なる平均粒径を有する金属粉末からなる複数の導電性ペーストを塗布するということは行われていなかった。よって、本発明の製造方法は、異なる平均粒径を有する導電性ペースト層を形成するという点において、新規なものである。
また、第１実施形態の本発明の方法によって製造されるメタライズドセラミックス基板は、セラミックス焼結体基板上の第１導電性ペースト層が焼結され第１導電層となり、また、第２導電性ペースト層が焼結され第２導電層となる。第１導電性ペースト層および第２導電性ペースト層は、それぞれ異なる平均粒径を有する金属粉末を含有しているため、それぞれの層を焼結することにより形成される第１導電層および第２導電層の表面粗さは異なることになる。
このように、第１実施形態の方法により製造されるメタライズドセラミックス基板は、異なる表面粗さの導電層を有しているので、小さい表面粗さの導電層を半導体素子搭載用の電極として使用し、大きい表面粗さの導電層をレンズ等の蓋部材をはんだ付けするための金属等として使用することができ、目的に応じて使い分けることができる。
＜第２実施形態の製造方法＞
図１（ａ）は、本発明の第２の実施形態のメタライズドセラミックス基板の製造方法において、焼成工程前の中間体として作製される、メタライズドセラミックス基板前駆体１００の層構成を示す模式図である。また、図１（ｂ）は、このメタライズドセラミックス基板前駆体１００を焼成することにより製造した、メタライズドセラミックス基板２００の層構成を示す模式図である。
本発明の第２実施形態の製造方法においては、表面にセラミックスペースト層を有していてもよいセラミックス焼結体基板１０上に、金属粉末を含有する第１導電ペースト層２０を形成する工程、第１導電ペースト層２０上に、セラミックスペースト層３０を形成する工程、および、セラミックスペースト層３０上に、第１導電ペースト層２０を構成する金属粉末よりも大きな平均粒径を有する金属粉末を含有する第２導電ペースト層４０を形成する工程により、メタライズドセラミックス基板前駆体１００を作製する。
そして、このメタライズドセラミックス基板前駆体１００における、第１導電ペースト層２０、セラミックスペースト層３０および第２導電ペースト層４０を焼成する工程により、第１導電層２２、セラミックス焼結体層３２および第２導電層４２を形成して、メタライズドセラミックス基板２００を作製する。これにより、第１導電層２２の表面粗さよりも第２導電層４２の表面粗さが大きいメタライズドセラミックス基板２００を製造することができる。以下、本発明の第２実施形態の製造方法について、各工程別に説明する。
＜第１導電ペースト層２０の形成工程＞
本発明における第１導電ペースト層２０の形成工程は、表面にセラミックスペースト層を有していてもよいセラミックス焼結体基板１０上に、第１導電ペーストを塗布し、必要に応じて乾燥することで行われる。
（セラミックス焼結体基板１０）
本発明において使用するセラミックス焼結体基板１０としては、公知のセラミックスからなる基板が特に制限なく使用可能である。
セラミックス焼結体基板の構成材料であるセラミックスとしては、例えば（ｉ）酸化アルミニウム系セラミックス、酸化ケイ素系セラミックス、酸化カルシウム系セラミックス、酸化マグネシウム系セラミックスなどの酸化物系セラミックス；（ｉｉ）窒化アルミニウム系セラミックス、窒化ケイ素系セラミックス、窒化ホウ素系セラミックスなどの窒化物系セラミックス；（ｉｉｉ）酸化ベリリウム、炭化ケイ素、ムライト、ホウケイ酸ガラス等を使用することができる。中でも、（ｉｉ）窒化物系セラミックスが好ましく、特に窒化アルミニウム系セラミックスが、熱伝導率が高いため好ましく使用することができる。
本発明において使用するセラミックス焼結体基板１０としては、入手の容易さや所望の形状のものを容易に得ることができるといった理由から、焼結体基板を構成するセラミックス粒子の平均粒子径が０．５〜２０μｍ、より好適には１〜１５μｍのセラミックス焼結体基板を使用するのが好適である。なお、このようなセラミックス焼結体基板は、平均粒子径が０．１〜１５μｍ、好適には０．５〜５μｍのセラミックス原料粉末からなるグリーンシートを焼成することにより得ることができる。
当該グリーンシートには焼結助剤、有機バインダー等が含まれていてもよい。焼結助剤としてはセラミックス原料粉末の種類に応じて常用される焼結助剤が特に制限なく使用できる。さらに、有機バインダーとしては、ポリビニルブチラール、エチルセルロース類やアクリル樹脂類が使用され、グリーンシートの成形性が良好になるという理由からポリｎ―ブチルメタクリレート、ポリビニルブチラールが特に好適に使用される。
本発明におけるセラミックス焼結体基板１０を得るためのグリーンシートとしては、得られる焼結体の熱伝導性の観点から、焼結助剤を含む窒化物セラミックス粉末をセラミックス原料粉末として使用して形成した窒化物セラミックス用グリーンシート、特に焼結助剤（例えば、酸化イットリウムや酸化カルシウム）を含む窒化アルミニウム粉末を原料粉末として用いた窒化アルミニウム用グリーンシートを使用するのが好適である。
本発明で使用するセラミックス焼結体基板１０の形状は、その上に第１導電ペースト層２０、セラミックスペースト層３０が形成できるような表面を有するものであれば特に限定されず、板状体、または板状体の一部に切削加工や穿孔加工を施したもの、あるいは曲面を有する基板でも使用することができる。また、セラミックス焼結体基板１０はビアホール（即ち、導電体または導電ペーストが充填された貫通孔）や内層配線を有していてもよい。このようなセラミックス焼結体基板１０は、上記したような構造を有するグリーンシートを用いたコファイア法などにより容易に製造することができる。
セラミックス焼結体基板１０の大きさは特に限定されず、用途に応じて適宜決定すればよい。例えば用途が電子部品を搭載するための基板である場合には、基板厚さは一般的には０．１〜２ｍｍ、好ましくは０．２〜１ｍｍ程度とすればよい。
このようにして得られたセラミックス焼結体基板１０の表面には必要に応じてセラミックスペースト層（下地セラミックスペースト層）をあらかじめ形成してもよい。前記したように、このようなセラミックスペーストを形成することにより、ファインパターンの第１導電ペースト層（２０）の形成が容易になるばかりでなく、最終的に形成される第１導電層（２２）の密着性を良好なものとすることができる。例えば、このようなセラミックス層を形成しない場合には、後に積層するセラミックスペースト層３０を厚くした場合、原因は定かでないが、セラミックス焼結体基板１０と第１導電層２２との間で焼成時に剥離が生じ気密性が確保できない場合があるのに対し、上記セラミックスペースト層を介在させることでこのような問題が起こり難くなる。
下地セラミックスペースト層の形成は、基本的には、後述するセラミックペースト層３０の形成と同様にして行うことができる。但し、該下地セラミックペースト層には絶縁性は特に要求されないので、下地ペースト層が露出する部分を着色（例えば黒色化）したいというような要望がある場合には、タングステンなどの高融点金属粉末を配合することもできる。なお、該下地セラミックスペースト層の厚さは、１〜３０μｍ、特に５〜２０μｍの厚さであるのが好ましい。
（第１導電ペースト層２０）
第１導電ペースト層２０を形成するための第１導電ペーストとしては、金属粉末、有機バインダー、有機溶媒、分散剤、可塑剤などの成分からなる公知の導電ペーストが特に制限なく使用可能である。また、第１導電ペーストには、前記した下地セラミックスペースト層を形成する際に用いるセラミックスペーストおよび後で説明するセラミックスペースト層（３０）を形成する際に用いるセラミックスペーストに含まれるものと同種のセラミックス粉末が含有されていることが好ましい。セラミックスペーストおよび第１導電ペーストに同種のセラミックス粉末を含有させることによって、焼結後の第１導電層２２とセラミックス焼結体基板１０およびセラミックス焼結体層３２との密着性を向上させることができる。
第１導電ペーストに含まれる金属粉末としては、例えばタングステン、モリブデン、金、銀、銅などの金属粉末が挙げられ、中でも焼成の際の高温に対する耐熱性がある高融点金属の粉末が好ましい。密着性の観点から、該金属粉末はタングステンおよび／またはモリブデンであることがより好ましく、電気伝導度、コストの観点からタングステンであるのが最も好ましい。
第１導電ペーストに含まれる金属粉末の平均粒径は、第２導電ペーストに含まれる金属粉末の平均粒径よりも、小さいことが好ましい。本発明においては、このように、焼結体基板１０上に形成する複数の導電ペースト層２０、４０に、異なる平均粒径を有する金属粒子を使用することによって、焼結時における導電ペースト層２０、４０の収縮を調整して、製造されるメタライズドセラミックス基板２００の気密性を確保している。
ここで、複数のメタライズ層（「メタライズ層」は、本発明における導電層に対応する。）を有する基板を、ポストファイア法によって製造した場合に、気密性に問題が生じる理由について、本発明者らが推察している事項を説明する。先に説明したように、ポストファイア法においては、セラミックス焼結体基板上に、直接導電ペースト層を形成して、焼成するため、導電ペースト層は横方向の収縮がセラミックス焼結体基板により抑制されており、これにより、形成される配線パターンをより高精度化、高精細化することができる。
このようなポストファイア法により、複数のメタライズ層を焼結体基板上に作製する場合は、上記の導電ペースト層上に、さらに絶縁のためのセラミックスペースト層を形成し、その上にもう一つの導電ペースト層を形成する。この場合において、セラミックス焼結体基板は、その上に形成された第１導電ペースト層の横方向の収縮を制限することができるが、その上のセラミックスペースト層を介して形成した第２導電ペースト層にまで、その影響を及ぼすことは難しいと考えられる。つまり、セラミックス焼結体基板からの距離が離れる程、横方向の収縮を抑制する効果が少なくなり、ペースト層において横方向への収縮が生じるようになると考えられる。このため、いずれかのペースト層中において、横方向の収縮率差に起因してクラックが生じ、製造されるメタライズドセラミックス基板の気密性が損なわれると考えられる。
なお、導電ペーストを構成する金属粉末として、大粒径のものを使用すると導電ペースト層の焼成時の収縮を制限することができるが、単純にこの方法を採用した場合には、得られる導電層の表面粗さが粗くなってしまい、その上に半導体素子を搭載する電極として使用するには適さないものとなってしまう。
本発明では、得られる導電ペースト層の表面粗さを電極として使用するのに好ましいものとしつつ、導電ペースト層間の収縮率差に起因すると考えられる気密性の悪化を防止するために、第１導電ペースト層２０を構成する金属粉末として小粒径のものを使用し、これにより、得られる第１導電層２２の表面粗さを小さくして電極として好ましいものとすると共に、第２導電ペースト層４０を構成する金属粉末として大粒径のものを使用し、これにより、焼成による収縮を抑え、導電ペースト層間において収縮率に差が生じるのを防ぎ、結果として、得られるメタライズドセラミックス基板２００の気密性を向上させている。
第１導電ペーストに含まれる金属粉末の平均粒径は、好ましくは０．１μｍ以上であり、より好ましくは０．５μｍ以上であり、また、好ましくは３μｍ未満であり、より好ましくは２．５μｍ未満である。このような平均粒径を有する金属粉末を含有する第１導電ペースト層２０を焼成して得られた第１導電層２２は、その表面粗さが１μｍ未満であり、半導体素子６０を搭載する電極として好ましいものである。なお、本発明において、金属粉末の平均粒径は、Ｆｉｓｈｅｒ社製 Ｓｕｂ Ｓｉｅｖｅ Ｓｉｚｅｒを用いて空気透過法によって測定した値である。
第１導電ペーストに含まれる有機バインダーとしては、公知のものが特に制限なく使用可能である。例えば、ポリアクリル酸エステル、ポリメタクリル酸エステル等のアクリル樹脂、メチルセルロース、ヒドロキシメチルセルロース、ニトロセルロース、セルロースアセテートブチレート等のセルロース系樹脂、ポリビニルブチラール、ポリビニルアルコール、ポリ塩化ビニル等のビニル基含有樹脂、ポリオレフィン等の炭化水素樹脂、ポリエチレンオキサイド等の含酸素樹脂などを一種または二種以上混合して使用することができる。
第１導電ペーストに含まれる有機溶媒としては、公知のものが特に制限なく使用可能である。例えば、トルエン、酢酸エチル、テルピネオール、ブチルカルビトールアセテート、テキサノール等を使用することができ、上記の有機バインダーを溶解しやすい溶媒を選択することがより好ましい。なお、前記した下地セラミックスペースト層を形成する際に用いるセラミックスペーストおよび後で説明するセラミックスペースト層３０を形成する際に用いるセラミックスペーストと第１導電ペーストは、同種の有機バインダー、有機溶媒を選択する方が有機バインダーと有機溶媒とのなじみが良くなるためより好ましい。
第１導電ペーストに含まれる分散剤としては、公知のものが特に制限なく使用可能である。例えば、リン酸エステル系、ポリカルボン酸系等の分散剤を使用することができる。
第１導電ペーストに含まれる可塑剤としては、公知のものが特に制限なく使用可能である。例えばフタル酸ジオクチル、フタル酸ジブチル、フタル酸ジイソノニル、フタル酸ジイソデシル、アジピン酸ジオクチルなどを使用することができる。
第１導電ペーストには、金属粉末以外の無機成分として、セラミック粉末を添加するのが好ましい。前記した下地セラミックスペースト層を形成する際に用いるセラミックスペーストおよび後で説明するセラミックスペースト層３０を形成する際に用いるセラミックスペーストで使用するのと同種のセラミックス粉末、さらには該セラミックス粉末とそれを焼結させるための焼結助剤を添加することにより、焼結後の第１導電層２２とセラミックス焼結体基板１０およびセラミックス焼結体層３２との密着性を向上させることができる。焼結助剤としては、セラミックス粉末に応じて、通常焼結助剤として使用されるものが特に制限なく使用でき、例えばセラミックスが窒化アルミニウムの場合には、酸化イットリウム等の希土類元素酸化物、酸化カルシウム等のアルカリ土類金属酸化物などを使用できる。
第１導電ペーストの組成は、従来の導電ペーストと特に変わる点はないが、通常、金属粉末１００質量部に対して、有機バインダー、有機溶媒、分散剤、可塑剤などの有機成分が合計で５〜８０質量部、セラミック粉末や焼結助剤などの無機成分が合計で０〜８０質量部である。ペーストの調製は、各成分を三本ロールミル、プラネタリミキサー等公知の混練装置を用いて適宜混練することにより行うことができる。
本発明の製造方法では、このようにして調製された第１導電ペーストを、下地セラミックスペースト層を有していてもよいセラミックス焼結体基板１０の表面の所定の箇所に塗布する。このとき塗布される第１導電ペーストの塗布形状および大きさは、その上に所定のパターンのセラミックスペースト層３０が形成でき、また、半導体素子を搭載する搭載部５０を確保することができるものであれば特に限定されない。また、セラミックス焼結体基板１０がビアホール（即ち、導電体または導電ペーストが充填された貫通孔）を有し、該ビアホールと形成する第１導電層２２とを電気的に接合する場合には、その導電体または導電ペーストの露出面上に、第１導電ペーストを塗布すればよい。なお、セラミックス焼結体基板１０が下地セラミックスペースト層を有する場合、第１導電ペーストを塗布する前に下地セラミックペースト層は乾燥させておくのが好ましい。
図２に本発明の製造方法の一実施形態の概要を示す模式図を示した。図２（ａ）、（ｃ）および（ｅ）は、セラミックス焼結体基板１０上に、各層を形成した状態の平面図であり、図２（ｂ）は、Ａ−Ａ’線を含む垂直断面図、図２（ｄ）は、Ｂ−Ｂ’線を含む垂直断面図、図２（ｆ）は、Ｃ−Ｃ’線を含む垂直断面図である。
図２（ａ）および（ｂ）に示した実施形態においては、正極および負極に対応する二つの第１導電ペースト層２０ａ、２０ｂが形成されている。また、第１導電ペースト層２０ｂは、その上部に半導体素子を搭載する電極となることから、横方向に幅広く形成されている。図２（ａ）において、かかる半導体素子搭載部の位置を符号５０を付して点線で示している。
第１導電ペーストの塗布は、例えば、スクリーン印刷やカレンダー印刷、パッド印刷などの公知の手法により行うことができる。形成される第１導電ペースト層２０の厚さは、特に限定されないが、低抵抗・気密性を確保する観点から、焼成前・乾燥後で好ましくは１μｍ以上、より好ましくは５μｍ以上が抵抗値を低くできる点から好ましく、３０μｍ以下、より好ましくは１５μｍ以下が気密性を確保する観点から好ましい。これは、導電ペーストの緻密化は厚みが厚くなると困難となるためである。
また、厚みを確保したい場合は、例えば、印刷で重ね塗りなどの手法を用いることも可能である。その場合はセラミックス基板に塗布する導電ペーストと導電ペースト上に塗布するペーストの組成を変えることも可能である。例えば、下層を形成する導電ペーストとしてセラミックス粉末や焼結助剤の含有量の多いものを使用し、上層を形成する導電ペーストとしてセラミックス粉末や焼結助剤の含有量の少ないものあるいはこれらを含まないものを使用するとによって、最終的に形成される第１導電層２２にセラミックス成分の濃度勾配をつけることもできる。また、このような濃度勾配を部分的につけることも可能である。例えば、セラミック焼結体基板１０およびセラミックスペースト層３０と接する部分のセラミックス成分濃度を高くし、セラミックスペースト層３０で被覆されない部分の表層部のみをセラミックス成分の濃度が０となるようにした場合には、最終的に形成される第１導電層２２のセラミックス焼結体層３２で被覆されない部分にメッキ処理を施す場合に、良好なメッキ処理を行うことができるようになる。
本発明の製造方法では、セラミックスペースト層３０を形成する前に、形成された第１導電ペースト層２０を乾燥することが好ましい。第１導電ペースト層２０に含まれる溶媒を蒸発させて除去することで、第１導電ペースト層２０上に塗布されるセラミックスペーストに含まれる溶媒をより吸収しやすくなり、セラミックスペースト層３０の流れや滲みを防止する効果が高くなる。この乾燥は、空気中で基板を４０〜１５０℃の温度で１〜３０分程度保持することにより好適に行うことができる。
（セラミックスペースト層３０の形成工程）
本発明におけるセラミックスペースト層３０の形成工程は、上記の第１導電ペースト層２０上にセラミックスペーストを塗布し、必要に応じて乾燥することで行われる。
セラミックスペーストとしては、セラミックス粉末、焼結助剤、有機バインダー、有機溶媒、分散剤、可塑剤等の成分からなる公知のセラミックスペーストが特に制限なく使用可能である。
セラミックスペーストに含まれるセラミックス粉末としては、公知のものが特に制限なく使用可能である。例えば、セラミックス焼結体基板１０の説明で例示した各種セラミックスの粉末を使用することができる。中でも、セラミックスペーストに含まれるセラミックス粉末として、セラミックス焼結体基板１０の材質と同一のセラミックスの粉末を使用し、上記した第１導電ペーストにも同一のセラミックス粉末を含有させた場合は、セラミックス焼結体基板１０、第１導電層２２およびセラミックス焼結体層３２の間の密着性を向上させることができるためより好ましい。なお、互いに異なる種類のセラミックスを使用してもその組合せによっては十分な接合強度を得ることもできる。例えば、異なる種類のセラミックスであっても、含まれる陽イオン成分（金属原子または半金属原子）の種類が同じである場合には、高い接合強度を得ることができる。
セラミックスペーストに含まれる焼結助剤としては、セラミックス粉末の種類に応じて焼結助剤として使用されているものが特に制限なく使用可能である。例えば、セラミックス粉末が窒化アルミニウム粉末である場合には、酸化イットリウム等の希土類元素酸化物、酸化カルシウム等のアルカリ土類金属酸化物などを使用することができる。
セラミックスペーストに含まれる有機バインダーとしては、公知のものが特に制限なく使用可能である。例えばポリアクリル酸エステル、ポリメタクリル酸エステル等のアクリル樹脂、メチルセルロース、ヒドロキシメチルセルロース、ニトロセルロース、セルロースアセテートブチレート等のセルロース系樹脂、ポリビニルブチラール、ポリビニルアルコール、ポリ塩化ビニル等のビニル基含有樹脂、ポリオレフィン等の炭化水素樹脂、ポリエチレンオキサイド等の含酸素樹脂などを一種または二種以上混合して使用することができる。この中でもアクリル系樹脂やセルロース系樹脂は、溶媒に溶けやすく、後に説明する第２導電ペーストに含まれる溶媒を吸収しやすいため好適である。これにより、第２導電ペーストをセラミックスペースト層３０上に塗布した際に、第２導電ペーストの流れやにじみの発生を防止することができる。
セラミックスペーストに含まれる有機溶媒としては、公知のものが特に制限なく使用可能である。例えば、トルエン、酢酸エチル、テルピネオール、ブチルカルビトールアセテート、テキサノール等を使用することができる。
セラミックスペーストに含まれる分散剤としては、公知のものが特に制限なく使用可能である。例えば、リン酸エステル系、ポリカルボン酸系等の分散剤を使用することができる。
セラミックスペーストに含まれる可塑剤としては、公知のものが特に制限なく使用可能である。例えば、フタル酸ジオクチル、フタル酸ジブチル、フタル酸ジイソノニル、フタル酸ジイソデシル、アジピン酸ジオクチル等を使用することができる。
セラミックスペーストにおける原料成分の配合比については特に限定されないが、セラミックス粉末１００質量部に対して、焼結助剤が０．１〜１５質量部、有機バインダーが６〜２０質量部、有機溶媒、可塑剤および分散剤からなる群より選ばれる少なくとも１種が１０〜６０質量部であるのが好適である。また、印刷性や焼結時の収縮をより少なくするという観点から、セラミックス粉末１００質量部に対して焼結助剤が１〜１０質量部、有機バインダーが６〜１５質量部、有機溶媒、可塑剤および分散剤からなる群より選ばれる少なくとも１種が１５〜５０質量部であるのが特に好適である。
セラミックスペーストの調製方法は各種成分を混合し、均一組成のペーストを得ることができる方法であれば特に限定されず、例えば、三本ロールミル、プラネタリミキサー等公知の混練方法が採用できる。
本発明の製造方法では、このようにして調製されたセラミックスペーストを第１導電ペースト層２０の表面の所定の箇所に塗布する。このとき塗布されるセラミックスペーストの塗布形状および大きさは、その上に所定のパターンの第２導電ペースト層が形成できるものであれば特に限定されない。例えば、図２（ｃ）および（ｄ）においては、半導体素子搭載部５０を囲むようにセラミックスペースト層３０が形成されている。また、セラミックスペーストの塗布は、上記した第１導電ペーストを塗布する方法と同様にして行うことができる。
また、セラミックスペースト層３０は、その一部を、セラミックス焼結体基板１０上に直接形成してもよい。セラミックスペースト層３０は、第１導電層２２および第２導電層４２の絶縁を図るために形成される層なので、第１導電ペースト層２０および第２導電ペースト層３０の間に存在していればよく、この条件を満たすならば、その形成箇所は特に限定されない。つまり、第２実施形態の本発明の製造方法において、「第１導電ペースト層上に、セラミックスペースト層を形成する」とは、すべてのセラミックスペースト層３０を第１導電ペースト層２０上に形成するという意味ではなく、第１導電層２２および第２導電層４２の間の絶縁を図るために必要な部分に形成されていればよいという意味であり、例えば、図２（ｅ）に示すように、セラミックスペースト層３０の一部が、セラミックス焼結体基板１０上に直接形成されている場合であっても、第２導電ペースト層４０の下部全体にセラミックスペースト層３０が形成され、第１導電層２２と第２導電層４２との絶縁が確保されている状態をも含む意味である。
形成されるセラミックスペースト層３０の厚さは、特に限定されるものではないが、第１導電層２２と第２導電層４２との間の絶縁を確保して、デバイスの信頼性を確保するために、好ましくは焼成前・乾燥後で１０μｍ以上であり、より好ましくは３０μｍ以上である。また、セラミックスペースト層３０が厚すぎると、不必要な量のセラミックスペーストを使用することになり不経済であるし、厚みが不均一になったり焼成後にひずみが発生したりする可能性があることから、厚みは、焼成前・乾燥後で好ましくは１００μｍ以下であり、より好ましくは７５μｍ以下である。
また、第２導電ペースト層４０を形成する前に、形成されたセラミックスペースト層３０を乾燥することが好ましい。これは、第１導電ペースト層２０を乾燥させるのと同様の理由のためであり、第２導電ペースト層４０の流れや滲みを防止することができる。
（第２導電ペースト層４０の形成工程）
本発明における第２導電ペースト層２０の形成工程は、セラミックスペースト層３０上に、第２導電ペーストを塗布し、必要に応じて乾燥することで行われる。
（第２導電ペースト層４０）
第２導電ペーストとしては、含まれる金属粉末の平均粒径が第１導電ペーストにおける金属粉末よりも大きいものであれば、第１導電ペーストと同様のものを使用することができる。第２導電ペーストに含まれる金属粉末の平均粒径は、好ましくは３μｍ以上、より好ましくは３．５μｍ以上であり、また、好ましくは６μｍ以下であり、より好ましくは５μｍ以下である。
第２導電ペーストに含まれる金属粉末として、このような大きな粒径のものを使用することによって、焼結時における第２導電ペースト層４０の収縮を防ぐことができ、得られるメタライズドセラミックス基板２００の気密性を優れたものとすることができる。また、かかる第２導電ペースト層４０を焼成して得られる第２導電層４２は、表面粗さが大きいものとなるが、第２導電層４２は、図３（ｂ）に示すように蓋部材８０とのはんだ付けに使用するためのメタライズ層であることから、表面粗さが大きくても問題とならない。
また、第２導電ペースト層４０に、セラミックスペースト層３０に含まれるものと同種のセラミックス粉末（及び焼結助剤）を含有させることで、焼結後のセラミックス焼結体層３２と第２導電層４２との密着性を向上させることができるのは、第１導電ペースト層の場合と同じである。また、第１導電ペースト層の場合と同様にセラミックス成分濃度の勾配をつけてもよい。
第２導電ペーストは、セラミックスペースト層３０上に塗布される。第２導電ペーストの塗布形状および大きさは、後に説明する蓋部材８０をはんだ付けすることができれば、特に限定されない。図（ｅ）および（ｆ）に示した形態においては、セラミックスペースト層３０上において半導体素子搭載部５０を囲むようにして、第２導電ペースト層４０が形成されている。なお、蓋部材８０は必ずしもはんだ付けするだけではなく、溶接などを行う場合もある。溶接としてはシーム溶接や抵抗溶接・レーザー溶接など公知の接合方法を用いることが可能である。この場合、第２導電ペースト層の上に４２アロイやコバールなどの低熱膨張係数を有する金属材料を銀ロウなどのロウ材を用いてロウ付けすることで対応が可能となる。
第２導電ペーストの塗布は、第１導電ペーストの塗布と同様の方法により行うことができる。また、第２導電ペースト層４０の厚さは、はんだ付けやロウ付けに耐えうる強度を確保する観点から、好ましくは焼成前・乾燥後で１０μｍ以上、より好ましくは２０μｍ以上である。また、緻密に焼結させるのが難しく気密性を確保するという点から、好ましくは 焼成前・乾燥後で６０μｍ以下、より好ましくは５０μｍ以下である。また、以下に説明する焼成工程前に、第２導電ペースト層４０を乾燥してもよく、その場合の乾燥方法は、第１導電ペースト層２０の場合と同様である。
図２（ｆ）における実施形態においては、第１導電ペースト層２０、セラミックスペースト層３０および第２導電ペースト層４０を、階段上に形成している。この実施形態は、塗布したペーストが下方にたれ落ちることを防止するという製法上の点から、好ましい形態であるが、本発明の製造方法は、この形態に限定されるものではなく、ペーストのたれ落ちを防止することができれば、各層を同一幅で形成してもよい。
（焼成工程）
上記のようにして作製された、第１導電ペースト層２０、セラミックスペースト層３０および第２導電ペースト層４０を有するメタライズドセラミックス基板前駆体１００を焼成することで本発明における製造物であるメタライズドセラミックス基板２００が得られる。なお必要に応じて、焼成の前に脱脂を行ってもよい。
脱脂は、酸素や空気などの酸化性ガス、あるいは水素などの還元性ガス、アルゴンや窒素などの不活性ガス、二酸化炭素およびこれらの混合ガスあるいは水蒸気を混合した加湿ガス雰囲気中でメタライズドセラミックス基板前駆体１００を熱処理することにより行われる。また、熱処理条件は、メタライズドセラミックス基板前駆体１００に含まれる有機成分の種類や量に応じて温度：２５０〜１２００℃、保持時間：１〜１０００分の範囲から適宜選択すればよい。
脱脂処理に引き続き行われる焼成は、使用したセラミックスペーストの種類（より具体的にはその原料として用いたセラミックス粉末の種類）に応じて、通常採用される条件が適宜採用される。例えば、セラミックスペースト層３０に含まれるセラミックス粉末が窒化アルミニウム系セラミックスからなる場合には、１６００〜２０００℃、好ましくは、１７００〜１８５０℃の温度で、１〜２０時間、好ましくは、２〜１０時間の時間焼成すればよい。この焼成の際の雰囲気としては、窒素ガス等の非酸化性ガスの雰囲気下で、常圧で行えばよい。
各焼結体層２２、３２、４２の厚さは、通常、各ペースト層２０、３０、４０の厚さの２０〜８０％となる。したがって、所望の厚みの焼結体層を得るためには、ペースト層の厚みを適宜に調整すればよい。
＜メタライズドセラミックス基板２００、パッケージ３００＞
上記で説明した本発明の第２実施形態の製造方法によって、セラミックス焼結体基板１０上に、第１導電層２２、セラミックス焼結体層３２、第２導電層４２がこの順で積層された基板であって、第１導電層２２の表面粗さが１μｍ未満であり、第２導電層４２の表面粗さが１μｍ以上である、本発明のメタライズドセラミックス基板２００を作製することができる。この場合の表面粗さとは、ＪＩＳＢ０６０１で規定されている中心線平均粗さ（Ｒａ）を意味する。また、例えば、第１導電ペーストに含まれる金属粉末として、３μｍ未満のものを使用した場合は、第１導電層２２の表面粗さを効率よく１μｍ未満とすることができる。また、第２導電ペーストに含まれる金属粉末として、３．０μｍ以上のものを使用した場合は、第２導電層４２の表面粗さを効率よく１μｍ以上とすることができる。
図３（ａ）に、メタライズドセラミックス基板２００（パッケージ３００）の平面図、図３（ｂ）に、Ｄ−Ｄ’線を含む垂直断面図を示した。本発明のメタライズドセラミックス基板２００においては、第１導電層２２が半導体素子６０を搭載する電極として使用される。図示したように、正極と負極の二つの第１導電層２２ａ、２２ｂが形成されることが好ましい。また、セラミックス焼結体層３２および第２導電層４２は、半導体素子搭載部５０の周囲を囲むように枠状に形成されていることが好ましい（以下、この枠状の層を「枠状層」と省略する場合がある。）。このように、半導体素子搭載部５０の周囲を枠状層により囲んで、半導体素子６０を搭載するための凹部７０が形成されていることによって、基板上に実装される素子や部品の位置決めすることが容易となり、さらに枠状層を実装部品よりも高くすることで、実装部品を保護することが可能となる。
図３（ａ）においては、半導体素子搭載部５０を基板の中央部に一つのみ形成した例を示しているが、半導体素子搭載部５０は枠状層の内部であって、第１導電層２２ｂ上であれば、どこに形成してもよい。つまり、「基板の中央部」とは、厳密な意味の中央部を意味するものではなく、枠状層の内部であって、第１導電層２２の上部を意味する。また、この基板の中央部には、半導体素子搭載部５０は複数個形成してもよい。
本発明のパッケージを用いて電子部品を作製する場合は、図３（ｂ）に示したように、半導体素子６０を第１導電層２２ｂ上に搭載し、半導体素子６０と第１導電層２２ａとをワイヤボンディング６２により接続して、その上部を、レンズ等の蓋材８０により封止することにより作製される。蓋材８０には、例えば、その端部にはんだ付け（あるいはロウ付け）することができる金属部８２が形成されており、この金属部８２と第２導電層４２とをはんだ付けすることにより接続し、電子部品の内部とその外部とが遮断される。
なお、半導体素子６０の搭載や金属部８２とのはんだ付けに先立ち、第１導電層２２ａおよび２２ｂの露出表面、ならびに第２導電層４２の露出表面には、Ｎｉ、Ｃｕ、Ａｇ、Ａｕ、Ｐｔ、Ｒｈなどのメッキ処理を施しておくのが好ましい。
以下本発明を実施例により説明するが、本発明はこれら実施例に限定されるものではない。
（実施例１）
平均粒径１．５μｍの窒化アルミニウム粉末および焼結助剤として酸化イットリウムを添加し焼結して得た□５ｃｍ（１辺が５ｃｍの正方形の意である）、厚み０．６ｍｍの窒化アルミニウム焼結体基板からなる原料基板を用意した。次いで、平均粒径０．８μｍのタングステン１００質量部、平均粒径１．５μｍの窒化アルミニウム粉末４質量部、酸化イットリウム０．２質量部、エチルセルロース２質量部、テルピネオール１３質量部、分散剤１質量部を混練し、２５℃における粘度１１０Ｐａ・ｓに調整した導電ペーストを作製した。その後、この導電ペーストを用いてスクリーン印刷法にて原料基板表面に図２に示すようなパターンを縦・横５列（計２５個）形成し、１００℃で５分乾燥を行った。乾燥後の膜厚は１０μｍであった。
次いで、平均粒径１．５μｍの窒化アルミニウム粉末１００質量部、平均粒径０．５μｍの酸化イットリウム粉末５質量部とエチルセルロース５質量部、テルピネオール２９質量部を混練し２５℃における粘度を４０Ｐａ・ｓに調整した窒化アルミニウムペーストをスクリーン印刷して、図２に示すような窒化アルミニウムペースト層を形成した。乾燥後の膜厚は３０μｍであった。
次いで、平均粒径４．２μｍのタングステン１００質量部、平均粒径１．５μｍの窒化アルミニウム粉末１６質量部、酸化イットリウム１質量部、エチルセルロース４質量部、テルピネオール２１質量部、分散剤１質量部を混練し、２５℃における粘度１００Ｐａ・ｓに調整した導電ペーストを作製し、スクリーン印刷により、窒化アルミニウムペースト層上に、図２に示すような導電性ペースト層を形成した。乾燥後の膜厚は１５μｍであった。
上記のようにして得られた基板を、窒素ガス中、１８００℃にて４時間焼成を行い、メタライズド基板を得た。得られた基板について、無電解Ｎｉ−Ｂメッキを施したのち、コバールの板（厚み０．１５ｍｍ）を銀ロウにてロウ付けを行い、さらに、無電解Ｎｉ−Ｐメッキ、無電解Ａｕメッキを導電部に形成した。さらに得られた基板を切断し、□９ｍｍ（１辺が９ｍｍの正方形の意である）のテストピースを２５個作製した。
この後、該テストピースを３２０℃にて１０分間空気中で加熱したのち、Ｈｅリークディテクターを用いてＭＩＬ−ＳＴＤ−８８３Ｃ ＭＥＴＨＯＤ１０１４．７ 非密封パッケージの測定方法に準じてＨｅリークディテクターにて気密性を確認したところ、すべて４．９×１０−９Ｐａ・ｍ３／ｓ以下であった。なお、このように非密封パッケージの状態で気密性が満足されたパッケージにＡｕメッキを施したコバール製の蓋をＡｎＳｎはんだではんだ付け（３２０℃にて１０分間加熱）した場合でも気密性は４．９×１０−９Ｐａ・ｍ３／ｓ以下であったことから、以下、すべての気密性試験は非密封の形態で行った。
また、第１導電層の表面粗さはＲａで０．６μｍ、第２導電層の表面粗さは１．２μｍであった。
（実施例２）
第２導電層の印刷・乾燥後の膜厚を３０μｍとした他は実施例１と同様にテストピースを作製し、気密性を確認したところ、すべて４．９×１０−９Ｐａ・ｍ３／ｓ以下であった。
また、第１導電層の表面粗さはＲａで０．６μｍ、第２導電層の表面粗さは１．２μｍであった。
（実施例３）
第１導電層のタングステン粒径を２．６μｍとした他は実施例１と同様にテストピースを作製し、気密性を確認したところ、すべて４．９×１０−９Ｐａ・ｍ３／ｓ以下であった。
また、第１導電層の表面粗さはＲａで０．８μｍ、第２導電層の表面粗さは１．２μｍであった。
（実施例４）
第２導電層を２層構造とし、下層は平均粒径４．１μｍのタングステン１００質量部、平均粒径１．５μｍの窒化アルミニウム粉末１６質量部、酸化イットリウム１質量部、エチルセルロース４質量部、テルピネオール２１質量部、分散剤１質量部を混練し、２５℃における粘度１００Ｐａ・ｓに調整した導電ペーストを印刷し、表層は平均粒径４．１μｍのタングステン１００質量部、エチルセルロース２質量部、テルピネオール１１質量部、分散剤１質量部を混練し、２５℃における粘度８０Ｐａ・ｓに調整した導電ペーストを印刷した他は実施例１と同様にテストピースを作製し、気密性を確認したところ、すべて４．９×１０−９Ｐａ・ｍ３／ｓ以下であった。
また、第１導電層の表面粗さはＲａで０．６μｍ、第２導電層の表面粗さは１．１μｍであった。
（実施例５）
原料基板表面に平均粒径１．５μｍの窒化アルミニウム粉末１００質量部、平均粒径０．５μｍの酸化イットリウム粉末５質量部とエチルセルロース５質量部、テルピネオール２９質量部を混練し２５℃における粘度を４０Ｐａ・ｓに調整した窒化アルミニウムペーストをスクリーン印刷した。なお、このときのペースト層の乾燥膜厚は１０μｍであった。この他は実施例１と同様にテストピースを作製し、気密性を確認したところ、すべて４．９×１０−９Ｐａ・ｍ３／ｓ以下であった。また、第１導電層の表面粗さはＲａで０．６μｍ、第２導電層の表面粗さは１．２μｍであった。
（実施例６）
第１導電ペースト層上のセラミックペースト層の乾燥膜厚を８０μｍとした他は実施例５と同様にテストピースを作製し、気密性を確認したところ、すべて４．９×１０−９Ｐａ・ｍ３／ｓ以下であった。また、第１導電層の表面粗さはＲａで０．６μｍ、第２導電層の表面粗さは１．２μｍであった。
（比較例１）
第２導電層のタングステン粒径を０．８μｍとした他は実施例１と同様にしてメタライズド基板を作製し、実施例１と同様の評価を行った。得られた基板の気密性を確認したところ、１〜１０×１０−７Ｐａ・ｍ３／ｓと気密性は十分ではなかった。また、第１導電層の表面粗さはＲａで０．６μｍ、第２導電層の表面粗さも０．６μｍであった。
（比較例２）
第１導電層及び第２導電層のタングステン粒径を２．５μｍとした他は実施例１と同様にしてメタライズド基板を作製し、実施例１と同様の評価を行った。得られた基板の気密性を確認したところ、１×１０−７〜１×１０−８Ｐａ・ｍ３／ｓと気密性は十分ではなかった。また、第１導電層の表面粗さはＲａで０．８μｍ、第２導電層の表面粗さも０．８μｍであった。
以上、現時点において、最も、実践的であり、かつ、好ましいと思われる実施形態に関連して本発明を説明したが、本発明は、本願明細書中に開示された実施形態に限定されるものではなく、請求の範囲および明細書全体から読み取れる発明の要旨あるいは思想に反しない範囲で適宜変更可能であり、そのような変更を伴うメタライズドセラミックス基板の製造方法、メタライズドセラミックス基板、およびパッケージもまた本発明の技術的範囲に包含されるものとして理解されなければならない。
図１（ａ）は、本発明の製造方法において中間体として製造される、メタライズドセラミックス基板前駆体１００の層構成を示した模式図である。図１（ｂ）は、このメタライズドセラミックス基板前駆体１００を焼成することで作製されるメタライズドセラミックス基板２００の層構成を示した模式図である。 図２は、本発明の製造方法の工程の概要を示した説明図である。なお、図（ａ）、（ｃ）、および（ｅ）は、各工程における製造物の平面図であり、図（ｂ）、（ｄ）および（ｆ）は、それぞれ、Ａ−Ａ’線、Ｂ−Ｂ’線およびＣ−Ｃ’線を含む垂直断面図である。 図３（ａ）は、本発明のメタライズドセラミックス基板２００（パッケージ３００）の平面図であり、図３（ｂ）は、Ｄ−Ｄ’線を含む垂直断面図である。
符号の説明
１０ セラミックス焼結体基板
２０、２０ａ、２０ｂ 第１導電ペースト層
３０ セラミックスペースト層
４０ 第２導電ペースト層
２２ 第１導電層
３２ セラミックス焼結体層
４２ 第２導電層
５０ 半導体素子搭載部
６０ 半導体素子
６２ ワイヤボンディング
７０ 凹部
８０ 蓋材
８２ 金属部

Claims (6)

  1. 表面にセラミックスペースト層を有していてもよいセラミックス焼結体基板上に、
    金属粉末を含有する第１導電ペースト層を形成する工程、
    該第１導電ペースト層上に、セラミックスペースト層を形成する工程、
    該セラミックスペースト層上に、該第１導電ペースト層を構成する金属粉末よりも大きな平均粒径を有する金属粉末を含有する第２導電ペースト層を形成する工程、
    ならびに、これらの第１導電ペースト層、セラミックスペースト層および第２導電ペースト層を焼成して、第１導電層、セラミックス焼結体層および第２導電層を形成する工程を有し、
    該第１導電層の表面粗さよりも該第２導電層の表面粗さが大きいメタライズドセラミックス基板の製造方法。
  2. 前記第１導電ペースト層を構成する金属粉末の平均粒径が、０．１μｍ以上で３μｍ未満であり、前記第２導電ペースト層を構成する金属粉末の平均粒径が、３μｍ以上で６μｍ以下である、請求項１に記載のメタライズドセラミックス基板の製造方法。
  3. 前記セラミックス焼結体基板およびセラミックスペースト層を構成するセラミックスが窒化アルミニウムである、請求項１または２に記載のメタライズドセラミックス基板の製造方法。
  4. 前記第１導電ペースト層および第２導電ペースト層を構成する金属粉末がタングステンおよび／またはモリブデンである、請求項１〜３のいずれかに記載のメタライズドセラミックス基板の製造方法。
  5. セラミックス焼結体基板、該セラミックス焼結体基板上に形成された表面粗さが１μｍ未満である第１導電層、該第１導電層上に形成されたセラミックス焼結体層、該セラミックス焼結体層上に形成された表面粗さが１μｍ以上である第２導電層を有する、メタライズドセラミックス基板。
  6. 前記第１導電層上であって、基板の中央部に半導体素子搭載部を有し、該半導体素子搭載部の周囲を囲むように、前記セラミックス焼結体層および前記第２導電層が形成されることにより半導体素子を収納するための凹部が形成されている、請求項５に記載のメタライズドセラミックス基板からなるパッケージ。
JP2006023274A 2006-01-31 2006-01-31 メタライズドセラミックス基板の製造方法、該方法により製造したメタライズドセラミックス基板、およびパッケージ Expired - Fee Related JP4699225B2 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP2006023274A JP4699225B2 (ja) 2006-01-31 2006-01-31 メタライズドセラミックス基板の製造方法、該方法により製造したメタライズドセラミックス基板、およびパッケージ
PCT/JP2007/050940 WO2007088748A1 (ja) 2006-01-31 2007-01-23 メタライズドセラミックス基板の製造方法、該方法により製造したメタライズドセラミックス基板、およびパッケージ
KR1020087012974A KR20080092910A (ko) 2006-01-31 2007-01-23 메탈라이즈드 세라믹스 기판의 제조 방법, 그 방법에 의해제조된 메탈라이즈드 세라믹스 기판, 및 패키지
US12/161,193 US8071187B2 (en) 2006-01-31 2007-01-23 Method for fabricating metallized ceramics substrate, metallized ceramics substrate fabricated by the method, and package
EP07707203A EP1981319B1 (en) 2006-01-31 2007-01-23 Process for producing metallized ceramic substrate, metallized ceramic substrate produced by the process, and package

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2006023274A JP4699225B2 (ja) 2006-01-31 2006-01-31 メタライズドセラミックス基板の製造方法、該方法により製造したメタライズドセラミックス基板、およびパッケージ

Publications (2)

Publication Number Publication Date
JP2007207914A JP2007207914A (ja) 2007-08-16
JP4699225B2 true JP4699225B2 (ja) 2011-06-08

Family

ID=38327327

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2006023274A Expired - Fee Related JP4699225B2 (ja) 2006-01-31 2006-01-31 メタライズドセラミックス基板の製造方法、該方法により製造したメタライズドセラミックス基板、およびパッケージ

Country Status (5)

Country Link
US (1) US8071187B2 (ja)
EP (1) EP1981319B1 (ja)
JP (1) JP4699225B2 (ja)
KR (1) KR20080092910A (ja)
WO (1) WO2007088748A1 (ja)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5201974B2 (ja) * 2007-12-14 2013-06-05 株式会社トクヤマ メタライズド基板の製造方法
JP2009253196A (ja) * 2008-04-10 2009-10-29 Tokuyama Corp 配線基板の製造方法
KR101438826B1 (ko) * 2008-06-23 2014-09-05 엘지이노텍 주식회사 발광장치
WO2011087168A1 (ko) * 2010-01-15 2011-07-21 삼성엘이디 주식회사 인쇄회로기판
JP5388946B2 (ja) * 2010-05-18 2014-01-15 株式会社トクヤマ メタライズド窒化アルミニウム基板の製造方法
FR3028050B1 (fr) * 2014-10-29 2016-12-30 Commissariat Energie Atomique Substrat pre-structure pour la realisation de composants photoniques, circuit photonique et procede de fabrication associes
JP6729224B2 (ja) * 2015-11-26 2020-07-22 三菱マテリアル株式会社 セラミックス／アルミニウム接合体、絶縁回路基板、パワーモジュール、ｌｅｄモジュール、熱電モジュール
TWI583748B (zh) * 2016-02-25 2017-05-21 財團法人工業技術研究院 線路印刷裝置、線路印刷方法以及以印刷方法製造的線路結構
WO2018216412A1 (ja) * 2017-05-26 2018-11-29 京セラ株式会社 パワーモジュール用基板およびパワーモジュール

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6338288A (ja) * 1986-08-04 1988-02-18 トヨタ自動車株式会社 ハイブリツドｉｃにおける導体回路形成方法
JPS6386598A (ja) * 1986-09-30 1988-04-16 株式会社住友金属エレクトロデバイス 高熱伝導性回路基板の製法
JPH04354177A (ja) * 1991-05-31 1992-12-08 Fujitsu Ltd 印刷配線方法
JPH06196831A (ja) * 1992-12-24 1994-07-15 Tokin Corp ＡｌＮ基板用導電パターンの製造方法
JPH08239286A (ja) * 1995-11-13 1996-09-17 Toshiba Corp 窒化アルミニウム基板およびその製造方法
JP2001077511A (ja) * 1999-09-07 2001-03-23 Sumitomo Metal Electronics Devices Inc セラミック基板の製造方法
JP2003133668A (ja) * 2001-10-23 2003-05-09 Hitachi Ltd 回路基板
JP2003133720A (ja) * 2001-10-29 2003-05-09 Kyocera Corp ガラスセラミック配線基板
JP2003283110A (ja) * 2002-03-27 2003-10-03 Kyocera Corp 配線基板およびその製造方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3978248A (en) * 1970-12-18 1976-08-31 Hitachi, Ltd. Method for manufacturing composite sintered structure
JPS4940234A (ja) * 1972-08-25 1974-04-15
JP2579315B2 (ja) * 1987-06-17 1997-02-05 新光電気工業株式会社 セラミツクパツケ−ジ
JPH01203270A (ja) 1988-02-08 1989-08-16 Sumitomo Electric Ind Ltd 高熱伝導性窒化アルミニウム焼結体及びその製造法
JP3162539B2 (ja) 1993-04-05 2001-05-08 日本特殊陶業株式会社 導体ペーストによって導体を形成したセラミック配線基板の製造方法
JPH09246694A (ja) 1996-03-12 1997-09-19 Mitsubishi Materials Corp 導電性厚膜を有する回路基板及びその製造方法
US6204454B1 (en) * 1997-12-27 2001-03-20 Tdk Corporation Wiring board and process for the production thereof
JP3561240B2 (ja) * 2001-05-25 2004-09-02 京セラ株式会社 配線基板の製造方法
US6596384B1 (en) * 2002-04-09 2003-07-22 International Business Machines Corporation Selectively roughening conductors for high frequency printed wiring boards

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6338288A (ja) * 1986-08-04 1988-02-18 トヨタ自動車株式会社 ハイブリツドｉｃにおける導体回路形成方法
JPS6386598A (ja) * 1986-09-30 1988-04-16 株式会社住友金属エレクトロデバイス 高熱伝導性回路基板の製法
JPH04354177A (ja) * 1991-05-31 1992-12-08 Fujitsu Ltd 印刷配線方法
JPH06196831A (ja) * 1992-12-24 1994-07-15 Tokin Corp ＡｌＮ基板用導電パターンの製造方法
JPH08239286A (ja) * 1995-11-13 1996-09-17 Toshiba Corp 窒化アルミニウム基板およびその製造方法
JP2001077511A (ja) * 1999-09-07 2001-03-23 Sumitomo Metal Electronics Devices Inc セラミック基板の製造方法
JP2003133668A (ja) * 2001-10-23 2003-05-09 Hitachi Ltd 回路基板
JP2003133720A (ja) * 2001-10-29 2003-05-09 Kyocera Corp ガラスセラミック配線基板
JP2003283110A (ja) * 2002-03-27 2003-10-03 Kyocera Corp 配線基板およびその製造方法

Also Published As

Publication number Publication date
US20100178461A1 (en) 2010-07-15
KR20080092910A (ko) 2008-10-16
EP1981319A4 (en) 2009-12-02
JP2007207914A (ja) 2007-08-16
EP1981319A1 (en) 2008-10-15
WO2007088748A1 (ja) 2007-08-09
US8071187B2 (en) 2011-12-06
EP1981319B1 (en) 2012-03-07

Similar Documents

Publication Publication Date Title
JP4699225B2 (ja) メタライズドセラミックス基板の製造方法、該方法により製造したメタライズドセラミックス基板、およびパッケージ
JP5014642B2 (ja) リード内蔵メタライズドセラミックス基板およびパッケージ
TWI536877B (zh) 陶瓷通孔基板、金屬化陶瓷通孔基板、此等之製造方法
JP2006196854A (ja) メタライズドセラミック基板の製造方法
JP5922739B2 (ja) セラミックスビア基板、メタライズドセラミックスビア基板、これらの製造方法
JP2000281450A (ja) グリーンシート及びその製造方法、多層配線基板の製造方法、両面配線基板の製造方法
JP4938018B2 (ja) セラミック基板の製造方法、および、セラミック基板
JP2010525544A (ja) ビアホール用導電性組成物
JP2006156470A (ja) 素子搭載用基板およびその製造方法
JP3003413B2 (ja) 多層セラミック基板の製造方法
KR100744855B1 (ko) 높은 열적 사이클 전도체 시스템
JP4900226B2 (ja) 多層セラミック基板及びその製造方法、電子部品
JP5265256B2 (ja) セラミック配線基板
JP2001143527A (ja) 導電ペースト及びそれを用いたセラミック配線基板
JP2002084051A (ja) 銅メタライズ組成物、低温焼結セラミック配線基板、及びその製造方法
JP4293444B2 (ja) 導電性ペースト
JP3222296B2 (ja) 導電性インキ
JP2005057095A (ja) セラミック多層回路基板
JP2003078245A (ja) 多層配線基板の製造方法
JP2002217336A (ja) 配線基板
JP2005268515A (ja) セラミック配線基板およびその製造方法
JPH10341067A (ja) 無機多層基板およびビア用導体ペースト
JPS60165795A (ja) 多層基板およびその製造方法
JPH0137878B2 (ja)
JPS61164298A (ja) 複合セラミツク多層配線板及びその製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20080707

RD01 Notification of change of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7421

Effective date: 20101101

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20101214

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20110118

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20110208

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20110302

LAPS Cancellation because of no payment of annual fees